JP4516294B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4516294B2 JP4516294B2 JP2003342446A JP2003342446A JP4516294B2 JP 4516294 B2 JP4516294 B2 JP 4516294B2 JP 2003342446 A JP2003342446 A JP 2003342446A JP 2003342446 A JP2003342446 A JP 2003342446A JP 4516294 B2 JP4516294 B2 JP 4516294B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- semiconductor device
- power
- voltage
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 72
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 238000000926 separation method Methods 0.000 description 24
- 230000002159 abnormal effect Effects 0.000 description 12
- 230000006378 damage Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
更に、微細プロセス技術を採用することにより、チップ面積が縮小すると共に、ウエハの大口径化によってチップの採れ数が増加しており、パッケージに組み立ててからバーンインを行うパッケージ・バーンイン(以下パッケージBIと呼ぶ)よりも、ウエハを一括で処理することにより大幅にコストを削減することが可能な、WLBIへの移行が急速に進んでいる。
図1は、本発明の第1の実施の形態における半導体装置を示す回路図である。図中、100、110は所定の機能を有するアナログ回路であり、ノイズの影響等を回避する為にそれぞれ個別の電源を必要とする。103は、アナログ回路100に対するアナログIO領域であり、外部から入力されたVDD電圧をアナログ回路100に供給するVDD端子101と、外部から入力されたVSS電圧を同アナログ回路100に供給するVSS端子102とを備える。また同様に、113は、アナログ回路110に対するアナログIO領域であり、アナログ回路110にVDD電圧を供給するVDD端子111とVSS電圧を供給するVSS端子112とを備える。ここで、IO領域103、113は、それぞれ2つの電源セルを備えている。各電源セルは保護回路等と、入力端子としてのVDD端子又はVSS端子と、入力端子に接続されたパッドとを含んでいる。
図2は、本発明の第2の実施の形態における半導体装置を示す回路図である。尚、ここでは、図1と同じ構成要素については同じ符号を用い、説明を省略する。
101、111、121 アナログVDD端子(入力端子)
102、112、122 アナログVSS端子(入力端子)
103、113、123 アナログIO領域
124、125、201、202 電源間保護トランジスタ(接続手段)
200、250 電源分離セル
211、212 電源間接続用スイッチ(接続手段)
220 制御信号
230 外部制御端子(制御端子)
240 プルダウン抵抗
Claims (11)
- それぞれが所定の機能を有する複数の回路と、
外部から電圧が印加され、前記回路のうち、対応する回路に所定の電源電圧を出力する複数の電源セルと、
前記複数の電源セルのうち、一の電源セルの入力端子の電圧と他の電源セルの入力端子の電圧との差が所定範囲の値の時には、これらの電源セルの入力端子間を非導通状態にし、前記差が所定範囲の値を超える時には、前記複数の電源セルの入力端子間を導通状態にし、且つ、入力された制御信号に応じて前記複数の電源セルの入力端子間を導通状態にするか否かが制御される接続手段とを備える
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記電源セルは前記接続手段を有している
ことを特徴とする半導体装置。 - 請求項1又は2記載の半導体装置において、
前記接続手段は、前記制御信号により導通するか否かが制御される電源間接続スイッチと、ゲートがソース又はドレインに接続され、前記電源間接続スイッチと並列に接続された電源間保護トランジスタとを備えている
ことを特徴とする半導体装置。 - 請求項1又は2記載の半導体装置において、
前記接続手段は、電源間保護トランジスタを有し、
前記電源間保護トランジスタは、そのゲートに、前記電源セルのいずれかに印加される電圧及び前記制御信号に応じた電圧が与えられ、そのソース−ドレイン間を導通させるか否かが制御されるものである。
ことを特徴とする半導体装置。 - 請求項1〜4のいずれかに記載の半導体装置において、
制御端子を更に備え、
前記制御信号は、当該半導体装置の外部から前記制御端子に入力されている
ことを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記制御信号を受ける制御端子用パッドと、
前記制御端子用パッドと電気的に接続され、外部電源と接続される電源端子用パッドとを備えた
ことを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記半導体装置はパッケージを更に有し、
前記パッケージは、前記制御端子用パッドと前記電源端子用パッドとの接続点を備えた
ことを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記制御端子と前記電源セルの出力のいずれかとの間に接続される抵抗を更に備えた
ことを特徴とする半導体装置。 - 請求項1〜4のいずれかに記載の半導体装置において、
当該半導体装置内の複数の信号に応じて前記制御信号を生成して出力する内部制御回路を更に備える
ことを特徴とする半導体装置。 - それぞれが所定の機能を有する複数の回路と、
外部から電圧が印加され、前記回路のうち、対応する回路に所定の電源電圧を出力する複数の電源セルと、
前記複数の電源セルのうち、一の電源セルの入力端子の電圧と他の電源セルの入力端子の電圧との差が所定範囲の値の時には、これらの電源セルの入力端子間を非導通状態にし、前記差が所定範囲の値を超える時には、前記複数の電源セルの入力端子間を導通状態にする、ゲートがソース又はドレインに接続された電源間保護トランジスタと、
前記電源間保護トランジスタと並列に接続された切断可能な配線とを備える
ことを特徴とする半導体装置。 - それぞれが所定の機能を有する複数の回路と、
外部から電圧が印加され、前記回路のうち、対応する回路に所定の電源電圧を出力する複数の電源セルと、
前記複数の電源セルのうち、一の電源セルの入力端子の電圧と他の電源セルの入力端子の電圧との差が所定範囲の値の時には、これらの電源セルの入力端子間を非導通状態にし、前記差が所定範囲の値を超える時には、前記複数の電源セルの入力端子間を導通状態にする、ゲートがソース又はドレインに接続された電源間保護トランジスタと、
前記電源間保護トランジスタと並列に接続された切断可能な配線とを備える半導体装置を形成する工程と、
前記電源セルのいずれかに電圧を印加し、前記半導体装置を検査する工程と、
前記切断可能な配線を切断する工程とを備える
ことを特徴とする半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003342446A JP4516294B2 (ja) | 2003-09-30 | 2003-09-30 | 半導体装置及び半導体装置の製造方法 |
US10/917,301 US7183671B2 (en) | 2003-09-30 | 2004-08-13 | Semiconductor device and method for producing the same |
CNB2004100786716A CN100356543C (zh) | 2003-09-30 | 2004-09-16 | 半导体装置及半导体装置的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003342446A JP4516294B2 (ja) | 2003-09-30 | 2003-09-30 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005109238A JP2005109238A (ja) | 2005-04-21 |
JP4516294B2 true JP4516294B2 (ja) | 2010-08-04 |
Family
ID=34373496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003342446A Expired - Fee Related JP4516294B2 (ja) | 2003-09-30 | 2003-09-30 | 半導体装置及び半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7183671B2 (ja) |
JP (1) | JP4516294B2 (ja) |
CN (1) | CN100356543C (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8032766B2 (en) * | 2005-11-14 | 2011-10-04 | Zippy Technology Corp. | Machine boot up protection structure for parallel power supply equipment |
JP4623659B2 (ja) * | 2006-02-23 | 2011-02-02 | パナソニック株式会社 | 半導体装置 |
JP4896974B2 (ja) | 2006-06-01 | 2012-03-14 | 富士通株式会社 | 多電源集積回路を有する電子機器システム |
JP2009130310A (ja) * | 2007-11-28 | 2009-06-11 | Elpida Memory Inc | 半導体集積回路 |
TWI362902B (en) | 2008-09-02 | 2012-04-21 | E Ink Holdings Inc | Bistable display device |
CN101673502B (zh) * | 2008-09-10 | 2012-07-18 | 元太科技工业股份有限公司 | 双稳态模式显示器 |
US8823405B1 (en) * | 2010-09-10 | 2014-09-02 | Xilinx, Inc. | Integrated circuit with power gating |
CN102901902A (zh) * | 2011-07-28 | 2013-01-30 | 飞思卡尔半导体公司 | 半导体器件的并联电源连接的测试方法 |
JP6166032B2 (ja) | 2012-11-06 | 2017-07-19 | 浜松ホトニクス株式会社 | 半導体デバイス検査装置及び半導体デバイス検査方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05281304A (ja) * | 1992-03-30 | 1993-10-29 | Nec Corp | テスト回路を内蔵したアナログ・ディジタル混在マスタ |
JPH09101347A (ja) * | 1995-10-05 | 1997-04-15 | Mitsubishi Electric Corp | 半導体装置 |
JPH11162194A (ja) * | 1997-11-28 | 1999-06-18 | Mitsubishi Electric Corp | 半導体装置 |
JP2002277503A (ja) * | 2001-03-22 | 2002-09-25 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5239270A (en) * | 1992-02-24 | 1993-08-24 | National Semiconductor Corporation | Wafer level reliability contact test structure and method |
JP2793427B2 (ja) * | 1992-04-08 | 1998-09-03 | 株式会社東芝 | 半導体装置 |
EP0615131A1 (en) * | 1993-03-10 | 1994-09-14 | Co-Operative Facility For Aging Tester Development | Prober for semiconductor integrated circuit element wafer |
KR0119887B1 (ko) * | 1994-06-08 | 1997-10-30 | 김광호 | 반도체 메모리장치의 웨이퍼 번-인 테스트 회로 |
CN1134667C (zh) * | 1996-05-17 | 2004-01-14 | 福姆法克特公司 | 微电子弹性接触元件 |
-
2003
- 2003-09-30 JP JP2003342446A patent/JP4516294B2/ja not_active Expired - Fee Related
-
2004
- 2004-08-13 US US10/917,301 patent/US7183671B2/en not_active Expired - Fee Related
- 2004-09-16 CN CNB2004100786716A patent/CN100356543C/zh not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05281304A (ja) * | 1992-03-30 | 1993-10-29 | Nec Corp | テスト回路を内蔵したアナログ・ディジタル混在マスタ |
JPH09101347A (ja) * | 1995-10-05 | 1997-04-15 | Mitsubishi Electric Corp | 半導体装置 |
JPH11162194A (ja) * | 1997-11-28 | 1999-06-18 | Mitsubishi Electric Corp | 半導体装置 |
JP2002277503A (ja) * | 2001-03-22 | 2002-09-25 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
US7183671B2 (en) | 2007-02-27 |
CN100356543C (zh) | 2007-12-19 |
CN1604297A (zh) | 2005-04-06 |
JP2005109238A (ja) | 2005-04-21 |
US20050067899A1 (en) | 2005-03-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5907464A (en) | MOSFET-based power supply clamps for electrostatic discharge protection of integrated circuits | |
US20090002044A1 (en) | Master-slave type flip-flop circuit | |
JP6028097B2 (ja) | 半導体集積回路装置 | |
US20080093632A1 (en) | Size-reduced layout of cell-based integrated circuit with power switch | |
JP4516294B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2009177791A (ja) | 単一電圧源cmosのためのオープンドレイン出力バッファ | |
KR20030095349A (ko) | 반도체집적회로장치 | |
US20090001364A1 (en) | Semiconductor Device | |
US7616417B2 (en) | Semiconductor device including protection circuit and switch circuit and its testing method | |
US6618230B2 (en) | Electrostatic discharge cell of integrated circuit | |
US20090323236A1 (en) | Semiconductor device | |
US20120038364A1 (en) | Circuit for Monitoring of Accumulator Cells Connected in Series | |
JP2003066107A (ja) | 半導体集積回路 | |
JP2006086477A (ja) | 半導体装置 | |
US20080093597A1 (en) | Semiconductor device | |
US20050127444A1 (en) | Semiconductor integrated circuit | |
JP2003324151A (ja) | 半導体集積回路装置、実装基板装置、及び実装基板装置の配線切断方法 | |
US8014112B2 (en) | Integrated circuit with device for protection against electrostatic discharges | |
JP2008198707A (ja) | 半導体集積回路 | |
TWI408792B (zh) | 保護電路 | |
WO2010082781A2 (ko) | 트리밍 장치 및 트리밍 장치가 형성된 웨이퍼 | |
US7248450B1 (en) | Pad cell with multiple signal paths | |
US20100327915A1 (en) | Semiconductor device and method for resetting the same | |
US8829970B2 (en) | Standard cell circuit, semiconductor integrated circuit, and semiconductor integrated circuit device | |
JP2000269432A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060914 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080709 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090915 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100420 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100514 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4516294 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |