JP4623659B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置の製造工程において、ウェハ状態でのプローブ検査及びバーンイン（ウェハレベルバーンイン）を実施する際にプローブを必要とする端子の数を削減する技術に関するものである。

近年、半導体プロセスの微細化と半導体装置の集積化が進み、システムＬＳＩの開発が主流となってきている。システムＬＳＩでは、多種多様の機能を持つ集積回路を、１つのチップ内又は１つのパッケージ内に収めることになるため、それぞれが本来独立して持つべき電源や接地系統を集約する必要がある。

しかし、電源や接地系統の共有化による、デジタル回路とアナログ回路との間、又は複数のアナログ回路間におけるノイズ干渉の影響が無視できない場合、通常、何らかの手段を用いて、電源や接地系統の分離をする必要がある。その結果、電源端子及び接地端子を複数種設ける必要があり、その数は集積化が進むにつれて大きくなる。

一方、半導体集積回路の製造工程では、微細化、集積化が進むにつれウェハ１枚から採れるチップの数が増え続けており、近年の３００ｍｍウェハの到来によりその傾向はより顕著になってきている。そのため、大量生産を行う半導体集積回路の製造工程では、その検査やバーンインをいかに効率良く、低コストで実現できるかが課題となる。

その課題解決の最も有力な手段の１つとして、多個同測が挙げられる。特に近年では、パッケージ品においてもバーンインをウェハレベルで行う、ウェハレベルバーンインを適用するケースが増えており、ウェハ単位で一括してストレスをかけることができるために、集積化が進み、ウェハ１枚あたりの採れ数が増えるほど、効率性やコストの面で効果が大きくなる。プローブ検査においても同様に、採れ数が増えると１枚のウェハに要する検査時間が膨大になるため、８、１６、３２個等の複数の半導体集積回路を同時に検査することで高効率化と検査コスト削減を図っている。

しかし、ここで課題となるのがプローブ数である。特にウェハレベルバーンインではその装置の制約から１チップあたりに設けられるプローブ数に制限があるため、システムＬＳＩが持つ全てのパッドに同時にプローブを当てることは不可能である。この課題は採れ数が増えるほどその影響が大きくなるのは言うまでもない。

加えて、前述のようにシステムＬＳＩでは、多種多様の電源が存在し、電源端子、接地端子が多数存在するため、ウェハレベルバーンイン時にプローブを必要とするパッドは増える傾向にあり、プローブ数の問題は、より一層深刻な課題となってきている。

この課題を解決するため、第１の従来技術によれば、複数の回路ブロックの各々の電源配線が個別の電源パッドに接続され、これらの電源配線のうちの特定の１本と残りの電源配線との間にそれぞれスイッチ回路が設けられる。検査時には、前記特定の電源配線に接続された電源パッドに電源電位を与えるとともに、スイッチ回路を導通させる（特許文献１参照）。

また、第２の従来技術によれば、ＥＳＤ（electrostatic discharge）対策として、上記電源配線間の個々のスイッチ回路に対して並列に電源間保護トランジスタが付加され、あるいは電源間保護トランジスタが電源配線間のスイッチ回路を兼ねる（特許文献２参照）。
特開平０５−２９１３６８号公報 特開２００５−１０９２３８号公報

しかしながら、上記第１及び第２の従来技術では、ウェハレベルバーンイン時に１個の電源パッドからそれぞれのスイッチ回路を介して電源電位を複数の回路ブロックに供給するため、当該複数の回路ブロックの電源電位の間に、スイッチ回路のオン抵抗による電圧降下分の電位レベルの差が生じる。したがって、各回路ブロックに印加する電位が異なった状態でウェハレベルバーンインを実施することになり、半導体集積回路内でストレスレベルの不均一が発生してしまう。

本発明の目的は、プローブ数を増やすことなく、高精度なウェハレベルバーンインや多個同測プローブ検査を実施可能とする半導体装置を提供することにある。

上記課題を解決するため、本発明に係る半導体装置は、互いに独立した電源系統を持つ複数の回路ブロックと、これら複数の回路ブロックにそれぞれ接続された複数の電源配線と、これら複数の電源配線にそれぞれ電位を供給する複数の電源パッドと、前記複数の回路ブロックのいずれにも直接には接続されない検査専用電源配線と、この検査専用電源配線に電位を供給する検査専用電源パッドと、前記検査専用電源配線から前記複数の電源配線に電位を伝達する複数の電位伝達回路とを備えることとしたものである。

本発明によれば、検査専用電源配線から複数の電源配線に電位を伝達することとしたので、ウェハレベルバーンインや多個同測プローブ検査において検査専用電源パッドに電源電位を供給すれば、複数の回路ブロックに均一な電源電位が与えられる。その結果、プローブ数を増やすことなく、高精度なバーンインや検査が実施可能となる。

以下、本発明の実施形態について図面を参照しながら説明する。

《第１の実施形態》
図１は、本発明の第１の実施形態における半導体集積回路の構成を示すブロック図である。図１において、半導体集積回路１０は、互いに独立した電源系統を持つ回路ブロック（ブロックＡ，Ｂ，Ｃ）１００，１０１，１０２を備え、各回路ブロックの通常動作時には電源配線２００，２０１，２０２を介して、電源パッド３００，３０１，３０２から電源電圧ＶＤＤＡ，ＶＤＤＢ，ＶＤＤＣを供給される。同様に接地配線２１０，２１１，２１２を介して、接地パッド３１０，３１１，３１２から接地電位ＶＳＳＡ，ＶＳＳＢ，ＶＳＳＣを供給される。この半導体集積回路１０は、検査専用電源パッド３０３と、検査専用接地パッド３１３とを更に備え、それぞれ検査専用電源配線２０３、検査専用接地配線２１３に外部から供給された電源電位ＷＶＤＤ、接地電位ＷＶＳＳを供給する。検査専用電源配線２０３、検査専用接地配線２１３は、回路ブロック１００，１０１，１０２に直接には接続されず、実使用状態では電源電位、接地電位供給の役割を果たさない。電位伝達回路４２０，４２１，４２２は、検査専用電源配線２０３と電源配線２００，２０１，２０２との間にそれぞれ接続され、その構成要素としてダイオード素子５００，５０１，５０２を備える。同様に電位伝達回路４３０，４３１，４３２は、検査専用接地配線２１３と接地配線２１０，２１１，２１２との間にそれぞれ接続され、その構成要素としてダイオード素子５１０，５１１，５１２を備える。

次に、図１の構成を持つ半導体集積回路１０の動作を説明する。ウェハレベルバーンイン、又はプローブ検査時には、検査専用電源パッド３０３及び検査専用接地パッド３１３にそれぞれプローブが当てられ、検査専用電源パッド３０３に電源電位が、検査専用接地パッド３１３に接地電位がそれぞれ供給される。検査専用電源パッド３０３に供給された電源電位は、検査専用電源配線２０３、ダイオード素子５００，５０１，５０２で構成される電位伝達回路４２０，４２１，４２２を介して、それぞれ電源配線２００，２０１，２０２に、そして、回路ブロック１００，１０１，１０２に供給される。その際、ダイオード素子５００，５０１，５０２によって電圧降下が生じるものの、電源配線２００，２０１，２０２に対して、それぞれ均一に電圧降下が生じるようダイオード素子５００，５０１，５０２のサイズや、電位伝達回路４２０，４２１，４２２の抵抗成分を構成することで、半導体集積回路１０内の電圧不均一を発生させることなく、ウェハレベルバーンインやプローブ検査が実施できる。

一方、接地電位も同様に検査専用接地パッド３１３に供給された電位は、検査専用接地配線２１３、ダイオード素子５１０，５１１，５１２で構成される電位伝達回路４３０，４３１，４３２を介して、それぞれ接地配線２１０，２１１，２１２に、そして、回路ブロック１００，１０１，１０２に供給され、その際、ダイオード素子５１０，５１１，５１２によって接地電位の上昇が生じるものの、接地配線２１０，２１１，２１２に対して、それぞれ均一に電圧上昇が生じるようにダイオード素子５１０，５１１，５１２のサイズや、電位伝達回路４３０，４３１，４３２の抵抗成分を構成することで、半導体集積回路１０内の電圧不均一を発生させることなく、ウェハレベルバーンインやプローブ検査が実施できる。

ダイオード素子５００，５０１，５０２によって生じる電源電圧降下分や、ダイオード素子５１０，５１１，５１２によって生じる接地電位の上昇分については、検査専用電源パッド３０３、検査専用接地パッド３１３にそれぞれ供給する電圧値で補正することが可能であり、バーンインストレスや検査のレベルを低下させることはない。また、ウェハレベルバーンイン時にプローブが必要なパッドも検査専用電源パッド３０３と検査専用接地パッド３１３のみであり、プローブ数を増やすこともない。

なお、図１において、検査専用電源パッド３０３、検査専用接地パッド３１３はそれぞれ１個ずつ設けているが、プローブ数が許されるのであれば、複数設けてもよい。

《第２の実施形態》
図２は、本発明の第２の実施形態における半導体集積回路の構成を示すブロック図である。第１の実施形態と同じ構成要素については、説明を省略する。

電位伝達回路４４０，４４１，４４２は、検査専用電源配線２０３と電源配線２００，２０１，２０２との間にそれぞれ接続され、その構成要素としてＮＭＯＳトランジスタで構成されたスイッチ回路５０３，５０４，５０５を備える。同様に電位伝達回路４５０，４５１，４５２は、検査専用接地配線２１３と接地配線２１０，２１１，２１２との間にそれぞれ接続され、その構成要素としてＮＭＯＳトランジスタで構成されたスイッチ回路５１３，５１４，５１５を備える。ＮＭＯＳスイッチ回路５０３，５０４，５０５，５１３，５１４，５１５は、ゲートが導通制御回路６００内の導通制御専用パッド３５０に接続されており、導通制御専用パッド３５０にＨレベル又はＬレベルの電位を供給することで、スイッチ回路５０３，５０４，５０５，５１３，５１４，５１５は、導通状態又は非導通状態に制御される。また、導通制御専用パッド３５０はプルダウン抵抗８００を介して、いずれかの接地配線２１１に接続される。

次に、図２の構成を持つ半導体集積回路１０の動作を説明する。ウェハレベルバーンイン、又はプローブ検査において、導通制御専用パッド３５０に対して、スイッチ回路５０３，５０４，５０５，５１３，５１４，５１５を導通状態にする電位を供給して、電源配線間及び接地配線間をそれぞれ導通状態にする。すると、検査専用電源パッド３０３からスイッチ回路５０３，５０４，５０５を介して電源配線２００，２０１，２０２に、検査専用接地パッド３１３からスイッチ回路５１３，５１４，５１５を介して接地配線２１０，２１１，２１２に、それぞれ電位供給が可能になる。したがって、プローブが必要なパッド数は、検査専用電源パッド３０３、検査専用接地パッド３１３、導通制御専用パッド３５０の３個にすることができる。その際、スイッチ回路による電源電圧降下又は接地電位上昇分については、第１の実施形態で説明したようにＮＭＯＳスイッチ回路５０３，５０４，５０５，５１３，５１４，５１５のトランジスタサイズや、検査専用電源パッド３０３、検査専用接地パッド３１３、導通制御専用パッド３５０への印加電圧によって補正する。また、実使用上は独立した電源である必要があるため、導通制御専用パッド３５０はプルダウン抵抗８００を介して接地配線２１１に接続されており、外部から導通制御専用パッド３５０に電位が供給されない限り、スイッチ回路５０３，５０４，５０５，５１３，５１４，５１５を非導通状態にする電位に制御されている。

第２の実施形態によれば、第１の実施形態に比べ、プローブ数が増えているが、ダイオード素子を用いた場合、回路ブロック１００，１０１，１０２に供給される電位は、検査専用電源パッド３０３、検査専用接地パッド３１３に供給した電位に対して、ダイオード素子の閾値電圧（Ｖｔ）分の電圧降下又は電位上昇が起こるのに対し、第２の実施形態では、導通制御専用パッド３５０に電位を供給して、スイッチ回路５０３，５０４，５０５，５１３，５１４，５１５を導通状態に制御するので、その電圧降下、電位上昇分をスイッチのオン抵抗分のみに低減することができる。

なお、ＮＭＯＳスイッチ回路５０３，５０４，５０５をＰＭＯＳスイッチ回路（不図示）に置き換えることで、その電圧降下の影響を更に低減することができる。その場合、導通制御専用パッド３５０とＰＭＯＳスイッチ回路のゲート信号との間にそれぞれインバータ（不図示）を設けて、導通制御専用パッド３５０から入力される信号の反転信号で、ＰＭＯＳスイッチ回路を導通状態又は非導通状態に制御する。あるいは、導通制御専用パッド３５０に接続されるプルダウン抵抗８００の代わりに、プルアップ抵抗（不図示）を設け、外部から導通制御専用パッド３５０に接地電位が供給されない限り、ＰＭＯＳスイッチ回路を非導通状態にする構成とし、導通制御専用パッド３５０とＮＭＯＳスイッチ回路５１３，５１４，５１５のゲート信号との間にそれぞれインバータ回路（不図示）を設けて、導通制御専用パッド３５０から入力される信号の反転信号で、ＮＭＯＳスイッチ回路５１３，５１４，５１５を導通状態又は非導通状態に制御してもよい。

また、図２で示した本発明の第２の実施形態では、電位伝達回路４４０，４４１，４４２，４５０，４５１，４５２として新たにスイッチ回路を追加する構成を例として説明したが、ＥＳＤ保護回路の電源間保護トランジスタを流用して同様の効果をもたらすことも可能である。

《第３の実施形態》
図３は、本発明の第３の実施形態における半導体集積回路の構成を示すブロック図である。第１及び第２の実施形態と同じ構成要素については、説明を省略する。

半導体集積回路１０はテストモード決定パッド３５１を備え、テストモード信号線２５０，２５１，２５２を介して、回路ブロック１００，１０１，１０２に接続される。また、テストモード決定パッド３５１はレベルシフタ８１０を介して、いずれかの接地配線２１１に接続される。レベルシフタ８１０は２本の抵抗素子５３０，５３１が直列接続された構成をとり、抵抗素子５３０，５３１の抵抗比率によって生成された電位信号は、電位伝達回路４５０，４５１，４５２の低耐圧ＮＭＯＳスイッチ回路５１６，５１７，５１８のゲート信号として接続される。一方、電位伝達回路４４０，４４１，４４２を構成するＮＭＯＳスイッチ回路５０３，５０４，５０５のゲートは、テストモード決定パッド３５１に直接接続される。

次に、図３の構成を持つ半導体集積回路１０の動作を説明する。半導体集積回路１０及びその構成要素である回路ブロック１００，１０１，１０２は、テストモード決定パッド３５１にある電位が供給されると、テストモード信号線２５０，２５１，２５２を介して、ウェハレベルバーンインモード又は任意のテストモードに設定される。テストモード決定パッド３５１にある電位が供給されると、電位伝達回路４４０，４４１，４４２を構成するＮＭＯＳスイッチ回路５０３，５０４，５０５は導通状態になり、第１及び第２の実施形態で説明した動作で、検査専用電源パッド３０３から回路ブロック１００，１０１，１０２に電源電圧が供給される。一方、レベルシフタ８１０ではテストモード決定パッド３５１に供給された電位から、抵抗素子５３０，５３１の抵抗比で分圧した電位を生成し、それを後段の電位伝達回路４５０，４５１，４５２を構成するＮＭＯＳスイッチ回路５１６，５１７，５１８のゲートに伝達する。ＮＭＯＳスイッチ回路５１６，５１７，５１８はレベルシフタ８１０が生成した電位により、導通状態になり、第１及び第２の実施形態で説明した動作で、検査専用接地パッド３１３から回路ブロック１００，１０１，１０２に接地電位が供給される。

第２の実施形態では、導通制御専用パッド３５０によって電位伝達回路４４０，４４１，４４２，４５０，４５１，４５２のトランジスタを導通状態又は非導通状態に制御していたが、通常、ウェハレベルバーンインやプローブ検査を行う際には、前述のとおりそれぞれ任意のテストモードに半導体集積回路１０を設定してから検査を実施することが一般的であり、任意のテストモードに設定するために、少なくとも１個のパッドを必要とする。第３の実施形態ではそのテストモード設定に必要なパッドを使用して、電位伝達回路４４０，４４１，４４２，４５０，４５１，４５２のトランジスタを導通状態又は非導通状態に制御することでウェハレベルバーンインやプローブ検査に必要なプローブ数を削減している。また、レベルシフタ８１０によって、電位伝達回路４５０，４５１，４５２を構成するＮＭＯＳスイッチ回路５１６，５１７，５１８を導通状態又は非導通状態に制御する信号の電圧レベルを下げることで、ＮＭＯＳスイッチ回路５１６，５１７，５１８の耐圧を下げることができ、スイッチ回路の面積削減に効果を発揮する。

《第４の実施形態》
図４は、本発明の第４の実施形態における電位伝達回路４６０，４６１，４６２の制御系統の構成を示すブロック図である。第１〜第３の実施形態と同じ構成要素については、説明を省略する。

電位伝達回路４６０は、検査専用電源配線２０３と電源配線２００との間を２つのＮＭＯＳスイッチ回路５２１，５２２で構成される並列スイッチ回路５２０で接続される。並列スイッチ回路５２０のうち１つのスイッチ回路５２１はそのゲートが導通制御回路６００に直接接続され、もう１つのスイッチ回路５２２は、ＡＮＤ回路５２３を介して、導通制御回路６００と電位切替制御回路６１０とに接続される。導通制御回路６００は導通制御信号デコーダ５５０を備え、当該半導体集積回路が備え持つレジスタ５５２の出力する信号を入力として、電位伝達回路４６０，４６１，４６２に対して、導通制御信号を出力するように接続される。また、電位切替制御回路６１０も、レジスタ５５２の出力をデコードする電位切替制御信号デコーダ５５１を備えており、このデコーダ５５１の出力信号が電位伝達回路４６０，４６１，４６２に接続される。なお、図４においては、簡略のため、１つの電位伝達回路４６０のみ、その構成を記載しているが、他の電位伝達回路４６１，４６２も電位伝達回路４６０と同様の構成をとる。

次に、図４の構成を持つ半導体集積回路の動作を説明する。レジスタ５５２に電位伝達回路４６０，４６１，４６２の導通制御を実施するよう命令が格納されると、その命令に応じて導通制御回路６００内の導通制御信号デコーダ５５０は後段の電位伝達回路４６０，４６１，４６２に対して、導通制御信号を出力する。電位伝達回路４６０，４６１，４６２は導通制御回路６００から導通制御信号を受け取ると、並列スイッチ回路５２０のうち少なくとも１つのＮＭＯＳスイッチ回路５２１を導通状態にし、第１〜第３の実施形態で説明した動作で、検査専用電源パッド３０３から回路ブロック１００，１０１，１０２（不図示）に電源電位が供給される。

一方、レジスタ５５２には、電位伝達回路４６０，４６１，４６２に対して、それぞれが備え持つ並列スイッチ回路５２０のうち導通状態にするスイッチ回路の数をそれぞれ電位伝達回路４６０，４６１，４６２ごとに制御する命令を格納する機能を備えており、例えば、レジスタ５５２に、電位伝達回路４６０の並列スイッチ回路５２０が持つＮＭＯＳスイッチ回路５２１，５２２を２つとも導通状態に制御するよう命令が格納されると、電位切替制御回路６１０内の電位切替制御信号デコーダ５５１はレジスタ５５２の出力に応じて、電位伝達回路４６０に対してＨレベルの信号を伝達する。電位伝達回路４６０は電位切替制御信号デコーダ５５１が出力するＨレベルの信号によって、ＡＮＤ回路５２３が活性化され、導通制御回路６００によって並列スイッチ回路５２０内の両スイッチ回路５２１，５２２が導通状態にされる。結果、並列スイッチ回路５２０は２つのスイッチ回路５２１，５２２がともに導通状態に制御され、検査専用電源パッド３０３から２つの並列接続されたスイッチ回路５２１，５２２を介して、電源配線２００に対して電源電位が供給される。複数のスイッチ回路５２１，５２２を導通状態にすることで、並列スイッチ回路５２０によるオン抵抗を半分にし、電圧降下量を半減することが可能になる。

図４の構成を持つ半導体集積回路では、複数の回路ブロック１００，１０１，１０２によってそれぞれ消費される電流量が事前に不明確な場合においても、その電流量に応じて、レジスタ５５２に対して命令を与えることで選択的にオン抵抗を半分に制御することが可能であり、仕様検討や設計制約に幅を持たせることが可能になるとともに、半導体集積回路内の電圧均一性を保つことが可能になる。

なお、図４においては、並列スイッチ回路５２０を２つのＮＭＯＳスイッチ回路５２１，５２２で構成しているが、その数を限定するものではなく、任意の数で構成できることは言うまでもない。また、前述のとおり、スイッチ回路はＰＭＯＳトランジスタで構成してもよい。

また、図４においては、導通制御回路６００はデコーダ５５０によって導通制御信号を生成しているが、図５に示すように第２の実施形態で説明した導通制御専用パッド３５０を用いても、また第３の実施形態で説明したテストモード決定パッド３５１を用いても同様の効果は実現可能である。更に、電位切替制御回路６１０においても、電位切替制御信号デコーダ５５１の代わりに、プローブ数の許される範囲内で、図５に更に示すように外部切替制御パッド３５２，３５３，３５４を設け、これらの外部切替制御パッド３５２，３５３，３５４にて電圧降下量を制御してもよい。また、図４においては、並列スイッチ回路５２０によって電圧降下量を制御したが、図５に更に示すようにレギュレータ等の電圧変換回路５６０を設け、電位切替制御回路６１０の出力に応じて、電圧変換回路５６０における電圧降下量を制御してもよい。

また、図４及び図５では、検査専用電源配線２０３と電源配線２００，２０１，２０２との間に接続された電位伝達回路４６０，４６１，４６２について、その構成と動作の説明を行ったが、第２及び第３の実施形態で説明した検査専用接地配線２１３と接地配線２１０，２１１，２１２との間にそれぞれ接続された電位伝達回路４５０，４５１，４５２においても同様の構成と動作によって、その接地電位上昇分を制御することも可能である。

《第５の実施形態》
図６は、本発明の第５の実施形態における電位伝達回路４８０，４８１，４８２の制御系統の構成を示すブロック図である。第１〜第３の実施形態と同じ構成要素については、説明を省略する。

導通選択制御回路６２０はカウンタ５５３と導通選択制御信号デコーダ５５４とを備え、導通選択制御信号デコーダ５５４はカウンタ５５３が出力するカウント値に応じて、後段の電位伝達回路４８０，４８１，４８２に対して、それぞれ導通選択制御信号を伝達するよう接続される。電位伝達回路４８０，４８１，４８２はそれぞれ導通選択制御信号デコーダ５５４から出力される導通選択制御信号のうちの１つと、導通制御回路６００から出力される導通制御信号との２つの信号を入力として構成され、それら２信号によって電位伝達回路４８０，４８１，４８２はそれぞれ導通状態又は非導通状態に制御される。

次に、図６の構成を持つ半導体集積回路の動作を説明する。導通選択制御回路６２０内のカウンタ５５３は、外部クロック又はそれに代わるカウントアップ（ダウン）信号に応じて、カウント値を更新する。導通選択制御信号デコーダ５５４は、予め定められた所望の値をカウンタ５５３が出力すると、後段の電位伝達回路４８０，４８１，４８２のうちカウント値で指定された１つの電位伝達回路に対して、導通選択制御信号を出力する。なお、予め定められたカウント値は１つに制限されるものではなく、複数設定することも可能である。

電位伝達回路４８０，４８１，４８２は、導通選択制御回路６２０から導通選択制御信号が出力され、かつ導通制御回路６００が出力する導通制御信号を受け取ったときに導通状態に制御される。したがって、カウンタ５５３がカウント値を更新するごとに、そのカウント値に応じて導通状態に制御される電位伝達回路が切り替わり、検査専用電源パッド３０３から電源電位を供給される回路ブロックが切り替わる。

図６の構成を持つ半導体集積回路では、ウェハレベルバーンインやプローブ検査を行う際の消費電流が、その装置や、プローブや、検査専用電源パッド３０３が持つ電流許容値以上になるようなケースにおいて、電位伝達回路４８０，４８１，４８２の動作を時分割制御することで、検査専用電源パッド３０３に流れる電流量を低減し、装置、プローブ、パッドの許容値内に制御することができる。

なお、図６では導通選択制御回路６２０の構成要素としてカウンタ５５３を用いたが、カウンタ５５３の代わりにレジスタを設け、このレジスタの出力に応じてデコーダ５５４で導通選択制御信号を生成し、レジスタを更新することで導通状態にする電位伝達回路を切り替えることも可能である。また、プローブ数の許す限り、図７に示すように導通選択制御回路６２０内に外部選択パッド３５５，３５６，３５７を設け、これらの外部選択パッド３５５，３５６，３５７から導通選択制御信号を直接供給することも可能である。その場合、カウンタ５５３やデコーダ５５４の分の面積削減も可能になる。

なお、図６及び図７では、検査専用電源配線２０３と電源配線２００，２０１，２０２との間に接続された電位伝達回路４８０，４８１，４８２について、その構成と動作の説明を行ったが、第２及び第３の実施形態で説明した検査専用接地配線２１３と接地配線２１０，２１１，２１２との間にそれぞれ接続された電位伝達回路４５０，４５１，４５２においても同様の構成と動作によって、検査専用接地パッド３１３に流れる電流量を制御することも可能である。

以上説明してきたとおり、本発明に係る半導体装置は、プローブ数を増やすことなく、高精度なウェハレベルバーンインや多個同測プローブ検査が実施可能となるので、集積化が進んだ半導体集積回路等として有用である。

本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。 本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図である。 本発明の第３の実施形態に係る半導体集積回路の構成を示すブロック図である。 本発明の第４の実施形態に係る半導体集積回路の構成を示すブロック図である。 図４の１つの変形例を示すブロック図である。 本発明の第５の実施形態に係る半導体集積回路の構成を示すブロック図である。 図６の１つの変形例を示すブロック図である。

符号の説明

１０ 半導体集積回路
１００，１０１，１０２ 回路ブロック
２００，２０１，２０２ 電源配線
２０３ 検査専用電源配線
２１０，２１１，２１２ 接地配線
２１３ 検査専用接地配線
２５０，２５１，２５２ テストモード信号線
３００，３０１，３０２ 電源パッド
３０３ 検査専用電源パッド
３１０，３１１，３１２ 接地パッド
３１３ 検査専用接地パッド
３５０ 導通制御専用パッド
３５１ テストモード決定パッド
３５２，３５３，３５４ 外部切替制御パッド
３５５，３５６，３５７ 外部選択パッド
４２０，４２１，４２２，４３０，４３１，４３２ 電位伝達回路
４４０，４４１，４４２，４５０，４５１，４５２ 導通制御機能付き電位伝達回路
４６０，４６１，４６２ 導通制御・電位切替制御機能付き電位伝達回路
４８０，４８１，４８２ 導通制御・導通選択制御機能付き電位伝達回路
５００，５０１，５０２，５１０，５１１，５１２ ダイオード素子
５０３，５０４，５０５，５１３，５１４，５１５ スイッチ回路
５１６，５１７，５１８ 低耐圧スイッチ回路
５２０ 並列スイッチ
５２１，５２２ スイッチ回路
５２３ ＡＮＤ回路
５３０，５３１ 抵抗素子
５５０ 導通制御信号デコーダ
５５１ 電位切替制御信号デコーダ
５５２ レジスタ
５５３ カウンタ
５５４ カウンタデコーダ
５６０ 電圧変換回路
６００ 導通制御回路
６１０ 電位切替制御回路
６２０ 導通選択制御回路
８００ プルダウン抵抗
８１０ レベルシフタ

Claims (17)

1. 互いに独立した電源系統を持つ複数の回路ブロックと、
   前記複数の回路ブロックにそれぞれ直接接続された複数の接地配線と、
   前記複数の接地配線にそれぞれ電位を供給する複数の接地パッドと、
   前記複数の回路ブロックのいずれにも直接には接続されない検査用接地配線と、
   前記検査用接地配線に電位を供給する検査用接地パッドと、
   前記検査用接地配線から前記複数の接地配線に電位を伝達する複数の第１電位伝達回路とを備え、
   前記複数の第１電位伝達回路は、それぞれの前記複数の接地配線に対して、前記検査用接地配線から均一に電圧上昇が生じるように抵抗成分が構成され、
   前記複数の回路ブロック、前記複数の接地配線、前記複数の接地パッド、前記検査用接地配線、前記検査用接地パッド、および前記複数の第１電位伝達回路は１つのチップに形成されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記複数の回路ブロックにそれぞれ直接接続された複数の電源配線と、
   前記複数の電源配線にそれぞれ電位を供給する複数の電源パッドと、
   前記複数の回路ブロックのいずれにも直接には接続されない検査用電源配線と、
   前記検査用電源配線に電位を供給する検査用電源パッドと、
   前記検査用電源配線から前記複数の電源配線に電位を伝達する複数の第２電位伝達回路とを備え、
   前記複数の第２電位伝達回路は、それぞれの前記複数の電源配線に対して、前記検査用電源配線から均一に電圧降下が生じるように抵抗成分が構成され、
   前記複数の電源配線、前記複数の電源パッド、前記検査用電源配線、前記検査用電源パッド、および前記複数の第２電位伝達回路は前記１つのチップに形成されていることを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   前記複数の第１電位伝達回路の各々はダイオードを有し、
   前記ダイオードは、それぞれの前記複数の接地配線に対して、前記検査用接地配線から均一に電圧上昇が生じるようにサイズが構成されていることを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   前記複数の第１電位伝達回路の各々を導通状態又は非導通状態に制御する導通制御回路を更に備え、
   前記複数の第１電位伝達回路の各々は、前記導通制御回路から出力される導通制御信号に応じて導通状態又は非導通状態に制御されるスイッチ回路を有することを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記スイッチ回路は、前記導通制御信号に応じて導通状態又は非導通状態に制御される電源間保護トランジスタを有することを特徴とする半導体装置。
6. 請求項４記載の半導体装置において、
   前記導通制御回路は、前記導通制御信号を外部から受け取る導通制御用パッドを有することを特徴とする半導体装置。
7. 請求項４記載の半導体装置において、
   前記複数の回路ブロックをテストモードに設定するテストモード信号を外部から受け取るテストモード決定パッドを更に備え、
   前記導通制御回路は、前記テストモード信号から前記導通制御信号を生成することを特徴とする半導体装置。
8. 請求項４記載の半導体装置において、
   外部パッドから入力される信号の電圧レベルをシフトダウンして前記複数の第１電位伝達回路の各々に伝達するレベルシフタを更に備えたことを特徴とする半導体装置。
9. 請求項４記載の半導体装置において、
   前記導通制御回路は、前記導通制御信号を生成するデコーダを有することを特徴とする半導体装置。
10. 請求項４記載の半導体装置において、
    前記複数の第１電位伝達回路の各々の伝達電位を制御する電位切替制御回路を更に備え、
    前記複数の第１電位伝達回路の各々は、複数のスイッチ回路が並列に接続されてなる並列スイッチ回路を有し、
    前記並列スイッチ回路は、前記導通制御回路から出力される導通制御信号と、前記電位切替制御回路から出力される電位切替制御信号とに応じて、前記複数のスイッチ回路の各々が導通状態又は非導通状態に制御されることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、
    前記電位切替制御回路は、前記電位切替制御信号を生成するデコーダを有することを特徴とする半導体装置。
12. 請求項１０記載の半導体装置において、
    前記複数の第１電位伝達回路の各々は、前記導通制御回路から出力される導通制御信号と、前記電位切替制御回路から出力される電位切替制御信号とに応じて、導通状態又は非導通状態に制御されるとともに伝達電位を調整する機能を持つ電圧変換回路を有することを特徴とする半導体装置。
13. 請求項１０記載の半導体装置において、
    前記電位切替制御回路は、前記電位切替制御信号を外部から受け取る外部切替制御パッドを有することを特徴とする半導体装置。
14. 請求項４記載の半導体装置において、
    前記複数の第１電位伝達回路のうちのいずれを動作させるかを選択制御する導通選択制御回路を更に備え、
    前記複数の第１電位伝達回路の各々は、前記導通選択制御回路から出力される導通選択制御信号と、前記導通制御回路から出力される導通制御信号とに応じて、導通状態又は非導通状態に制御されることを特徴とする半導体装置。
15. 請求項１４記載の半導体装置において、
    前記導通選択制御回路は、前記導通選択制御信号を生成するデコーダを有することを特徴とする半導体装置。
16. 請求項１４記載の半導体装置において、
    前記導通選択制御回路は、前記複数の第１電位伝達回路の各々を順次指定するカウンタを有することを特徴とする半導体装置。
17. 請求項１４記載の半導体装置において、
    前記導通選択制御回路は、前記導通選択制御信号を外部から受け取る外部選択パッドを有することを特徴とする半導体装置。

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