JP2005109238A

JP2005109238A - 半導体装置及び半導体装置の製造方法

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Publication number: JP2005109238A
Application number: JP2003342446A
Authority: JP
Inventors: Akira Kawanishi; 景川西; Nobuyuki Shimazu; 宜之島津; Ayako Morita; 紋子森田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-09-30
Filing date: 2003-09-30
Publication date: 2005-04-21
Anticipated expiration: 2023-09-30
Also published as: US7183671B2; US20050067899A1; CN1604297A; JP4516294B2; CN100356543C

Abstract

【課題】ウエハーレベル・バーンイン(以下、ＷＬＢＩ)では、１ウエハー当りのプローブ可能なパッド数に制約があり、多電源設計されたＬＳＩにおいては、全ての電源に電圧印加できず、ＷＬＢＩが適用できない。
【解決手段】電源分離セル２５０に、ゲートの固定された電源間保護トランジスタ２０１、２０２と並列に電源間接続用スイッチ２１１、２１２を追加する。電源間接続用スイッチ２１１、２１２は、外部制御端子２３０を介して外部から入力される制御信号２２０により、複数の電源間を電気的に接続、又は分離する。ＷＬＢＩ時には、前記電源間接続用スイッチ２１１、２１２により複数の電源間が接続されるので、特定入力端子への電圧印加により他の電源パッドにも電圧が印加される。更に、ＷＬＢＩ後は電源間が分離され、電源間に挿入されている電源間保護トランジスタにより、サージ等の異常電圧による電荷を放電し、半導体装置の破壊を防ぐ。
【選択図】図１

Description

本発明は、ウエハレベル・バーンイン（以下ＷＬＢＩと呼ぶ）時に電圧を印加する電源の削減を可能とするために、半導体装置において、複数の電源間の接続と分離とを行うと共に、パッケージ組み立て後のサージ破壊を防止する効果をも兼ね備えた半導体装置の電源分離方式に関する。

近年、システムＬＳＩの機能統合が進むにつれ、アナログ回路を搭載する割合が多くなってきた。また、ノイズの影響等を回避するために、アナログ回路毎に分離された個別の電源が必要になっており、これを実現するために、ＬＳＩの多電源設計が主流になってきている。

加えて、微細化の進むプロセス技術を採用することにより、内部回路の電源電圧と、ＩＯ回路の電源電圧とが異なるなど、分離される個別の電源数も増加してきている。
更に、微細プロセス技術を採用することにより、チップ面積が縮小すると共に、ウエハの大口径化によってチップの採れ数が増加しており、パッケージに組み立ててからバーンインを行うパッケージ・バーンイン（以下パッケージＢＩと呼ぶ）よりも、ウエハを一括で処理することにより大幅にコストを削減することが可能な、ＷＬＢＩへの移行が急速に進んでいる。

従来の半導体装置の電源分離方式としては、一般的には、電源間に電源分離セルを配置するものがあった。

図３は、上述した従来実施の半導体装置を示したものである。図３の半導体装置は、第１のアナログ回路１００と第２のアナログ回路１１０とを備える。第１のアナログ回路１００にはＶＤＤ電圧を供給する第１のアナログＶＤＤ端子１０１及びＶＳＳ電圧を供給する第１のアナログＶＳＳ端子１０２とからなる第１のアナログＩＯ領域１０３が接続され、第２のアナログ回路１１０には、ＶＤＤ電圧を供給する第２のアナログＶＤＤ端子１１１及びＶＳＳ電圧を供給する第２のアナログＶＳＳ端子１１２とからなる第２のアナログＩＯ領域１１３が接続され、更に、これらアナログＩＯ領域１０３、１１３との間を分離する電源分離セル２００とを備えることにより、従来の半導体装置は構成されていた。

前記電源分離セル２００には、ゲートがＶＳＳ電源配線に接続された２つの電源間保護トランジスタ２０１、２０２が備えられており、トランジスタ２０１はソース−ドレイン接続によりアナログＩＯ領域１０３と１１３との間のＶＤＤ電源配線間に挿入され、トランジスタ２０２はソース−ドレイン接続によりアナログＩＯ領域１０３と１１３との間のＶＳＳ電源配線間に挿入されている。図３の構成では、ＶＳＳ端子に定格を超えた異常電圧が印加された場合に電源間保護トランジスタ２０１、２０２が働き、これにより、ソース−ドレインを介して電荷が放電されるので、前記アナログＩＯ領域１０３、１１３に対してのサージ破壊等による品質の低下を防ぐ役割を果たしていた。

また、ＷＬＢＩ時のプロービングのパッド数削減を実現するための技術が特許文献１に開示されている。この特許文献１の技術は、電源電位配線同士及び接地電位配線同士をそれぞれトランジスタを介して接続し、ゲートに接続された電圧ストレス試験用の端子から入力される電圧によりトランジスタを制御し、チップ上の全ての電源電位配線間及び接地電位配線間をそれぞれ短絡させ共通化するというものであり、プロ−ビングの必要なパッド数を、短絡接続されたトランジスタで共通化された分だけ削減するものである。
特開平０５−２９１３６８号公報

しかしながら、上記従来の技術では、ＷＬＢＩ時には、パッドにプローブを立て、電源電圧の供給、制御信号又は入力信号の入力と、モニタ出力信号の取り出しを行うが、ウエハの平面性や、ウエハに対するプローブ圧力などから、電気的に接続可能な１ウエハ当りのプロービング可能なパッド数に制限がある。この制約のため、従来の半導体装置は、１ウエハ当りのチップ採れ数が増加すると、各チップに割り当てられるプローブ可能なパッド数は減少し、上記多電源設計されたＬＳＩにおいて全ての個別電源に電圧印加ができず、ＷＬＢＩが適用できなくなるという課題を有していた。

また、特許文献１に示されているような従来技術では、ＷＬＢＩ時の端子を削減するための手段は、短絡接続可能なトランジスタを新規に設けて、同一電圧が印加される複数の電源間を共通化することであるが、これは、チップ面積の増加に繋がり、コスト増加を招くという課題を有している。

更に、短絡後のトランジスタが電源間保護トランジスタとしての機能を果たさない為、サージ等による品質低下の原因にもなりうる。

本発明は、上記従来の課題を解決するものであり、その目的は、ＷＬＢＩ時に入出力信号を削減することなく、更に、チップ面積増加の影響や設計期間の増加もほとんどなく、全ての電源パッドへの電圧印加を行い、コスト削減の有効な手法であるＷＬＢＩを実現可能とすることに加えて、ＷＬＢＩ後の電源間保護をも備え、サージ破壊等の品質低下を防ぐ半導体装置を提供することにある。

上記従来の課題を解決する為に、本発明では、同一電圧が印加される複数の電源配線間に、電気的に接続又は分離の切替制御をすることができる接続手段を設ける。そして、その接続手段に対して、電源配線に印加される電圧とは別に制御信号を入力し、半導体装置の定格電圧が印加される時には電気的に非導通状態にし、定格を超える電圧印加時、又はサージ等の異常電圧が印加されたときには導通状態にする。

すなわち、請求項１記載の半導体装置は、それぞれが所定の機能を有する複数の回路と、外部から電圧が印加され、前記回路のうち、対応する回路に所定の電源電圧を出力する複数の電源セルと、前記複数の電源セルのうち、一の電源セルの入力端子の電圧と他の電源セルの入力端子の電圧との差が所定範囲の値の時には、これらの電源セルの入力端子間を非導通状態にし、前記差が所定範囲の値を超える時には、前記複数の電源セルの入力端子間を導通状態にし、且つ、入力された制御信号に応じて前記複数の電源セルの入力端子間を導通状態にするか否かが制御される接続手段とを備えることを特徴とする。

請求項２記載の発明は、請求項１記載の半導体装置において、前記電源セルは前記接続手段を有していることを特徴とする。

請求項３記載の発明は、請求項１又は２記載の半導体装置において、前記接続手段は、前記制御信号により導通するか否かが制御される電源間接続スイッチと、ゲートがソース又はドレインに接続され、前記電源間接続スイッチと並列に接続された電源間保護トランジスタとを備えていることを特徴とする。

請求項４記載の発明は、請求項１又は２記載の半導体装置において、前記接続手段は、電源間保護トランジスタを有し、前記電源間保護トランジスタは、そのゲートに、前記電源セルのいずれかに印加される電圧及び前記制御信号に応じた電圧が与えられ、そのソース−ドレイン間を導通させるか否かが制御されるものである。ことを特徴とする。

請求項５記載の発明は、請求項１〜４のいずれかに記載の半導体装置において、制御端子を更に備え、前記制御信号は、当該半導体装置の外部から前記制御端子に入力されていることを特徴とする。

請求項６記載の発明は、請求項５記載の半導体装置において、前記制御信号を受ける制御端子用パッドと、前記制御端子用パッドと電気的に接続され、外部電源と接続される電源端子用パッドとを備えたことを特徴とする。

請求項７記載の発明は、請求項６記載の半導体装置において、前記半導体装置はパッケージを更に有し、前記パッケージは、前記制御端子用パッドと前記電源端子用パッドとの接続点を備えたことを特徴とする。

請求項８記載の発明は、請求項５記載の半導体装置において、前記制御端子と前記電源セルの出力のいずれかとの間に接続される抵抗を更に備えたことを特徴とする。

請求項９記載の発明は、請求項１〜４のいずれかに記載の半導体装置において、当該半導体装置内の複数の信号に応じて前記制御信号を生成して出力する内部制御回路を更に備えることを特徴とする。

請求項１０記載の半導体装置は、それぞれが所定の機能を有する複数の回路と、外部から電圧が印加され、前記回路のうち、対応する回路に所定の電源電圧を出力する複数の電源セルと、前記複数の電源セルのうち、一の電源セルの入力端子の電圧と他の電源セルの入力端子の電圧との差が所定範囲の値の時には、これらの電源セルの入力端子間を非導通状態にし、前記差が所定範囲の値を超える時には、前記複数の電源セルの入力端子間を導通状態にする、ゲートがソース又はドレインに接続された電源間保護トランジスタと、前記電源間保護トランジスタと並列に接続された切断可能な配線とを備えることを特徴とする。

請求項１１記載の半導体装置の製造方法は、それぞれが所定の機能を有する複数の回路と、外部から電圧が印加され、前記回路のうち、対応する回路に所定の電源電圧を出力する複数の電源セルと、前記複数の電源セルのうち、一の電源セルの入力端子の電圧と他の電源セルの入力端子の電圧との差が所定範囲の値の時には、これらの電源セルの入力端子間を非導通状態にし、前記差が所定範囲の値を超える時には、前記複数の電源セルの入力端子間を導通状態にする、ゲートがソース又はドレインに接続された電源間保護トランジスタと、前記電源間保護トランジスタと並列に接続された切断可能な配線とを備える半導体装置を形成する工程と、前記電源セルのいずれかに電圧を印加し、前記半導体装置を検査する工程と、前記切断可能な配線を切断する工程とを備えることを特徴とする。

以上により、請求項１記載の発明では、接続手段は、複数の電源セルにおいて外部から電圧が入力される入力端子間の電圧の差が所定の範囲内の時にはそれらの入力端子間を非導通状態にし、また、両入力端子間に所定の範囲を超える電位差が生じたときは、それら入力端子間を導通状態にすることを可能とするので、通常の使用時には、各電源セルの入力端子間を非導通状態にし、また、一の入力端子にサージ等による異常電圧が印加されて入力端子間に所定の値以上の差が生じたときには、両入力端子間を導通状態にすることにより放電することができる。更に、接続手段は、入力された制御信号により複数の電源セルの入力端子間を導通状態にするか否かを制御することにより、同一電圧が印加されるべき各電源セルの入力端子間を導通状態にすることができる。

また、請求項２記載の発明では、接続手段を電源セルに備えることにより、特別にセルを設けて接続手段を配置するのに比較して、チップ面積の削減を可能とする。

更に、請求項３記載の発明では、制御信号を受けて電源間接続スイッチが複数の電源セルの入力端子間を導通状態にするか否かを制御するので、同一電圧が印加されるべき各電源セルの入力端子間を導通状態にすることができる。また、その電源間接続スイッチと並列に接続された電源間保護トランジスタは、電源セルの入力端子間の電位差が所定範囲内のときには、それら入力端子間を非導通状態にするので、他の電源セルのノイズ等の影響を回避することができ、且つ、電源セルの入力端子間に所定範囲を超える電位差が生じたとき、すなわち、一の入力端子にサージ等の異常電圧が印加されたときには、入力端子間を導通状態にするので、電荷を放電することができる。

続いて、請求項４記載の発明では、接続手段として電源間保護トランジスタを用い、そのゲート電圧を制御することにより、電源間の接続及び切断を切替制御する。更に、電源セルのいずれかに定格を超える電圧が印加されたときには、電源間保護トランジスタとして働き、ソース−ドレインを介して他の電源セルに電荷を放電することを可能とする。

また、請求項６記載の発明では、制御端子用パッドと電源端子用パッドとを備え、パッケージ組み立て時に両者を接続し、各電源セル間を非導通状態に分離するための電圧を電源セルの入力端子から制御端子に与えることができるので、半導体装置の使用時において、各電源セル間を分離するための電圧を制御端子に供給する別の電源端子を設ける必要がなく、端子数の削減を可能とする。

更に、請求項７記載の発明では、パッケージに制御端子用パッドと電源端子用パッドとを接続する接続点を設けたことにより、制御端子用パッドと外部の電源端子用パッドとが隣接しないために直接接続することが不可能な場合においても、前記接続点を介して接続することができ、電源間を分離するための電圧を制御端子に供給する別の電源端子を設ける必要がなく、端子数を削減することが可能となる。

続いて、請求項８記載の発明では、制御端子用パッドと電源セルの出力のいずれかとの間に抵抗を接続して、パッケージ組み立て後に制御端子の電位を電源電位にプルダウン又はプルアップして固定するので、使用時において、電源間を分離するための電圧を制御端子に供給する別の電源端子を設ける必要がなく、端子数の削減を可能とし、更に、電源セルの入力端子に印加されたサージ等の異常電圧は前記接続手段への制御信号となり、接続手段が入力端子間を導通状態にするように働く。

以上説明したように、請求項１記載の発明では、接続手段は、複数の電源セルの入力端子間の電位差が所定範囲内のときは非導通状態にするので、通常動作時には両入力端子間を切断し、他の電源からのノイズ等の影響を回避することができ、また、前記電位差が所定範囲を超えるとき、すなわち、サージ等による異常電圧が印加されたときには、両入力端子間を導通状態にするので、異常電圧が印加された入力端子から他の入力端子へ電荷を放電することができ、サージ破壊等による品質の劣化を防止することができる。更に、接続手段は、それに入力される制御信号により複数の電源セルの入力端子間を導通状態にするか否かを制御するので、バーンイン等のテストの際には、同一電圧が印加されるべき各電源セルの入力端子間を接続することにより、電圧を入力すべきパッド数を削減することが可能となる。

請求項２記載の発明によれば、接続手段を電源セルの中に含めるので、チップ面積の削減を可能とする。

請求項３記載の発明によれば、電源間接続スイッチが複数の電源セルの入力端子間を導通状態にするか否かを制御するので、同一電圧が印加されるべき入力端子間を導通状態にすることができ、これにより、バーンイン等のテスト時に同一電圧を印加すべきパッド数を削減することが可能となる。また、電源間接続スイッチと並列に接続された電源間保護トランジスタは、電源セルの入力端子間の入力電位差が所定範囲内のときはそれぞれの入力端子間を切断するので、他の電源セルのノイズ等の影響を回避することができ、且つ、前記入力電位差が所定範囲を超える値となるとき、すなわち、一の入力端子にサージ等による異常電圧が印加されたときには、それらの入力端子間を導通状態にすることにより電荷を放電し、サージ破壊等による品質の劣化を防止することが可能となる。

請求項４記載の発明では、電源間保護トランジスタを、電源セル間の接続又は切断を行う接続手段として用いると共に、電源セルのいずれかに定格を超える電圧が印加されたときには、ソース−ドレインを介して他の電源セルに電荷を放電するという電源間保護トランジスタとしての機能をも有するので、バーンイン時の電源セル間の接続、通常使用時の電源セル間の分離、及びサージ等の異常電圧印加時の電荷放電による破壊防止を少ない素子により実現することが可能となる。

請求項６記載の発明によれば、パッケージ組み立て時に制御端子用パッドと電源端子用パッドとを接続するので、各電源間を非導通状態に保つために制御端子に所定の電圧を印加する端子を別途設ける必要がなく、端子数の削減が可能となる。

請求項７記載の発明によれば、パッケージのリードフレーム又はキャリア等に制御端子用パッドと電源端子用パッドとを接続する接続点を設けたことにより、制御端子用パッドと外部の電源端子用パッドとが隣接しないために直接接続することが不可能な場合においても、前記接続点を介して接続することができ、端子数を削減することが可能となる。

請求項８記載の発明によれば、制御端子用パッドと電源セルの入力端子との間に抵抗を挿入するので、各電源間を非導通状態に保つために制御端子に所定の電圧を印加する端子を別途設けずとも、パッケージ組み立て後に制御端子の電位を電源電位にプルダウン又はプルアップして固定することができるので、端子数の削減が可能となる。また、電源セルの入力端子に印加されたサージ等の異常電圧は前記接続手段への制御信号となるので、接続手段が入力端子間を導通状態にするように働いて他の電源セルに電荷を放電し、破壊を防止することが可能となる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態における半導体装置を示す回路図である。図中、１００、１１０は所定の機能を有するアナログ回路であり、ノイズの影響等を回避する為にそれぞれ個別の電源を必要とする。１０３は、アナログ回路１００に対するアナログＩＯ領域であり、外部から入力されたＶＤＤ電圧をアナログ回路１００に供給するＶＤＤ端子１０１と、外部から入力されたＶＳＳ電圧を同アナログ回路１００に供給するＶＳＳ端子１０２とを備える。また同様に、１１３は、アナログ回路１１０に対するアナログＩＯ領域であり、アナログ回路１１０にＶＤＤ電圧を供給するＶＤＤ端子１１１とＶＳＳ電圧を供給するＶＳＳ端子１１２とを備える。ここで、ＩＯ領域１０３、１１３は、それぞれ２つの電源セルを備えている。各電源セルは保護回路等と、入力端子としてのＶＤＤ端子又はＶＳＳ端子と、入力端子に接続されたパッドとを含んでいる。

２５０は電源分離セルであり、ゲートがＶＳＳ端子１０２に接続された電源間保護トランジスタ２０１と２０２とを備える。ここで、電源間保護トランジスタ２０１はアナログ回路１００及び１１０へそれぞれ接続される電源配線ＶＤＤ間に挿入され、電源間保護トランジスタ２０２はアナログ回路１００及び１１０へそれぞれ接続される電源配線ＶＳＳ間に挿入される。２１１、２１２は半導体装置の外部からパッド２３１を介して外部制御端子２３０へ入力される制御信号２２０により制御される電源間接続用スイッチであり、本実施の形態では高電位（以下では“Ｈ”と表記する）の印加によりこれらのスイッチは閉じ、低電位（以下では“Ｌ”と表記する）の印加により開放される。そして、このスイッチ２１１は電源間保護トランジスタ２０１に並列接続され、スイッチ２１２は電源間保護トランジスタ２０２に並列接続されている。また、２４０は外部制御端子２３０と電源配線ＶＳＳとの間に接続されたプルダウン抵抗である。電源間保護トランジスタ２０１、２０２と、スイッチ２１１、２１２とは、接続手段を構成している。

以下に、図１の構成による半導体装置の動作について説明する。

電源間接続用スイッチ２１１、２１２は、ＷＬＢＩ時には、アナログＩＯ領域内の電源パッド（電源セルの有するパッド）に印加される電圧とは別に外部制御端子（制御端子）２３０へ入力される制御信号２２０により、複数の電源間を電気的に接続するように制御される。これにより、特定の電源パッドへの電圧印加に伴い、他の電源パッドにも電圧が印加される。従って、全ての電源パッドをプローブする必要がなくなり、制御信号、入力信号及びモニターする入出力信号を削減することなく、コスト削減の有効な手段であるＷＬＢＩを実現することが可能となる。本実施の形態では、アナログＶＤＤ端子１１１とアナログＶＳＳ端子１１２に対しての電圧印加が不要となり、ＷＬＢＩ時のパッド数が削減される。

また、ＷＬＢＩ時以外においては、電源間接続用スイッチ２１１、２１２はオフになる。サージ等の異常電圧が、例えば、ＶＳＳ端子１０２に印加された場合は、ＶＳＳ端子１０２の電位がＶＳＳ端子１１２の電位よりも高くなり、この電位差が所定値以上であれば、電源間保護トランジスタ２０１、２０２が瞬間的にオンし、電荷をＶＳＳ端子１０２からＶＳＳ端子１１２の方向へ放電するので、サージ等の破壊を防止することができる。尚、図１では、電源間保護トランジスタ２０１及び２０２は、ゲートがＶＳＳ端子側に接続されており、ＶＳＳ端子１０２に対するサージ対策の構成を例として示しているが、この構成は他の入力端子に対しても同様に施されているものである。

また、本実施の形態では、外部制御端子２３０とＶＳＳ電源との間にプルダウン抵抗２４０を挿入している。これにより、外部制御端子２３０に電圧が入力されていないとき、制御信号２２０をＶＳＳ電源の電位にプルダウンして、電源間接続用スイッチ２１１、２１２を開放し、アナログ回路１００及び１１０の電源を分離することができる。したがって、パッケージ組み立て時に、電源間接続スイッチ２１１及び２１２を開放する電圧を供給する外部制御端子固定用の別の電源端子を特別に設けて外部制御端子２３０に接続せずとも、プルダウン抵抗の働きにより電源分離することが可能であり、端子数の増加を抑制することができる。

また、電源間接続スイッチとして、その制御信号が“Ｈ”であるときにオフになり、“Ｌ”であるときにオンになるものを用いる場合は、外部制御端子２３０とＶＤＤ電源との間にプルアップ抵抗（図示せず）を接続することにより上記と同様の効果が得られる。

更に、ＷＬＢＩ後のパッケージ組み立て時には、外部制御端子２３０のパッド（制御端子用パッド）２３１と、電源間接続スイッチ２１１及び２１２を開放する電圧が外部から供給される外部電源端子（図示せず）のパッド（電源端子用パッド）とを隣接させ、外部制御端子２３０のパッド２３１と外部電源端子のパッドとをワイヤリングにより接続する。これにより、外部制御端子２３０は電源間接続スイッチ２１１及び２１２が開放される電源電位に固定される。即ち、アナログ回路１００とアナログ回路１１０とにそれぞれ電圧を供給する電源が分離される。したがって、電源を分離するために外部制御端子２３０を電源電位に固定する外部制御端子固定用の別の電源端子を別途設けることなく、外部電源端子と共用化することにより電源分離が可能であり、パッケージ組み立て時の端子数の増加を抑制することができる。

また、外部制御端子２３０のパッド２３１と外部電源端子のパッドとが隣接しておらず、直接接続することが不可能な場合には、電気的に接続することができるパッドの接続先（接続点）を、パッケージ上のリードフレーム又はキャリア等にあらかじめ設けておき、パッケージ組み立て時に電気的接続を行うことにより、外部制御端子２３０と外部電源端子とを共用化し、パッケージ組み立て時に端子数の増加を抑制することも可能である。

更に、半導体装置内部のレジスタ等の有する複数の信号に応じて、電源間の分離及び接続を制御する制御信号を生成し、電源間接続スイッチ２１１及び２１２に出力することが可能な内部制御回路（図示せず）を搭載し、電源分離セル２５０を制御することも可能である。この場合は、外部制御端子２３０を配置する必要がないので、その分、チップ面積を削減させることが可能である。

また、本実施の形態では、アナログＩＯ領域１０３とアナログＩＯ領域１１３との２つのＩＯ領域に対する電源分離を示しているが、３以上のＩＯ領域を有し、これらの領域間の接続及び分離を行うようにすることも同様に可能である。

更に、本実施の形態では、電源間保護トランジスタと並列に接続した電源間接続スイッチを、内部回路又は外部から入力される制御信号で制御することにより、電源間を、ＷＬＢＩ時には接続し、ＷＬＢＩ後には非導通状態にする場合を示したが、電源間保護トランジスタと並列にヒューズ等の切断可能な配線を接続して、ＷＬＢＩ時には切断前の状態でテストを行い、ＷＬＢＩ後に切断して、パッケージに組み立てるということも可能である。このような半導体装置を製造する際には、電源間保護トランジスタと切断可能な配線とを備える半導体装置を形成し、次に、電源セルのいずれかの入力端子に電圧を印加し、ＷＬＢＩ等により半導体装置を検査した後、前記切断可能な配線を切断する。

以上のように、本実施の形態に示した半導体装置は、複数の電源間を電気的に接続又は分離する制御を可能とする電源分離方式を採用しているので、ＷＬＢＩ時に電圧印加させる電源パッドを削減することができる。

このように、複数の電源間を電気的に接続又は分離する制御を、外部制御端子を介した外部制御又は内部制御回路により可能としたことにより、半導体装置の電源分離に対して状況に応じた適切な形態を選択することができる。

（第２の実施の形態）
図２は、本発明の第２の実施の形態における半導体装置を示す回路図である。尚、ここでは、図１と同じ構成要素については同じ符号を用い、説明を省略する。

本実施の形態では、アナログ回路１００に電源電圧の供給を行うＶＤＤ端子１０１及びＶＳＳ端子１０２と、アナログ回路１２０に電源電圧の供給を行うＶＤＤ端子１２１及びＶＳＳ端子１２２とは、同一のアナログＩＯ領域１２３内に配置されている。アナログＩＯ領域１２３は、電源間保護トランジスタ１２４及び１２５を接続手段として備えている。

本実施の形態では、第１の実施の形態に示した電源分離セル２５０を配置しない。電源間保護トランジスタ１２４は、そのソース及びドレインのうち一方がＶＤＤ端子１０１に、他方がＶＤＤ端子１２１に接続され、ゲートに入力される制御信号２２０により、電源間の分離及び接続を制御する電源間保護トランジスタである。また、電源間保護トランジスタ１２５は、そのソース及びドレインのうち一方がＶＳＳ端子１０２に、他方がＶＳＳ端子１２２に接続され、ゲートに入力される制御信号２２０により、電源の分離及び接続を制御する電源間保護トランジスタである。ＩＯ領域１２３は４つの電源セルを備えている。そのうちアナログ回路１００に電圧出力する２つは、ＩＯ領域１０３に含まれる電源セルと同様である。また、アナログ回路１２０に電圧出力する残りの２つのうち、１つは電源間保護トランジスタ１２４を更に備え、他の１つは電源間保護トランジスタ１２５を更に備えている。

以下に、図２の構成による半導体装置の動作について説明する。

電源間保護トランジスタ１２４及び１２５は、パッド２３１を介して外部から外部制御端子２３０へ入力される制御信号２２０により、通常使用時においては複数の電源間を分離し、また、ＷＬＢＩ等のテスト時には複数の電源間を電気的に接続するように制御される。これにより、図１の半導体装置と同様の効果を得ることができる。

また、電源セルのいずれか、例えば、本実施の形態ではＶＳＳ端子１０２にサージ等の異常電圧が印加されたときには、プルダウン抵抗２４０を介して電源間保護トランジスタ１２４及び１２５のゲートに電圧が印加されるので、両トランジスタはオンになり、第１の実施の形態において説明したのと同様に、電荷が放電されて破壊を防止することができる。尚、図示していないが、他の入力端子に対しても同様に電源間保護の構成を採っていることは、第１の実施の形態と同様である。

更に、本実施の形態においても、第１の実施の形態と同様に、パッケージ組み立て時には、外部制御端子２３０と外部電源端子とを電気的に接続することにより両端子を共用化し、端子数増加を抑制することができる。

または、外部制御端子２３０と外部電源端子とが隣接せず、直接接続させることが不可能な場合には、パッケージ基板上に接続先を設けて中継することにより両端子の共用化を図る手段を備えることも可能である。

更に、半導体装置内部のレジスタ等の有する複数の信号に応じて、電源間の分離及び接続を制御する制御信号２２０を生成し、出力することが可能な内部制御回路（図示せず）を搭載し、その制御信号２２０を電源間保護トランジスタ１２４及び１２５の制御信号として用いることも可能である。この場合は、この場合は、第１の実施の形態の場合と同様に、前記外部制御端子２３０を配置する必要がなく、その分、チップ面積を削減させることが可能である。

また、本実施の形態では、アナログ回路１００及びアナログ回路１２０への供給電源に対する電源分離を示しているが、それ以上の数の供給電源に対する電源の接続又は分離も同様に可能である。

以上のように、本実施の形態に示した半導体装置の電源分離方式は、複数の電源間を電気的に接続又は分離する制御を可能とするので、ＷＬＢＩ時に電圧印加させる電源パッドを削減することができ、更に、ＷＬＢＩ後、すなわち、電源分離状態においては、電源間保護トランジスタとして、各電源間を保護する機能を有し、サージ破壊等による品質の低下を防ぐことができる。

本発明にかかる半導体装置の電源分離方式は、複数の電源間を電気的制御により接続又は分離が可能であるという効果を有し、ＷＬＢＩ等において、電圧印加させる電源パッドを削減する複数のアナログ回路及びアナログ電源を備えた半導体装置等として有用である。

また、製品のプリント回路基板等で、製品によって共通電源仕様や、低電圧仕様、あるいはノイズ回避の為各電源を個別に供給する場合にも、プリント基板を共通にできる電源分離の用途として利用可能である。

本発明の第１の実施の形態における半導体装置の回路図である。本発明の第２の実施の形態における半導体装置の回路図である。従来の半導体装置の電源分離方式の回路図である。

符号の説明

１００、１１０、１２０アナログ回路
１０１、１１１、１２１アナログＶＤＤ端子（入力端子）
１０２、１１２、１２２アナログＶＳＳ端子（入力端子）
１０３、１１３、１２３アナログＩＯ領域
１２４、１２５、２０１、２０２電源間保護トランジスタ（接続手段）
２００、２５０電源分離セル
２１１、２１２電源間接続用スイッチ（接続手段）
２２０制御信号
２３０外部制御端子（制御端子）
２４０プルダウン抵抗

Claims

それぞれが所定の機能を有する複数の回路と、
外部から電圧が印加され、前記回路のうち、対応する回路に所定の電源電圧を出力する複数の電源セルと、
前記複数の電源セルのうち、一の電源セルの入力端子の電圧と他の電源セルの入力端子の電圧との差が所定範囲の値の時には、これらの電源セルの入力端子間を非導通状態にし、前記差が所定範囲の値を超える時には、前記複数の電源セルの入力端子間を導通状態にし、且つ、入力された制御信号に応じて前記複数の電源セルの入力端子間を導通状態にするか否かが制御される接続手段とを備える
ことを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記電源セルは前記接続手段を有している
ことを特徴とする半導体装置。
請求項１又は２記載の半導体装置において、
前記接続手段は、前記制御信号により導通するか否かが制御される電源間接続スイッチと、ゲートがソース又はドレインに接続され、前記電源間接続スイッチと並列に接続された電源間保護トランジスタとを備えている
ことを特徴とする半導体装置。
請求項１又は２記載の半導体装置において、
前記接続手段は、電源間保護トランジスタを有し、
前記電源間保護トランジスタは、そのゲートに、前記電源セルのいずれかに印加される電圧及び前記制御信号に応じた電圧が与えられ、そのソース−ドレイン間を導通させるか否かが制御されるものである。
ことを特徴とする半導体装置。
請求項１〜４のいずれかに記載の半導体装置において、
制御端子を更に備え、
前記制御信号は、当該半導体装置の外部から前記制御端子に入力されている
ことを特徴とする半導体装置。
請求項５記載の半導体装置において、
前記制御信号を受ける制御端子用パッドと、
前記制御端子用パッドと電気的に接続され、外部電源と接続される電源端子用パッドとを備えた
ことを特徴とする半導体装置。
請求項６記載の半導体装置において、
前記半導体装置はパッケージを更に有し、
前記パッケージは、前記制御端子用パッドと前記電源端子用パッドとの接続点を備えた
ことを特徴とする半導体装置。
請求項５記載の半導体装置において、
前記制御端子と前記電源セルの出力のいずれかとの間に接続される抵抗を更に備えた
ことを特徴とする半導体装置。
請求項１〜４のいずれかに記載の半導体装置において、
当該半導体装置内の複数の信号に応じて前記制御信号を生成して出力する内部制御回路を更に備える
ことを特徴とする半導体装置。
それぞれが所定の機能を有する複数の回路と、
外部から電圧が印加され、前記回路のうち、対応する回路に所定の電源電圧を出力する複数の電源セルと、
前記複数の電源セルのうち、一の電源セルの入力端子の電圧と他の電源セルの入力端子の電圧との差が所定範囲の値の時には、これらの電源セルの入力端子間を非導通状態にし、前記差が所定範囲の値を超える時には、前記複数の電源セルの入力端子間を導通状態にする、ゲートがソース又はドレインに接続された電源間保護トランジスタと、
前記電源間保護トランジスタと並列に接続された切断可能な配線とを備える
ことを特徴とする半導体装置。
それぞれが所定の機能を有する複数の回路と、
外部から電圧が印加され、前記回路のうち、対応する回路に所定の電源電圧を出力する複数の電源セルと、
前記複数の電源セルのうち、一の電源セルの入力端子の電圧と他の電源セルの入力端子の電圧との差が所定範囲の値の時には、これらの電源セルの入力端子間を非導通状態にし、前記差が所定範囲の値を超える時には、前記複数の電源セルの入力端子間を導通状態にする、ゲートがソース又はドレインに接続された電源間保護トランジスタと、
前記電源間保護トランジスタと並列に接続された切断可能な配線とを備える半導体装置を形成する工程と、
前記電源セルのいずれかに電圧を印加し、前記半導体装置を検査する工程と、
前記切断可能な配線を切断する工程とを備える
ことを特徴とする半導体装置の製造方法。