KR20070013295A - 패키징된 다이를 테스트하기 위한 시스템 및 방법 - Google Patents

패키징된 다이를 테스트하기 위한 시스템 및 방법 Download PDF

Info

Publication number
KR20070013295A
KR20070013295A KR1020067023528A KR20067023528A KR20070013295A KR 20070013295 A KR20070013295 A KR 20070013295A KR 1020067023528 A KR1020067023528 A KR 1020067023528A KR 20067023528 A KR20067023528 A KR 20067023528A KR 20070013295 A KR20070013295 A KR 20070013295A
Authority
KR
South Korea
Prior art keywords
die
signal
input
bonding pad
test
Prior art date
Application number
KR1020067023528A
Other languages
English (en)
Other versions
KR100845751B1 (ko
Inventor
타우제프 카지
제프 제마
바이시나브 스리니바스
비베크 모한
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20070013295A publication Critical patent/KR20070013295A/ko
Application granted granted Critical
Publication of KR100845751B1 publication Critical patent/KR100845751B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G01R31/3008—Quiescent current [IDDQ] test or leakage current test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
    • G01P15/18—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration in two or more dimensions
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

메인 다이와 적층된 다이는 동일한 컴포넌트 패키지내에 포함된다. 송신 게이트 (370) 는 메인 다이에 구현되며, 메인 다이와 적층된 다이 사이의 접합부 (318) 에서의 누설 전류를 수신하도록 인에이블링될 수 있으며, 또한, 패키지로 외부 액세스가능한 본딩 패드 (344) 로 누설 전류를 전도하도록 인에이블링할 수 있다. 따라서, 메인 다이와 적층된 다이 사이의 전도율은, 다이가 패키징된 이후에 테스트될 수 있다. 송신 게이트는 고속 테스트 및 보통의 동작 동안에 디스에이블링된다. 패키지는, 패키지 레벨로 테스트 신호를 입출력하기 위해 고속 테스트 동안 인에이블링되는 멀티플렉서 (364) 를 더 포함할 수 있다. 테스트 신호가 메인 다이로 입력되는 중인지 그 메인 다이로부터 출력되는 중인지 여부를 표시하기 위해 방향 신호가 사용된다.
메인 다이, 적층된 다이, 멀티플렉서, 누설 전류, 방향 신호

Description

패키징된 다이를 테스트하기 위한 시스템 및 방법{SYSTEMS AND METHODS FOR TESTING PACKAGED DIES}
배경
마이크로프로세싱 디바이스는, 종종 데이터와 프로그램 명령을 저장하기 위해 외부 메모리에 액세스할 필요가 있다. 일부 디바이스에서, 메모리 디바이스는 패키지 외부에 있으며 외부 인터페이스를 통해 마이크로프로세서와 통신한다. 메모리 요구사항이 계속해서 증가하고 있기 때문에, 속도와 대역폭 요구사항을 충족하기 위해서는 부가적인 메모리 디바이스가 종종 요구된다. 외부 메모리 디바이스와의 인터페이싱을 위해서는, 패키지 상에 더 많은 핀을 필요로 할 뿐만 아니라 마이크로프로세서와 메모리 디바이스가 사용되고 있는 장비 내에 부가적인 공간을 필요로 한다. 따라서, 부가적인 메모리 디바이스는 비용면에서 비교적 상당한 증가를 초래할 수도 있다. 보다 비용 효율이 높은 대안은, 마이크로프로세서와 함께 패키지 내부에 부가적인 메모리 디바이스를 적층시키는 것이다.
마이크로프로세서와 메모리 디바이스는, 통상 실리콘 웨이퍼 상에 구성되며 다이로 지칭된다. 수개의 다이가 단일의 패키지 내에 적층되어 집적 회로로써 판매될 수도 있다. 패키지 외부에 핀을 위치시켜, 패키지 내의 디바이스로 하여금 다른 디바이스와 전기적으로 커플링되게 한다. 패키지 내의 다이를 테스트하기 위한 외부 인터페이스용으로 다소의 핀을 할당할 수도 있지만, 통상은, 가 능한 많은 핀을 제어, 데이터, 전력 및 그라운드 신호와 같이 다른 유형의 신호에 할당하는 것이 바람직하다.
집적 회로 기술이 규모를 축소시키고 있기 때문에, 전자 컴포넌트에서의 게이트 절연체의 파손을 방지하도록 공급 전압을 감소시켜야 한다. 전압 감소는 집적 회로에서의 동적 전력 소비를 감소시키는 부가 이점을 갖는다. 그러나, 전압 축소 (voltage downscaling) 는 또한 로직 게이트의 전파 지연에 있어서 선형적 증가를 초래한다. 따라서, 회로 속도를 유지하기 위해서 트랜지스터의 임계 전압을 낮춰야 한다. 이런 임계 전압의 감소는 누설 전류의 상당한 증가를 초래하며, 이는 회로의 정적 전력 소비를 증가시킨다.
적층체 (stack) 내의 다이 각각은 통상 패키징 이전에 종합적으로 테스트된다. 그러나, 어셈블리 동안에 다이가 잠재적으로 손상될 수 있어, 일단 다이가 함께 패키징되면 부가적인 테스트가 수행되어야 한다. 대부분의 실패는, 하나 이상의 핀에서 부가적인 누설 전류를 야기할 수 있는, 물리적 응력 및/또는 정전기 방전으로 인한 것이다. 누설 전류는, 디바이스에 전력 공급하는 배터리의 전원을 필요 이상으로 급속히 소모시킬 수 있다. 따라서, 그 디바이스를 허용가능한 파라미터 내에서 수행하게 하기 위해 예상된 동작 조건 하에서 패키지 레벨로, 패키징된 디바이스를 테스트하는 것이 바람직하다.
집적 회로 디바이스의 대부분의 공급자는 메모리 다이를 적층하여 외부 메모리 디바이스를 완전히 제거한다. 이러한 구성은 사용되지 않는 외부 인터페이스 핀을 방치한다. 따라서, 사용되지 않은 핀을 적층된 메모리 인터페이스와 결합 (tie) 하여, 종합적인 테스트를 위해 패키지 레벨에서 적층된 디바이스로의 완전한 액세스를 허용할 수 있다.
그러나, 일부 구성에서는, 외부 메모리 시스템이 적층된 메모리 다이와 함께 보충될 수 있다. 결과적으로, 적층된 다이의 메모리 신호를 액세스하기 위해 패키지에는 이용가능한 여분의 핀이 없다. 전용 핀이 없기 때문에, 메인 다이를 통한 신호와 함께 적층된 다이의 신호 간에는 패키지의 일부 핀을 공유한다.
도 1 은, 메인 다이 (102) 와 적층된 다이 (104) 의 테스트를 허용하는 전자 컴포넌트 패키지 (100) 의 공지된 일 구성을 나타낸 것이다. 특수 테스트 패드 (106) 는, 적층된 다이 (104) 에 부가되며, 메인 다이 (102) 의 다른 기능적 패드 (110) 와 함께 패키지 (100) 의 외부 핀 (108) 에 본딩된다. 적층된 다이의 테스트 패드 (106) 는 보통의 기능적 모드 동안에 디스에이블링되고, 메인 다이 (102) 의 기능적 패드 (110) 는 테스트 모드에서 디스에이블링된다. 이런 패키지 (100) 의 구성의 단점 중 하나는 적층된 다이 (104) 에 가외의 테스트 패드 (106) 의 부가이며, 이는 추가 비용을 부가한다.
도 2 는, 특수 테스트 패드 (106) 를 필요로 하지 않으면서, 메인 다이 (202) 와 적층된 다이 (204) 의 테스트를 허용하는 또 다른 전자 컴포넌트 패키지 (200) 를 나타낸 것이다. 대신에, 아날로그 멀티플렉서 (206) 를 커플링하여, 메인 다이 (202) 의 기능적 패드 (210, 212) 로 출력된 신호를, 적층된 다이 (204) 의 다이-투-다이 기능적 패드 (208) 로부터의 신호와 결합시킨다. 멀티플렉싱된 신호 (210, 212) 는 패키지 (200) 의 각각의 핀 (214, 216) 에 커플링된다. 패키지 (200) 는 적층된 다이 (204) 가 테스트되게 하지만, 고속 동작을 지원하기 위하여 아날로그 멀티플렉서 (206) 가 매우 커야한다. 이것은, 다이 (202, 204) 가 테스트될 수 있는 속도에 상당한 영향을 줄뿐만 아니라, 테스트 다이-투-다이 패드 (208) 에 거대한 부하를 부가한다. 부하는 보통의 모드 동안에 동작 속도에 영향을 끼친다. 요약하면, 패키지 (200) 는, 기능성뿐만 아니라 핀 누설에 대해 적층된 다이 (204) 의 완전한 테스트를 허용하지만, 테스트 속도뿐만 아니라 보통의 동작 동안의 속도는 큰 아날로그 멀티플렉서 (206) 에 의해 엄격히 제한될 것이다.
따라서, 공지된 솔루션과 관련된 단점을 경감시키면서 종합적으로 테스트될 수 있는 적층된 다이를 갖는 전자 컴포넌트 패키지를 제공하는 것이 바람직하다.
개요
일부 실시형태에서, 전자 컴포넌트 패키지는, 제 1 본딩 패드 (344), 제 1 다이 (302), 및 그 제 1 다이와 함께 적층된 제 2 다이 (304) 를 포함한다. 그 제 1 다이에 구성되는 송신 게이트 (370) 는 제어 신호 입력 (Test_3) 을 포함한다. 제 2 다이는 전기 전도성 접속부 (318) 를 통해 제 1 다이에 커플링된다. 송신 게이트는, 제 1 다이와 제 2 다이 사이의 접속부와 제 1 본딩 패드와의 사이에 커플링된다. 송신 게이트는, 제 1 다이와 제 2 다이 사이의 접속부에서의 누설 전류를 전도 (conduct) 하기 위해 제어 신호 입력에 기초하여 인에이블링 또는 디스에이블링된다. 누설 전류는 제 1 본딩 패드를 통해 모니터링될 수 있다.
다른 실시형태에서, 패키징된 전자 컴포넌트를 테스트하는 방법은 송신 게이트 (370) 를 인에이블링하는 단계를 포함한다. 송신 게이트는, 제 1 다이에 구현되며, 제 1 다이와 제 2 다이 사이의 접속부 (318) 에서의 누설 전류를 수신하도록 구성된다. 송신 게이트는, 또한, 제 1 다이와 제 2 다이를 포함한 패키지로 외부 액세스가능한 본딩 패드로 누설 전류를 전도하도록 구성된다. 제 1 다이에 구성된 출력 버퍼 (310) 는, 송신 게이트가 인에이블링되는 경우에 제 1 다이와 제 2 다이 사이의 접속부로 신호를 제공하기 위해 커플링된다. 송신 게이트는, 제 1 다이와 제 2 다이 사이의 접속부와 출력 버퍼와의 사이에서 출력 버퍼와 병렬로 커플링된다. 출력 버퍼의 디스에이블링은, 메인 다이로부터의 신호가 누설 전류 테스트를 간섭하지 못하게 한다.
다른 실시형태에서, 전자 다이는, 제 1 본딩 패드 (314), 제 2 본딩 패드 (332), 및 제 1 본딩 패드와 제 2 본딩 패드 사이에 병렬로 커플링되는 송신 게이트 (370) 를 포함한다. 출력 버퍼 (310) 는, 제 1 본딩 패드와 직렬로 커플링되고 메인 다이의 다른 컴포넌트로부터의 입력을 수신하도록 구성된다. 송신 게이트가 제 1 본딩 패드로부터 제 2 본딩 패드로 누설 전류를 전도하기 위해 인에이블링되는 경우에, 출력 버퍼는 디스에이블링된다.
또 다른 실시형태에서, 전자 장치는, 제 1 다이, 및 그 제 1 다이와 함께 적층되는 제 2 다이를 포함한다. 제 1 다이와 제 2 다이는 동일한 컴포넌트 패키지내에 포함된다. 그 장치는, 제 1 다이에 구현되는 송신 게이트 (370) 를 인에이블링 및 디스에이블링하는 수단을 포함한다. 송신 게이트는, 제 1 다이와 제 2 다이 사이의 접속부 (318) 에서의 누설 전류를 수신하도록 인에이블링되고, 또한, 패키지로 외부 액세스가능한 본딩 패드 (344) 로 누설 전류를 전도하도록 인에이블링될 수 있다. 그 장치는, 멀티플렉서 (364) 를 인에이블링 및 디스에이블링하는 수단을 더 포함한다. 고속 테스트 동안에는, 송신 게이트가 디스에이블링되고 멀티플렉서는 인에이블링되며, 그 멀티플렉서는, 제 2 다이로부터 제 1 다이로 전달된 신호를 본딩 패드에 제공하도록 구성된다.
이들 및 다른 실시형태는, 관련 당업자에 의한 본 개시물의 지식에 따라 이해될 것이다.
도면의 간단한 설명
이 명세서의 일부에 통합되어 그 일부를 형성하는 첨부된 도면은, 본 발명의 실시형태를 설명하며, 본 설명 부분과 함께 본 발명의 원리를 설명하도록 사용된다.
도 1 은, 메인 다이와 적층된 다이의 테스트를 허용하는 공지된 패키지 구성의 일 실시형태를 나타내는 도면이다.
도 2 는, 메인 다이와 적층된 다이의 테스트를 허용하는 공지된 패키지 구성의 또 다른 실시형태를 나타내는 도면이다.
도 3 은, 보통의 동작, 누설 전류 테스트, 및 고속 테스트를 위해 구성된 전자 컴포넌트 패키지의 일 실시형태를 나타내는 도면이다.
도 4 는, 도 3 에 나타낸 패키지내의 컴포넌트 일부를 보다 상세히 나타내는 도면이다.
도 5 는, 보통의 동작 동안에 사용되는 도 3 의 메인 다이의 신호 경로를 나타내는 도면이다.
도 6 은, 고속 테스트 모드 동안에 사용되는 도 3 의 메인 다이의 신호 경로를 나타내는 도면이다.
도 7 은, 누설 테스트 모드 동안에 사용되는 도 3 의 메인 다이의 신호 경로를 나타내는 도면이다.
도 8 은, 접합 테스트 액션 그룹 (JTAG (Joint Test Action Group)) 테스트 액세스 포트 (TAP (Test Access Port)) 제어기와 함께 구성된 전자 컴포넌트 패키지의 일 실시형태를 나타내는 도면이다.
도 9 는, 보통의 동작, 누설 전류 테스트, 및 고속 테스트를 위해 구성된 전자 컴포넌트 패키지의 또 다른 실시형태를 나타내는 도면이다.
상세한 설명
다음으로, 도 3 을 참조하면, 메인 다이 (302) 와 적층된 다이 (304) 가 기능적으로 테스트되게 할 뿐만 아니라 전류 누설에 대해 고려하는, 전자 컴포넌트 패키지 (300) 의 일 실시형태가 도시되어 있다. 일부 실시형태에서, 패키지 (300) 는, 보통의 동작 모드, 메인 다이 (302) 와 적층된 다이 (304) 의 고속 테스트, 및 메인 다이 (302) 와 적층된 다이 (304) 사이의 접속부의 누설 전류 테스트를 지원한다. 패키지 (300) 내의 컴포넌트의 고유 구성은, 고 주파수에서도, 고속 테스트와 보통의 동작 모드 동안에 신호 강도와 동작 속도가 유지되게 한다. 패키지 (300) 내의 컴포넌트의 구성은, 또한, 적층된 다이 (304) 에, 도 1 의 테스 트 패드 (106) 와 같은 부가적인 테스트 패드의 필요성을 경감시킬 수도 있으며, 이는, 적층된 다이 (304) 를 제작하는데 드는 비용을 비교적 낮출 수 있다.
일부 실시형태에서, 메인 다이 (302) 에는, 각각의 본딩 패드 (314, 316) 와 접속부 (318, 320) 를 통해 적층된 다이 (304) 와 양방향 통신하기 위해, 대응 출력 버퍼 (310, 312) 와 쌍을 이루는 입력 버퍼 (306, 308) 가 구성된다. 출력 버퍼 (310, 312) 는, 또한, 제어 입력을 수신하도록 구성되며, 그 제어 입력은, 누설 테스트 동안에 출력 버퍼 (310, 312) 를 3-상태 (즉, 비-전도 상태에 배치) 에 있도록 사용될 수 있다.
적층된 다이 (304) 는 유선 접속부 (318, 320) 뿐만 아니라, 입/출력 버퍼 쌍 (326, 328) 의 각각의 쌍에도 커플링되는 본딩 패드 (322, 324) 를 포함한다. 여기에 더 설명되는 바와 같이, 메인 다이 (302) 의 본딩 패드 (314, 316) 와 적층된 다이 (304) 의 본딩 패드(322, 324) 와의 사이의 접속성 문제는 누설 테스트 동안에 발견될 수 있다.
메인 다이 (302) 는, 유선 접속부 (336, 338, 340) 를 통해 패키지 (300) 의 대응 본딩 패드 (342, 344, 346) 에 커플링되는 다수의 본딩 패드 (330, 332, 334) 를 더 포함한다. 패키지 본딩 패드 (342, 344, 346) 는, 통상, 패키지 (300) 로 외부 액세스가능한 핀 (미도시) 에 접속된다. 입력 버퍼 (348, 350, 352) 는, 대응 본딩 패드 (330, 332, 334) 를 통해 신호를 수신하도록 커플링된다. 출력 버퍼 (354, 356) 는, 대응 본딩 패드 (330, 332) 로 신호를 송신하기 위해 커플링된다.
본딩 패드 (346) 에 방향 신호 (direction signal) 를 인가하여, 패키지 본딩 패드 (342, 344) 에 신호가 입력되는 중인지 출력되는 중인지 여부를 표시할 수 있다. 방향 신호는, 패키지 본딩 패드 (342, 344) 에 테스트 신호가 입력되는 경우에 출력 버퍼 (310, 312, 354, 356) 를 전도로부터 방지하도록, 출력 버퍼 (310, 312, 354, 356) 의 제어 입력에 인가되는 고-임피던스 신호일 수 있다.
메인 다이 (302) 는 대응 출력 버퍼 (310, 312, 354, 356) 에 입력을 제공하도록 커플링된 멀티플렉서 (358, 360, 362, 364) 를 더 포함할 수 있다. 멀티플렉서 (358, 360) 는, (a) 보통의 동작 모드 동안, 디바이스 제어기 (366) 와 같은 메인 다이 (302) 의 다른 컴포넌트로부터의 입력 신호; 및 (b) 고속 테스트 동안에 사용되는 대응 입력 버퍼 (350, 348) 로부터의 입력 신호를 포함한, 입력 신호를 수신하도록 각각 커플링된다. 디바이스 제어기 (366) 는 임의의 적절한 제어 디바이스일 수 있다. 예를 들면, 디바이스 제어기 (366) 는, 메인 다이 (302) 가 메모리 디바이스를 통합시키는 경우 메모리 제어기일 수 있다. 멀티플렉서 (362, 364) 는, (a) 보통의 동작 모드 동안에, 다용도의 입/출력 제어기 (368) 또는 다른 적절한 디바이스와 같이, 메인 다이 (302) 의 다른 컴포넌트로부터의 입력 신호; 및 (b) 고속 테스트 동안에 대응 입력 버퍼 (308, 306) 로부터의 입력 신호를 포함한, 입력 신호를 수신하도록 커플링된다. 이하에 더 설명되는 바와 같이, 테스트 신호 입력은, 또한, 다양한 테스트 모드 동안에 멀티플렉서 (358, 360, 362, 364) 의 동작을 제어하도록 커플링될 수 있다.
도 3 및 도 4 를 참조하면, 도 4 는, 패키지 (300) 내에 포함될 수 있는 컴 포넌트의 서브그룹 (374) 의 일 실시형태에 대해 보다 상세히 설명한 것이다. 여기에 더 설명되는 바와 같이, 출력 버퍼 (310, 312, 354, 356) 는 통상 누설 전류 신호와 간섭하는 것을 피하기 위해 누설 테스트 동안 3-상태된다. 도 4 는, 또한, 고속 테스트 또는 보통의 동작을 위해 멀티플렉서 (360, 358, 362, 364) 에 상이한 입력을 제공하도록 커플링될 수 있는 제어 입력 (TEST_2) 을 나타낸 것이다. 제어 신호는 패키지 (300) 내 및/또는 외부에서 액세스될 수 있다.
멀티플렉서 (400) 는 출력 버퍼 (312) 를 인에이블링하거나 디스에이블링하도록 커플링될 수 있다. 멀티플렉서 (400) 는 디바이스 제어기 (366) 로부터의 입력 및 TEST_1 신호를 수신하도록 커플링될 수 있다. TEST_2 신호는, 멀티플렉서 (400) 로의 입력들 사이에서 선택하도록 사용될 수 있을 뿐만 아니라, 멀티플렉서 (360) 를 인에이블링하거나 디스에이블링하도록 사용될 수 있다. 다른 멀티플렉서 (미도시) 는, 유사하게, 각각의 멀티플렉서 (358, 362, 364) 를 인에이블링/디스에이블링하도록 커플링되며 또한, 각각의 출력 버퍼 (310, 354, 356) 로의 입력 신호들 사이에서 선택하도록 커플링된다.
메인 다이 (302) 는 본딩 패드 (314) 로의 접속부와 본딩 패드 (332) 로의 접속부 사이에 커플링된 송신 게이트 (370) 를 더 포함할 수 있다. 또 다른 송신 게이트 (372) 는, 또한, 본딩 패드 (316) 로의 접속부와 본딩 패드 (330) 로의 접속부 사이에 커플링될 수 있다. 본딩 패드 (314, 322) 및/또는 본딩 패드 (316, 324) 사이의 임의의 누설 전류가 패키지 본딩 패드 (344, 342) 에서 각각 검출되게 하기 위해, 송신 게이트 (370, 372) 는 누설 테스트 동안에 인에이블링된 다.
설명을 목적으로, 메인 다이 (302) 와 적층된 다이 (304) 는 제한된 개수의 다이-투-다이 접속부, 송신 게이트, 버퍼, 멀티플렉서 및 패키지 본드 패드를 가지고 있는 것으로 나타내고 있으며, 다른 실시형태에서는, 부가적인 컴포넌트가 포함될 수 있다.
도 4 에 나타낸 실시형태에서, 송신 게이트 (370) 는, p-채널 회로 (404) 에 커플링된 n-채널 회로 (402), 및 p-채널 회로 (404) 와 n-채널 회로 (402) 의 게이트들 사이에 커플링된 인버터 (406) 를 포함한다. n-채널 회로 (402) 의 게이트에 높은 레벨을 인가하고 p-채널 회로 (404) 의 게이트에는 낮은 레벨을 인가하는 경우 송신 게이트 (370) 는 전도한다. 디지털 인버터 (406) 는, HIGH 입력을 LOW 입력으로 인버팅하고, 그 역도 또한 같다. 따라서, 인버터 (406) 로의 제어 신호 입력 (TEST_3 으로 나타냄) 이 HIGH 인 경우, 송신 게이트 (370) 는, p-채널 회로 (404) 에 대한 공급 전압 (Vdd) 과 그라운드 사이의 레벨로, 접속부 (408) 의 신호에 대한 아날로그 스위치로서 기능한다. 송신 게이트 (372) 는 송신 게이트 (370) 와 유사한 기능을 하며, 다양한 적절한 송신 게이트 중 임의의 게이트가 송신 게이트 (370, 372) 로서 이용될 수 있다. 제어 신호 입력은, 패키지 (300) 내 및/또는 패키지 (300) 외부에서 액세스되도록 구성될 수 있다.
송신 게이트 (370, 372) 는, 각각, 패드 (314, 322 및 316, 324) 에서의 누설 전류가 측정되게 한다. 송신 게이트 (370, 372) 는, 매우 많은 양의 누설 전류를 전도하도록 구성될 수 있지만, 이론상으로, 누설 전류는 수 마이크로-암페 어의 범위 내에 있다. 따라서, n-채널 회로 (402) 및 p-채널 회로 (404) 는, 보통의 동작 동안에 부하 또는 속도에 최소한의 영향을 끼칠 수 있는, 비교적 작은 트랜지스터 컴포넌트를 포함할 수 있다.
다시, 도 3 을 참조하면, 메인 다이 (302) 와 적층된 다이 (304) 각각을, (예를 들면, 웨이퍼 레벨에서) 개별적으로 테스트하여, 그 다이 (302, 304) 에 제작된 회로의 기능성을 적절히 확보할 수도 있다. 다이 (302, 304) 를 적층하고, 상호 접속시켜, 패키지 (300) 내에 인캡슐한 후, 패키지 (300) 의 어셈블리 동안에 메인 다이 (302) 와 적층된 다이 (304) 를 손상시키지 않고 접속부 (318, 320) 가 기능적임을 확보하도록 부가적인 테스트를 수행할 수도 있다.
도 3 및 도 4 를 참조하면, TEST_1, TEST_2, 및 TEST_3 신호와의 접속부를 패키지 (300) 의 핀으로 가져갈 수 있으며, 이로써 테스트 모드의 제어를 인에이블링할 수 있다. 패키지 (300) 내의 메인 다이 (302) 와 적층된 다이 (304) 의 구성은, 보통의 동작 뿐만 아니라, 디지털 멀티플렉서 (358, 360, 362, 364) 를 이용한 고 주파수, 고속 테스트, 및 송신 게이트 (370, 372) 를 이용한 누설 전류 테스트를 지원한다.
도시된 실시형태에서, TEST_1, TEST_2, 및 TEST_3 신호는, 각각의 송신 게이트 (370, 372); 버퍼 (306, 308), 및 멀티플렉서 (358, 360, 362, 364) 의 상태를 제어하기 위해 구성될 수 있다. 또 다른 방법으로, 다수의 TEST_1, TEST_2, 및 TEST_3 신호가, 다른 것들과 무관하게 각각의 컴포넌트 중 하나 이상을 제어하도록 구현될 수 있다. 이러한 구성은, 예를 들면, 접속부 (318) 가 접속부 (320) 와 무관하게 테스트되게 할 것이다. 일부 실시형태에서, 테이블 1 에 나타낸 설정이, 메인 다이 (302) 에 대한 테스트 모드와 보통의 동작을 구성하기 위해 사용될 수 있다. 테이블 1 에서, HIGH 는 신호가 어써트 (assert) 됨을 표시하고, LOW 는, 신호가 대응 신호를 통해 어써트되지 않음을 표시한다.
테이블 1
Figure 112006082195410-PCT00001
도 3, 도 4, 및 도 5 를 참조하면, 도 5 는, 보통의 동작 동안에 사용된 메인 다이 (302) 의 신호 경로를 나타낸 것이다. TEST_1 제어 신호의 값은 HIGH 또는 LOW 일 수 있으며, TEST_2 제어 신호는 LOW 로 설정되어, 멀티플렉서 (358, 360) 를 디스에이블링하고, 또한, 메인 다이 (302) 에 의한 데이터의 송수신 여부에 따라 출력 버퍼 (310, 312) 의 동작을 인에이블링 또는 디스에이블링한다. TEST_3 제어 신호는 또한, 보통의 동작 동안에 LOW 로 설정되어, 송신 게이트 (370, 372) 를 디스에이블링한다.
도 3 및 도 6 을 참조하면, 도 6 은, 고속-테스트 모드 동안에 사용되는 메인 다이 (302) 의 신호 경로를 나타낸 것으로, 이는, 메인 다이 (302) 로 입력되고 또한 메인 다이 (302) 로부터 출력되는 테스트 신호를 포함한다. 도시된 패키지 (300) 의 실시형태에서, 고속 테스트 동안에, 패키지 본딩 패드 (342, 344) 에서 신호를 입출력할 수 있다.
고속 기록 테스트 동안에, 메인 다이 (302) 로부터 적층된 다이 (304) 로 테스트 신호가 출력되는 경우, 테스트 입력 신호가 패드 (344, 342) 에 인가될 수 있다. 멀티플렉서 (358, 360, 362, 364) 를 인에이블링하기 위해, TEST_1 제어 신호는 HIGH 이다. 멀티플렉서 (400, 600, 602, 604) 및 출력 버퍼 (310, 312) 를 인에이블링하고, 또한 출력 버퍼 (354, 356) 의 동작을 디스에이블링하기 위해, TEST_2 제어 신호는 HIGH 로 설정된다. 송신 게이트 (370, 372) 를 디스에이블링하기 위해, TEST_3 제어 신호는 LOW 로 설정된다.
고속 판독 테스트 동안에, 적층된 다이 (304) 로부터 메인 다이 (302) 로 테스트 신호가 입력되는 경우, 테스트 출력 신호는 패드 (344, 342) 에서 모니터링될 수 있다. 멀티플렉서 (358, 360, 362, 364) 를 디스에이블링하기 위해, TEST_1 제어 신호는 LOW 이다. 멀티플렉서 (400, 600, 602, 604) 및 출력 버퍼 (310, 312) 를 디스에이블링하고, 또한, 출력 버퍼 (354, 356) 의 동작을 인에이블링하기 위해, TEST_2 제어 신호는 LOW 로 설정된다. 송신 게이트 (370, 372) 를 디스에이블링하기 위해, TEST_3 제어 신호는 LOW 로 설정된다.
특히, 그 구성은, 고속 테스트 모드 동안에, 송신 게이트 (370, 372) 에 대한 로직과 관련된 임의의 오버헤드 없이, 보통의 속도로 메인 다이 (302) 와 적층된 다이 (304) 를 동작시킨다.
도 3, 도 6, 및 도 7 을 참조하면, 도 7 은, 누설 테스트 동안에 사용되는 메인 다이 (302) 의 신호 경로를 도시한 것이다. 멀티플렉서 (400, 600, 602, 604) 및 송신 게이트 (370, 372) 를 인에이블링하고, 또한, 출력 버퍼 (354, 356) 의 동작을 디스에이블링하기 위해, TEST_2 와 TEST_3 신호는 HIGH 이다. 출력 버퍼 (310, 312) 를 디스에이블링하기 위해, TEST_1 신호는 LOW 이다. 접속부 (320, 318) 에서의 누설 전류는, 각각, 패키지 본딩 패드 (342, 344) 에서 모니터링될 수 있다.
도 8 을 참조하면, 다른 실시형태에서, 패키지 (800) 는, JTAG TAP 제어기 (802) 를 사용하여 테스트하도록 구성될 수 있다. IEEE (Institute of Electronic and Electrical Engineers) 1149.1 로서 공지된 JTAG 규격 (specification) 은, Test Clock, Test Data In, Test Data Out, Test Mode Select, 및 옵션 Test Reset Input 과 같이, 특정 유형의 핀을 포함하기 위해 JTAG 컴플리언트 디바이스를 필요로 한다. TAP 제어기 (802) 는, JTAG-컴플리언트 패키지 (800) 에 내장된 테스트 지원 기능과의 액세스를 제공한다. 시프트-레지스터 (미도시) 의 단일의 셀은, 패키지 (800) 의 로직내에 설계되며, 패키지 (800) 의 모든 디지털 핀과 링킹된다. 단일의 셀은, JTAG 회로를 패키지 (800) 의 내부 코어 로직과 링킹시키며, 이는, 마이크로프로세서, 마이크로제어기, 프로 그램가능한 로직 디바이스, 현장 프로그램가능한 게이트 어레이, 주문형 집적 회로, 메모리 디바이스, 및 JTAG 규격에 따르는 임의의 다른 디바이스를 포함할 수 있다. 따라서, 패키지 (800), 메인 다이 (804), 및 적층된 다이 (806) 는, JTAG-컴플리언트 디바이스이도록 구성될 수 있으며, TEST_1, TEST_2, 및 TEST_3 신호는 TAP 제어기 (802) 에 의해 간섭된 테스트국 (808) 을 통해 제어된다. 패키지 본딩 패드 (842, 844, 846) 에 입력된 테스트 및 방향 신호는 또한, 테스트국 (808) 을 통해 제어될 수 있다.
도 9 는, 메인 다이 (902) 와 적층된 다이 (904) 사이의 각 접속부 (918, 920) 를 통해 일방 통신하도록 구성된 전자 컴포넌트 패키지 (900) 의 또 다른 실시형태를 나타낸 것이다. 메인 다이 (902) 는 본딩 패드 (914) 에 커플링되는 입력 버퍼 (906) 를 포함하여, 접속부 (918) 를 통해 적층된 다이의 본딩 패드 (922) 로부터의 신호를 수신한다. 입력 버퍼 (906) 로부터의 신호는, 메인 다이 (902) 의 다른 컴포넌트에 제공될 뿐만 아니라, 패키지의 본딩 패드 (944) 에 신호를 제공하는 멀티플렉서 (964) 에, 그리고 출력 버퍼 (956) 에 제공된다. 송신 게이트 (970) 는, 입력 버퍼 (906) 와 본딩 패드 (914) 사이에서 병렬로 커플링된다. 송신 게이트는, 접속부 (918) 를 통해 본딩 패드 (932) 와 테스트 패드 (944) 로 누설 전류를 전도하도록 인에이블링될 수 있다.
메인 다이 (902) 는, 본딩 패드 (916) 에 커플링된 출력 버퍼 (912) 를 더 포함하여, 멀티플렉서 (960) 로부터 신호를 수신한다. 멀티플렉서 (960) 는, 메인 다이 (902) 의 컴포넌트로부터의 제 1 입력, 및 패키지의 테스트 패드 (942) 로부터의 제 2 입력을 수신한다. 테스트 패드 (942) 로부터의 테스트 신호는, 메인 다이 (902) 의 본딩 패드 (930) 와 입력 버퍼 (948) 를 통해 멀티플렉서 (960) 에 제공될 수 있다. 출력 버퍼 (912) 는, 접속부 (920), 적층된 다이 (904) 의 본딩 패드, 및 접속부 (920) 를 통해 적층된 다이의 입력 버퍼 (928) 를 통해, 적층된 다이 (904) 에 테스트 신호를 송신한다. 송신 게이트 (972) 는, 출력 버퍼 (912) 와 본딩 패드 (916) 사이에서 병렬로 커플링된다. 송신 게이트 (972) 는, 접속부 (920) 를 통해 본딩 패드 (930) 와 테스트 패드 (942) 로 누설 전류를 전도하도록 인에이블링될 수 있다.
패키지 (900) 의 본딩 패드 (946) 를 통해 메인 다이 (902) 의 본딩 패드 (934) 에서 입력 버퍼 (952) 로 방향 신호를 제공할 수 있다. 그 방향 신호는, 출력 버퍼 (956, 912) 로부터의 신호가 누설 전류를 간섭하지 않도록, 누설 전류 테스트 동안 출력 버퍼 (956 및 912) 를 디스에이블링하기 위해 사용될 수 있다.
고속 테스트 모드에서, 멀티플렉서 (960, 964) 는 인에이블링될 수 있고, 송신 게이트 (970, 972) 는 디스에이블링될 수 있다. 테스트 및 방향 신호는, 테스트 패드 (942, 944, 946) 를 통해 패키지 (900) 로 입력될 수 있다. 송신 게이트 (970, 972) 는 여기에 설명되는 송신 게이트 (370, 372; 도 3) 와 유사하게 구성될 수 있다. 여기에 또한 설명되는 바와 같이, 송신 게이트 (970, 972), 멀티플렉서 (960, 964), 및 버퍼 (906, 912, 948, 956 및 952) 는, TEST_1, TEST_2, 및 TEST_3 신호와 같은, 테스트 제어 신호로 제어될 수 있다.
로직 명령은, 컴퓨터 판독가능 매체에 저장되거나 전자 신호 형태로 액세스 될 수 있다. 여기에 설명되는 로직 모듈, 프로세싱 시스템, 및 회로는, FPGAs, ASICs, 또는 다른 적절한 디바이스와 같이, 하드웨어, 소프트웨어, 및/또는, 펌웨어의 임의의 적절한 결합을 이용하여 구현될 수도 있다. 로직 모듈은 다른 시스템 컴포넌트 중 하나의 컴포넌트와 무관하게 구현되거나 그 컴포넌트에 포함될 수 있다. 유사하게, 다른 컴포넌트는 별개의 분리된 컴포넌트로서 여기에 설명된다. 그러나, 이들 컴포넌트는, 요구되면, 보다 더 크거나 상이한 소프트웨어 모듈, 로직 모듈, 집적 회로, 또는 전기 어셈블리를 형성하기 위해 결합될 수도 있다.
부가적으로, 컴포넌트 패키지 (300, 800, 900) 의 실시형태는, 그 중에서도, 컴퓨터, 스테레오 시스템, 전화기, 개인 휴대 정보 단말기, 텔레비젼, 마이크로웨이브, 자동차, 기계류, 항공기, 및 우주선과 같은 임의의 유형의 적절한 전자 장치에서 사용될 수 있다. 또한, 송신 게이트 (370, 372); 멀티플렉서 (358, 360, 362, 364); 버퍼 (306, 310, 308, 312, 348, 354, 350, 356, 352); 및 테스트 패드 (342, 344, 346) 는, 메인 다이 (302, 902) 에 더하여, 또는 그 메인 다이 (302, 902) 대신에 적층된 다이 (304, 904) 에 구성되어, 보통의 동작, 고속 테스트 능력, 및 누설 전류 테스트 능력을 구현할 수 있다. 메인 다이 (302, 902) 및 적층된 다이 (304, 904) 는, 메모리 및/또는 프로세싱 디바이스와 같이, 아날로그, 디지털, 또는 아날로그와 디지털 디바이스의 결합 중 임의의 적절한 유형일 수 있다.
본 개시물이 다양한 실시형태를 설명하고 있지만, 이들 실시형태는 설명으로 서 이해되며 청구범위를 제한하려는 것은 아니다. 설명된 실시형태의 다수의 변동물, 변형물, 부가물 및 향상물이 가능하다. 예를 들어, 당업자는, 여기에 개시된 구조 및 방법을 제공할 필요가 있는 프로세스를 용이하게 구현할 것이다. 또한, 다음의 청구 범위내에 유지하면서, 여기에 개시된 실시형태의 변동 및 변형을 행할 수도 있다. 기능성 및 개별 모듈들의 기능성의 결합은 임의의 적절한 기능성일 수 있다. 청구항에서, 별도의 표시가 없다면, 아티클 "a" 는 "하나 또는 하나 이상" 을 지칭한다.

Claims (30)

  1. 제 1 본딩 패드 (344);
    송신 게이트 (370) 및 상기 송신 게이트로의 제어 신호 입력 (Test_3) 을 포함한 제 1 다이 (302); 및
    상기 제 1 다이와 함께 적층되며 전기 전도성 접속부 (318) 를 통해 상기 제 1 다이에 커플링되는 제 2 다이 (304) 를 포함하며,
    상기 송신 게이트는, 상기 제 1 다이와 상기 제 2 다이 사이의 상기 접속부와 상기 제 1 본딩 패드와의 사이에 커플링되며;
    상기 송신 게이트는, 또한, 상기 제 1 다이와 상기 제 2 다이 사이의 상기 접속부에서의 누설 전류를 전도하기 위해 상기 제어 신호 입력에 기초하여 동작가능하며, 상기 누설 전류는 상기 제 1 본딩 패드를 통해 모니터링될 수 있는, 전자 컴포넌트 패키지.
  2. 제 1 항에 있어서,
    상기 송신 게이트는, p-채널 회로 (404), n-채널 회로 (402), 및 상기 p-채널 회로와 상기 n-채널 회로 사이에 커플링되는 인버터 (406) 를 포함하는, 전자 컴포넌트 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 다이에 구성되는 멀티플렉서 (364) 를 더 포함하며,
    상기 멀티플렉서는,
    고속 테스트 제어 입력 (Test_2) 을 포함하고,
    상기 제 1 다이와 상기 제 2 다이 사이의 상기 접속부 (318) 로부터 제 1 입력 신호를 수신하도록 구성되고, 또한,
    고속 테스트가 발생중임을 상기 테스트 제어 신호의 값이 표시하는 경우에, 상기 제 1 본딩 패드로 상기 제 1 입력 신호를 출력하도록 구성되는, 전자 컴포넌트 패키지.
  4. 제 3 항에 있어서,
    상기 멀티플렉서와 상기 본딩 패드 사이의 상기 제 1 다이에 구성되는 출력 버퍼 (356) 를 더 포함하며,
    상기 버퍼는, 상기 제 1 본딩 패드로 신호를 출력하도록 구성되고,
    또한, 상기 출력 버퍼는, 신호가 상기 제 1 본딩 패드에 입력되고 있는 경우에, 상기 출력 버퍼를 디스에이블링하기 위해 방향 신호를 수신하도록 구성되는, 전자 컴포넌트 패키지.
  5. 제 1 항에 있어서,
    상기 패키지에 구성되는 제 2 본딩 패드 (346);
    메인 다이에 구성되는 입력 버퍼 (352); 및
    상기 제 2 본딩 패드와 상기 입력 버퍼 사이의 접속부를 더 포함하며,
    상기 접속부는, 신호가 상기 제 1 본딩 패드에 입력되는 중인지 출력되는 중인지 여부를 표시하는 방향 신호를 전도하는, 전자 컴포넌트 패키지.
  6. 제 5 항에 있어서,
    상기 제 1 다이에 구성되는 멀티플렉서 (364) 로서, 상기 멀티플렉서는, 고속 테스트 제어 입력을 포함하고, 상기 제 1 다이와 상기 제 2 다이의 상기 접속부로부터 제 1 입력 신호를 수신하도록 구성되고, 또한, 고속 테스트가 발생중임을 상기 테스트 제어 신호의 값이 표시하는 경우에 상기 제 1 본딩 패드로 상기 제 1 입력 신호를 출력하도록 구성되는, 상기 멀티플렉서; 및
    상기 멀티플렉서와 상기 제 1 본딩 패드 사이에서 상기 제 1 다이에 구성되는 출력 버퍼 (356) 를 더 포함하며,
    상기 출력 버퍼는, 신호가 상기 제 1 본딩 패드에 입력되고 있는 경우에 상기 출력 버퍼를 디스에이블링하기 위해 상기 방향 신호를 수신하도록 구성되는, 전자 컴포넌트 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 다이에 구성되는 멀티플렉서 (358) 를 더 포함하며,
    상기 멀티플렉서는,
    고속 테스트 제어 입력을 포함하고,
    상기 제 1 본딩 패드로부터 제 1 입력 신호를 수신하도록 구성되고, 또한
    고속 테스트가 발생중임을 상기 테스트 제어 신호의 값이 표시하는 경우에, 상기 제 1 다이와 상기 제 2 다이 사이의 상기 접속부로 상기 제 1 입력 신호를 출력하도록 구성되는, 전자 컴포넌트 패키지.
  8. 제 7 항에 있어서,
    상기 제 1 다이와 상기 제 2 다이 사이의 상기 접속부와 상기 멀티플렉서와의 사이에서 상기 제 1 다이에 구성되는 출력 버퍼 (310) 를 더 포함하며,
    상기 출력 버퍼는, 상기 제 1 다이와 상기 제 2 다이 사이의 상기 접속부로 신호를 출력하도록 구성되며 또한, 상기 송신 게이트가 인에이블링되는 경우에는 디스에이블링될 수 있는, 전자 컴포넌트 패키지.
  9. 제 7 항에 있어서,
    상기 제 1 다이에 구성되는 입력 버퍼 (306) 를 더 포함하며,
    상기 입력 버퍼는, 상기 제 1 다이와 상기 제 2 다이 사이의 상기 접속부로부터 입력을 수신하도록 구성되며, 또한, 상기 제 1 본딩 패드로 상기 신호를 출력하도록 구성되는, 전자 컴포넌트 패키지.
  10. 제 1 항에 있어서,
    상기 패키지는,
    보통의 동작, 고속 테스트, 및 누설 전류 테스트를 위해 상기 메인 다이의 컴포넌트의 동작을 제어하는 신호를 제공하도록 구성된 테스트 액세스 포트 (TAP) 제어기를 더 포함하는, 전자 컴포넌트 패키지.
  11. 제 1 항에 있어서,
    상기 제 1 다이는 마이크로프로세서이고, 상기 제 2 다이는 메모리 디바이스인, 전자 컴포넌트 패키지.
  12. 송신 게이트 (370) 를 인에이블링하는 단계로서, 상기 송신 게이트는 제 1 다이에 구현되며, 상기 제 1 다이와 제 2 다이 사이의 접속부 (318) 에서의 누설 전류를 수신하도록 구성되며, 또한, 상기 제 1 다이와 상기 제 2 다이를 포함하는 패키지로 외부 액세스가능한 본딩 패드로 상기 누설 전류를 전도하도록 구성되는, 상기 송신 게이트의 인에이블링 단계; 및
    상기 제 1 다이에 구성된 출력 버퍼 (310) 를 디스에이블링하는 단계로서, 상기 출력 버퍼는, 상기 제 1 다이와 상기 제 2 다이 사이의 상기 접속부로 신호를 제공하도록 커플링되며, 상기 송신 게이트는, 상기 제 1 다이와 상기 제 2 다이 사이의 상기 접속부와 상기 출력 버퍼와의 사이에 병렬로 커플링되는, 상기 출력 버퍼의 디스에이블링 단계를 포함하며,
    또한, 상기 출력 버퍼의 디스에이블링 단계는, 메인 다이로부터의 신호가 상기 누설 전류와 간섭하는 것을 방지하는, 패키징된 전자 컴포넌트의 테스트 방법.
  13. 제 12 항에 있어서,
    상기 송신 게이트 (370) 를 디스에이블링하는 단계; 및
    고속 테스트 동안에, 멀티플렉서 (358) 및 상기 출력 버퍼 (310) 를 인에이블링하는 단계를 더 포함하며,
    상기 멀티플렉서는, 상기 제 1 다이에 구성되어 상기 출력 버퍼에 신호를 제공하는, 패키징된 전자 컴포넌트의 테스트 방법.
  14. 제 12 항에 있어서,
    테스트 신호가 상기 제 1 다이로 입력되는 중인지 상기 제 1 다이로부터 출력되는 중인지 여부를 표시하는 방향 신호를 제공하는 단계; 및
    테스트 신호가 상기 제 1 다이로 입력되는 중임을 상기 방향 신호가 표시하는 경우에, 제 2 출력 버퍼 (356) 를 디스에이블링하는 단계를 더 포함하는, 패키징된 전자 컴포넌트의 테스트 방법.
  15. 제 14 항에 있어서,
    상기 제 1 다이에 구성되는 제 2 멀티플렉서 (364) 를 인에이블링하는 단계로서, 상기 제 2 멀티플렉서는, 상기 제 1 다이와 상기 제 2 다이 사이의 상기 접속부로부터 신호를 수신하도록 커플링되고, 또한 상기 제 2 출력 버퍼로 신호를 출력하도록 커플링되는, 상기 제 2 멀티플렉서의 인에이블링 단계; 및
    테스트 신호가 상기 제 1 다이로부터 출력되는 중임을 상기 방향 신호가 표시하는 경우에, 상기 제 2 출력 버퍼를 인에이블링하는 단계를 더 포함하며,
    상기 테스트 신호는 상기 패키지의 본딩 패드로 출력되며, 상기 본딩 패드는 상기 패키지로 외부적으로 액세스가능한, 패키징된 전자 컴포넌트의 테스트 방법.
  16. 제 13 항에 있어서,
    TAP 제어기를 통해, 상기 송신 게이트, 상기 출력 버퍼, 및 상기 멀티플렉서 중 하나 이상을 제어하는 단계를 더 포함하는, 패키징된 전자 컴포넌트의 테스트 방법.
  17. 제 12 항에 있어서,
    상기 패키지로 외부적으로 액세스가능한 포트를 통해, 상기 송신 게이트, 상기 출력 버퍼, 및 상기 멀티플렉서 중 하나 이상을 제어하는 단계를 더 포함하는, 패키징된 전자 컴포넌트의 테스트 방법.
  18. 제 12 항에 있어서,
    상기 패키지가 보통의 동작 모드, 고속 테스트 모드, 또는 누설 전류 테스트 모드에 있는지 여부에 따라, 상기 송신 게이트, 상기 출력 버퍼, 및 상기 멀티플렉스를 인에이블링 및 디스에이블링하는 단계를 더 포함한는, 패키징된 전자 컴포넌트의 테스트 방법.
  19. 제 1 본딩 패드 (314);
    제 2 본딩 패드 (332);
    메인 다이의 상기 제 1 본딩 패드와 상기 제 2 본딩 패드 사이에서 병렬로 커플링되는 송신 게이트 (370); 및
    상기 제 1 본딩 패드와 직렬로 커플링되며 상기 메인 다이의 다른 컴포넌트로부터 입력을 수신하도록 구성되는 출력 버퍼 (310) 를 포함하며,
    상기 출력 버퍼는, 상기 송신 게이트가 상기 제 1 본딩 패드로부터 상기 제 2 본딩 패드로 누설 전류를 전도하도록 인에이블링되는 경우에 디스에이블링되는, 전자 장치.
  20. 제 19 항에 있어서,
    상기 송신 게이트는, p-채널 회로 (404), n-채널 회로 (402), 및 상기 p-채널 회로와 상기 n-채널 회로 사이에 커플링되는 인버터 (406) 를 포함하는, 전자 장치.
  21. 제 19 항에 있어서,
    고속 테스트 제어 입력 (Test_2) 을 포함하는 멀티플렉서 (364) 를 더 포함하며,
    상기 멀티플렉서는,
    상기 제 1 본딩 패드로부터 제 1 입력 신호를 수신하도록 구성되고, 또한
    고속 테스트가 발생중임을 테스트 제어 신호의 값이 표시하는 경우에, 상기 제 2 본딩 패드로 상기 제 1 입력 신호를 출력하도록 구성되는, 전자 장치.
  22. 제 21 항에 있어서,
    상기 멀티플렉서와 상기 제 2 본딩 패드 사이에 커플링되는 제 2 출력 버퍼 (356) 를 더 포함하며,
    상기 제 2 출력 버퍼는,
    상기 제 2 본딩 패드로 신호를 출력하도록 구성되고,
    또한, 신호가 상기 제 2 본딩 패드에 입력되는 중인 경우에, 상기 제 2 출력 버퍼를 디스에이블링하기 위해 방향 신호를 수신하도록 구성되는, 전자 장치.
  23. 제 19 항에 있어서,
    제 3 본딩 패드 (334);
    입력 버퍼 (352); 및
    상기 제 3 본딩 패드와 상기 입력 버퍼 사이의 접속부를 더 포함하며,
    상기 접속부는, 신호가 상기 제 2 본딩 패드에 입력되는 중인지 출력되는 중인지 여부를 표시하는 방향 신호를 전도하는, 전자 장치.
  24. 제 23 항에 있어서,
    고속 테스트 제어 입력을 포함하는 멀티플렉서 (358) 를 더 포함하며,
    상기 멀티플렉서는,
    상기 제 2 본딩 패드로부터 제 1 입력 신호를 수신하도록 구성되고, 또한,
    고속 테스트가 발생중임을 상기 테스트 제어 신호의 값이 표시하고 상기 제 2 본딩 패드에서 신호가 입력되는 중임을 상기 방향 신호가 표시하는 경우에, 상기 출력 버퍼로 상기 제 1 입력 신호를 출력하도록 구성되는, 전자 장치.
  25. 제 23 항에 있어서,
    상기 제 1 본딩 패드로부터 입력을 수신하도록 구성되고,
    또한, 고속 테스트가 발생중임을 상기 테스트 제어 신호의 값이 표시하고 상기 제 2 본딩 패드에서 신호가 출력되는 중임을 상기 방향 신호가 표시하는 경우에, 상기 제 2 본딩 패드로 상기 신호를 출력하도록 구성되는, 입력 버퍼 (306) 를 더 포함하는, 전자 장치.
  26. 제 1 다이;
    상기 제 1 다이와 함께 적층되는 제 2 다이로서, 상기 제 1 다이와 상기 제 2 다이는 동일한 컴포넌트 패키지 내에 포함되는, 상기 제 2 다이;
    송신 게이트 (370) 를 인에이블링 및 디스에이블링하는 수단으로서, 상기 송신 게이트는 상기 제 1 다이에 구현되며, 상기 제 1 다이와 상기 제 2 다이 사이의 접속부 (318) 에서의 누설 전류를 수신하도록 인에이블링될 수 있고, 또한, 상기 패키지로 외부 액세스가능한 본딩 패드 (344) 에 상기 누설 전류를 전도하도록 인에이블링될 수 있는, 상기 송신 게이트의 인에이블링 및 디스에이블링 수단; 및
    멀티플렉서 (364) 를 인에이블링 및 디스에이블링하는 수단으로서, 고속 테스트 동안에, 상기 송신 게이트는 디스에이블링되고 상기 멀티플렉서는 인에이블링되며, 상기 멀티플렉서는, 상기 제 2 다이로부터 상기 제 1 다이로 전달되는 신호를 상기 본딩 패드에 제공하도록 구성되는, 상기 멀티플렉서의 인에이블링 및 디스에이블링 수단을 포함하는, 전자 장치.
  27. 제 26 항에 있어서,
    테스트 신호가 상기 제 1 다이로 입력되는 중인지 상기 제 1 다이로부터 출력되는 중인지 여부를 표시하는 방향 신호를 제공하는 수단; 및
    출력 버퍼 (356) 를 디스에이블링 및 인에이블링하는 수단으로서, 상기 출력 버퍼는, 테스트 신호가 상기 제 1 다이로 입력되는 중임을 상기 방향 신호가 표시하는 경우에 디스에이블링되는, 상기 출력 버퍼의 디스에이블링 및 인에이블링 수단을 더 포함하는, 전자 장치.
  28. 제 27 항에 있어서,
    TAP 제어기를 통해, 상기 송신 게이트, 상기 출력 버퍼, 및 상기 멀티플렉서 중 하나 이상을 인에이블링 및 디스에이블링하는 수단을 더 포함하는, 전자 장치.
  29. 제 27 항에 있어서,
    상기 패키지로 외부적으로 액세스가능한 포트를 통해, 상기 송신 게이트, 상기 출력 버퍼, 및 상기 멀티플렉서 중 하나 이상을 인에이블링 및 디스에이블링하는 수단을 더 포함하는, 전자 장치.
  30. 제 27 항에 있어서,
    상기 패키지가 보통의 동작 모드, 고속 테스트 모드, 또는 누설 전류 테스트 모드에 있는지 여부에 따라, 상기 송신 게이트, 상기 출력 버퍼, 및 상기 멀티플렉서를 인에이블링 및 디스에이블링하는 수단을 더 포함하는, 전자 장치.
KR1020067023528A 2004-04-22 2005-03-31 패키징된 다이를 테스트하기 위한 시스템 및 방법 KR100845751B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/830,910 US7075175B2 (en) 2004-04-22 2004-04-22 Systems and methods for testing packaged dies
US10/830,910 2004-04-22

Publications (2)

Publication Number Publication Date
KR20070013295A true KR20070013295A (ko) 2007-01-30
KR100845751B1 KR100845751B1 (ko) 2008-07-11

Family

ID=34964440

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067023528A KR100845751B1 (ko) 2004-04-22 2005-03-31 패키징된 다이를 테스트하기 위한 시스템 및 방법

Country Status (6)

Country Link
US (2) US7075175B2 (ko)
KR (1) KR100845751B1 (ko)
BR (1) BRPI0510039A (ko)
IL (2) IL178657A (ko)
TW (1) TW200600810A (ko)
WO (1) WO2005109021A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226963B1 (ko) * 2009-07-30 2013-01-28 에스케이하이닉스 주식회사 Ｒｆｉｄ 장치, 이를 포함하는 테스트 시스템 및 그 테스트 방법

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551844B1 (en) * 1997-01-15 2003-04-22 Formfactor, Inc. Test assembly including a test die for testing a semiconductor product die
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US7404117B2 (en) * 2005-10-24 2008-07-22 Inapac Technology, Inc. Component testing and recovery
US7245141B2 (en) * 2002-11-27 2007-07-17 Inapac Technology, Inc. Shared bond pad for testing a memory within a packaged semiconductor device
US8166361B2 (en) * 2001-09-28 2012-04-24 Rambus Inc. Integrated circuit testing module configured for set-up and hold time testing
US8001439B2 (en) 2001-09-28 2011-08-16 Rambus Inc. Integrated circuit testing module including signal shaping interface
US8063650B2 (en) 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
US7466160B2 (en) * 2002-11-27 2008-12-16 Inapac Technology, Inc. Shared memory bus architecture for system with processor and memory units
US7673193B1 (en) 2005-08-18 2010-03-02 Rambus Inc. Processor-memory unit for use in system-in-package and system-in-module devices
US7309999B2 (en) * 2002-11-27 2007-12-18 Inapac Technology, Inc. Electronic device having an interface supported testing mode
US7075175B2 (en) * 2004-04-22 2006-07-11 Qualcomm Incorporated Systems and methods for testing packaged dies
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
GB2444663B (en) 2005-09-02 2011-12-07 Metaram Inc Methods and apparatus of stacking drams
US20070051949A1 (en) * 2005-09-06 2007-03-08 Peter Schneider Method and arrangment for testing a stacked die semiconductor device
US7562271B2 (en) * 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US7779311B2 (en) * 2005-10-24 2010-08-17 Rambus Inc. Testing and recovery in a multilayer device
US7265696B2 (en) * 2005-11-10 2007-09-04 International Business Machines Corporation Methods and apparatus for testing an integrated circuit
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US7466603B2 (en) 2006-10-03 2008-12-16 Inapac Technology, Inc. Memory accessing circuit system
US7561027B2 (en) * 2006-10-26 2009-07-14 Hewlett-Packard Development Company, L.P. Sensing device
US20080157291A1 (en) * 2006-12-27 2008-07-03 Texas Instruments Inc. Packaging implementation while mitigating threshold voltage shifting
TWI380427B (en) * 2007-01-16 2012-12-21 Advanced Semiconductor Eng Substrate and the semiconductor package comprising the same
US7692946B2 (en) * 2007-06-29 2010-04-06 Intel Corporation Memory array on more than one die
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US7795894B1 (en) * 2007-12-17 2010-09-14 Wi2Wi, Inc. Built-in-self-test arrangement for a single multiple-integrated circuit package and methods thereof
US8055966B1 (en) 2007-12-17 2011-11-08 Wi2Wi, Inc. Built-in-self-repair arrangement for a single multiple-integrated circuit package and methods thereof
US7919845B2 (en) * 2007-12-20 2011-04-05 Xilinx, Inc. Formation of a hybrid integrated circuit device
US7923829B2 (en) * 2008-05-06 2011-04-12 Mediatek Inc. Bonding pad sharing method applied to multi-chip module and apparatus thereof
JP2010002340A (ja) * 2008-06-20 2010-01-07 Elpida Memory Inc Ｍｃｐ製品用異品種部測定ボード
DE202010017690U1 (de) 2009-06-09 2012-05-29 Google, Inc. Programmierung von Dimm-Abschlusswiderstandswerten
JP2011015259A (ja) * 2009-07-03 2011-01-20 Renesas Electronics Corp 半導体集積回路装置およびその試験方法
US8421500B2 (en) * 2009-11-30 2013-04-16 International Business Machines Corporation Integrated circuit with stacked computational units and configurable through vias
US8381144B2 (en) * 2010-03-03 2013-02-19 Qualcomm Incorporated System and method of test mode gate operation
US8464107B2 (en) * 2010-06-28 2013-06-11 Qualcomm Incorporated Surrogate circuit for testing an interface
WO2013077882A1 (en) * 2011-11-23 2013-05-30 Intel Corporation Current tests for i/o interface connectors
US9575118B2 (en) 2012-02-24 2017-02-21 Nxp Usa, Inc. Semiconductor device comprising an output driver circuitry, a packaged semiconductor device and associated methods
US9575114B2 (en) * 2013-07-10 2017-02-21 Elite Semiconductor Memory Technology Inc. Test system and device
US10396840B2 (en) 2013-12-27 2019-08-27 Intel Corporation High speed short reach input/output (I/O)
US9495002B2 (en) 2014-05-05 2016-11-15 Intel Corporation Apparatuses, methods, and systems for providing a dynamic bias voltage to one or more transistors of a transceiver
KR102468792B1 (ko) 2015-11-13 2022-11-18 삼성전자주식회사 인터페이스 보드, 그를 포함하는 mcp 테스트 시스템 및 이를 이용한 mcp 테스트 방법
US10002100B2 (en) 2016-02-02 2018-06-19 Xilinx, Inc. Active-by-active programmable device
US10042806B2 (en) 2016-02-02 2018-08-07 Xilinx, Inc. System-level interconnect ring for a programmable integrated circuit
US10262911B1 (en) * 2016-12-14 2019-04-16 Xilinx, Inc. Circuit for and method of testing bond connections between a first die and a second die
US9929733B1 (en) * 2017-02-21 2018-03-27 Qualcomm Incorporated Connection propagation for inter-logical block connections in integrated circuits
US11450613B2 (en) * 2018-03-23 2022-09-20 Intel Corporation Integrated circuit package with test circuitry for testing a channel between dies
CN114942395B (zh) * 2022-07-25 2022-11-08 南京宏泰半导体科技有限公司 一种晶圆多die漏电快速测试系统及方法
CN116148625B (zh) * 2023-04-20 2023-09-19 长鑫存储技术有限公司 一种半导体产品的测试方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2047192A (en) * 1932-02-23 1936-07-14 Symington Co Railway truck
US5757203A (en) 1996-10-16 1998-05-26 Hewlett-Packard Company Multiple on-chip IDDQ monitors
JPH11340421A (ja) * 1998-05-25 1999-12-10 Fujitsu Ltd メモリ及びロジック混載のｌｓｉデバイス
DE69907970T2 (de) 1998-11-13 2004-05-19 Broadcom Corp., Irvine Dynamisches register mit der fähigkeit zur prüfung der ruhestromaufnahme (iddq)
JP2001274329A (ja) * 2000-03-27 2001-10-05 Mitsubishi Electric Corp 半導体集積回路装置
JP3502033B2 (ja) * 2000-10-20 2004-03-02 沖電気工業株式会社 テスト回路
US6628540B2 (en) * 2000-12-31 2003-09-30 Texas Instruments Incorporated Bias cell for four transistor (4T) SRAM operation
JP4803930B2 (ja) * 2001-09-26 2011-10-26 ルネサスエレクトロニクス株式会社 半導体集積回路およびマルチチップパッケージ
US6794914B2 (en) * 2002-05-24 2004-09-21 Qualcomm Incorporated Non-volatile multi-threshold CMOS latch with leakage control
US7075175B2 (en) * 2004-04-22 2006-07-11 Qualcomm Incorporated Systems and methods for testing packaged dies

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226963B1 (ko) * 2009-07-30 2013-01-28 에스케이하이닉스 주식회사 Ｒｆｉｄ 장치, 이를 포함하는 테스트 시스템 및 그 테스트 방법

Also Published As

Publication number Publication date
IL205517A0 (en) 2011-07-31
IL178657A (en) 2010-11-30
US7772831B2 (en) 2010-08-10
US20060214276A1 (en) 2006-09-28
IL178657A0 (en) 2007-02-11
BRPI0510039A (pt) 2007-10-02
KR100845751B1 (ko) 2008-07-11
US7075175B2 (en) 2006-07-11
TW200600810A (en) 2006-01-01
US20050236703A1 (en) 2005-10-27
WO2005109021A1 (en) 2005-11-17

Similar Documents

Publication Publication Date Title
KR100845751B1 (ko) 패키징된 다이를 테스트하기 위한 시스템 및 방법
US5929650A (en) Method and apparatus for performing operative testing on an integrated circuit
US8441831B2 (en) Semiconductor integrated circuit having stacked semiconductor chips and vias therebetween
JP2006344640A (ja) 半導体集積回路装置
US6724237B2 (en) Semiconductor integrated circuit for multi-chip package with means to optimize internal drive capacity
US11423952B2 (en) Multi-chip devices
US8461904B2 (en) Switching device and semiconductor integrated circuit device including the same
US8488393B2 (en) Semiconductor memory device and test method thereof
US9304163B2 (en) Methodology for testing integrated circuits
CN104280651A (zh) 测试系统以及半导体元件
KR101959894B1 (ko) 반도체 집적회로 및 그의 내부전압 측정방법
JP2011139009A (ja) 半導体装置
CN112204735A (zh) 用于选择性外合的电力岛分段
JP4516294B2 (ja) 半導体装置及び半導体装置の製造方法
JP5866415B2 (ja) 半導体集積回路装置
US20160070619A1 (en) Method and apparatus for configuring i/o cells of a signal processing ic device into a safe state
KR101086499B1 (ko) 반도체 집적 회로
KR20080068346A (ko) 반도체 장치의 멀티패드구조 및 구성방법
US10879903B2 (en) Distributed I/O interfaces in modularized integrated circuit devices
KR20110076692A (ko) 반도체 집적 회로
US20040151039A1 (en) Semiconductor memory device testable with a single data rate and/or dual data rate pattern in a merged data input/output pin test mode
JP2012004582A (ja) 半導体集積回路装置
US20240162189A1 (en) Active Interposers For Migration Of Packages
JP2005228932A (ja) 半導体装置
JP5596831B2 (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130628

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140627

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160629

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170629

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee