KR20080068346A - 반도체 장치의 멀티패드구조 및 구성방법 - Google Patents

반도체 장치의 멀티패드구조 및 구성방법 Download PDF

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Abstract

본 발명은 반도체 장치의 멀티패드 구조 및 구성방법에 관한 것으로, 본 발명에 따른 반도체 장치의 멀티패드 구조 및 구성방법은, 상기 반도체 장치 내부 임의의 회로에 구비되는 어느 한 포트에 적어도 두 개 이상의 패드 즉, 범프 본딩용 패드와 테스트용 패드가 함께 연결되어 상기 테스트용 패드 등 한시적인 용도로 사용하는 패드와 상기 포트 사이에 퓨즈를 이용하여 상기 반도체 장치의 특성 테스트 동작 후 또는 최종 조립 후 상기 퓨즈를 끊어 상기 테스트용 패드에서 발생된 기생 캐패시턴스가 상기 포트에 로딩됨을 방지하고 상기 테스트용 패드 주변회로의 플로팅 상태를 방지 및 최소화한다. 본 발명에 따르면, 상기 반도체 장치의 전류소모 증가를 줄이고, 상기회로에서 발생된 신호전달시, 지연시간을 감소시킬 수 있다.
멀티패드, 멀티 칩 패키지, 퓨즈, 기생 캐패시턴스, 플로팅 방지

Description

반도체 장치의 멀티패드구조 및 구성방법{Multi pad structure for semiconductor device and method therefore}
도 1은 종래기술에 따른 와이어 본딩을 이용한 멀티 칩 반도체 장치의 단면도이고,
도 2는 종래기술에 따른 와이어 본딩과 범프 본딩을 이용한 멀티 칩 반도체 장치의 단면도이고,
도 3은 종래기술에 따른 멀티패드구조를 나타낸 회로도이고,
도 4는 본 발명의 일 실시 예에 따른 멀티패드구조를 나타낸 회로도이고,
도 5는 도 4의 퓨즈 제거 후 멀티패드구조를 나타낸 회로도이고,
도 6은 도 4의 플로팅방지 회로가 구비된 멀티패드구조의 다른 실시 예이고,
도 7은 도 4의 플로팅방지 회로가 구비된 멀티패드구조의 또 다른 실시 예이고,
도 8은 본 발명의 다른 실시 예에 따른 멀티패드구조를 나타낸 회로도이다.
*도면의 주요부분들에 대한 참조 부호들의 설명*
100: 범프 본딩용 패드 연결회로 200: 테스트용 패드 연결회로
300: 범프 본딩용 패드 ESD 보호회로 400: 테스트용 패드 ESD 보호회로
500: 플로팅 방지회로 Port 1: 입력 포트 또는 출력 포트
PAD 1: 범프 본딩용 패드 PAD 2: 테스트용 패드
F1: 퓨즈 1 F2: 마스터 퓨즈
30: PMOS 40: NMOS
본 발명은 반도체 장치의 패드구조 및 구성방법에 관한 것으로, 더욱 구체적으로는 기생 캐패시턴스가 상기 반도체 장치의 특정포트에 로딩됨을 방지 및 최소화시키기 위한 반도체 장치의 멀티패드 구조 및 구성방법에 관한 것이다.
최근 반도체 산업의 발전에 따라, 사용자의 요구도 점점 소형화, 경량화 추세로 변해가고 있다. 반면에, 반도체 패키지에 내장되는 반도체 칩의 용량은 점점 더 커지고 있는 것이 현재의 추세이다. 그리하여 하나의 반도체 패키지에 내장되는 하나의 특성을 담당하는 싱글 칩 패키지(SCP: Single Chip Package)가 주류를 이루었으나 최근에는 하나의 패키지 내에 두 개 이상의 반도체 칩이 내장되는 멀티 칩 패키지(MCP: Multi Chip Package)가 점점 확대, 개발되고 있다.
멀티 칩 패키지 기술은 반도체 기판에 두 개 이상의 반도체 칩을 내장하여 하나의 패키지로 만들어 크기를 축소할 수 있는 반도체 패키징 기술이다. 상기 멀 티 칩 패키지 기술은 반도체 기판에 동일한 종류의 반도체 칩을 내장하거나, 다른 종류의 반도체 칩을 내장하는 등 다양하게 발전되고 있다.
도 1은 상술한 바와 같은 멀티칩 기술이 채용된 반도체 장치의 일예의 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(50)위에 첫 번째 반도체 칩(이하 "칩 1"이라 한다.)(1)과 상기 칩 1(1)의 상부에 두 번째 반도체 칩(이하"칩 2"라 한다.)(2)이 위치된다. 상기 칩1(1)은 상기 반도체 기판(50)과 와이어 본딩을 통해 연결되고, 상기 칩2(2)는 상기 칩1(1)과는 별도로 상기 반도체 기판(50)과 와이어 본딩을 통해 연결되는 구조를 가진다.
상기 칩들(1, 2)은 와이어 본딩만을 수행하기 때문에 상기 칩들(1, 2)과의 본딩을 위해 상기 반도체 기판(50)상에 넓은 공간이 필요하게 되었다. 따라서 반도체 기판(50)의 한정된 공간을 활용하면서도 다수의 칩을 적층하고자 하는 노력으로 반도체 패키징 기술이 발전되어 왔다. 즉 상술한 와이어 본딩만을 이용한 패키징 기술에서 범프 본딩과 와이어 본딩을 함께 이용한 패키징 기술로 변화하게 되었다.
도 2는 상술한 와이어 본딩과 범프 본딩을 이용한 반도체 장치의 단면도이다.
도 2에 도시된 바와 같이, 반도체 기판(50)위에 첫 번째 반도체 칩(이하 "칩 1"이라 한다.)(1)과, 상기 칩 1(1)의 상부에 두 번째 반도체 칩(이하"칩 2"라 한다.)(2)이 위치된다.
상기 도 1에서 상술한 바와 달리, 상기 칩 1(1)과 상기 반도체 기판(50)은 와이어(10)를 이용한 와이어 본딩이 수행되고, 상기 칩 1(1)과 상기 칩 2(2)는 범프 볼(20)을 이용한 범프 본딩이 수행된다.
이 때, 상기 범프 본딩용 패드와 상기 테스트용 패드의 재질, 면적 등의 사양이 상이하므로, 하나의 패드로 범프 본딩용과 테스트용으로 함께 사용이 불가하다. 따라서, 상기 칩 2(2)는 상기 범프 본딩을 위한 범프 본딩용 패드와 특성 테스트 동작을 위한 상기 테스트용 패드를 필요로 하게 된다. 이하 설명한다.
도 3은 종래기술에 따른 범프본딩용 패드와 테스트용 패드를 가지는 멀티패드구조를 나타낸 회로도이다.
도 3에 도시된 바와 같이, 종래기술에 따른 상기 멀티패드구조는 반도체 장치 내부 임의의 회로에 연결된 포트들 중 어느 한 포트(port 1)에 함께 연결되는 범프 본딩용 패드 연결회로(100)와 테스트용 패드 연결회로(200)를 구비한다.
상기 범프 본딩용 패드 연결회로(100)는 상기 범프 본딩용 패드(PAD 1), ESD 보호회로(300), 버퍼 1(B1)로 구성 될 수 있다.
먼저 상기 본딩용 패드(PAD 1)가 구비되고, 상기 본딩용 패드(PAD 1)와 상기 포트(port 1) 사이에 상기 ESD 보호회로(300)가 구비되고, ESD 보호회로(300)와 상기 포트(port 1) 사이에 상기 버퍼 1(B1)이 구비될 수 있다.
상기 ESD 보호회로(300)는 두 개의 다이오드(D1,D2)로 구성 될 수 있다. 상기 테스트용 패드 연결회로(200)는 상기 테스트용 패드(PAD 2), ESD 보호회로(400), 버퍼 2(B2)로 구성될 수 있다. 상기 테스트용 패드(PAD 2)가 위치하고, 상기 테스트용 패드(PAD 2)와 상기 포트(port 1) 사이에 상기 ESD 보호회로(400)가 구비되고, 상기 ESD 보호회로(400)와 상기 포트(port 1) 사이에 상기 버퍼 2(B2)가 구비된다.
상기 멀티패드 구조를 갖는 반도체 장치의 멀티 칩 패키지 과정은 상기 반도체 장치의 특성 테스트 동작과 본딩 동작으로 구성된다.
상기 멀티패드구조를 갖는 반도체 장치의 특성 테스트 동작을 살펴보면 다음과 같다.
상기 반도체 장치 내부 임의의 회로에서 발생된 신호가 상기 회로에 구비되는 포트들 중 어느 한 포트(예를 들어 "port 1"이 될 수 있다.)를 통해 출력된다. 상기 신호는 상기 반도체 장치의 특성 테스트를 위해 테스트용 패드 연결회로(200)로 입력된다.
상기 테스트용 패드 연결회로(200)로 입력된 신호는 상기 테스트용 패드(PAD 2)에 연결된 버퍼 2(B2)로 입력된다. 상기 신호는 버퍼 2(B2)와 ESD 보호회로(400)를 통해 테스트용 패드(PAD 2)로 입력되어 상기 반도체 장치의 특성 테스트 동작이 수행된다.
상기 반도체 장치의 특성 테스트 동작이 완료 되고나서, 상기 반도체 장치의 멀티 칩 패키지 과정의 본딩 동작이 시작된다. 상기 반도체 장치 간의 범프 볼을 이용한 범프 본딩 동작이 수행됨으로써, 상기 반도체 장치의 멀티 칩 패키지 과정이 완료된다.
상기 멀티 칩 패키지 과정 완료 후, 상기 범프 본딩용 패드를 이용하여 상기 반도체 장치의 외부에서 특정 신호를 인가 또는 출력할 수 있다. 상기 특정 신호의 출력을 예를 들어 설명하면 다음과 같다.
상기 신호는 상기 포트(port 1)를 통해 출력되어 상기 범프 본딩용 패드 연결회로(100)로 입력된다. 상기 신호는 상기 범프 본딩용 패드 연결회로(100) 내에 구비된 버퍼 1(B1)로 입력되고, 상기 버퍼 1(B1)과 ESD 보호회로(300)를 통하여 범프 본딩용 패드(PAD 1)로 입력된다.
상기 반도체 장치의 특성 테스트가 이미 완료된 상황에서, 상기 테스트용 패드(PAD 2)는 더 이상 사용되지 않음에도 불구하고, 최종 조립인 본딩 작업이 수행전 또는 수행 후에도 상기 포트(port 1)에 계속 연결되어 있다. 이로 인해, 상기 테스트용 패드(PAD 2)에서 기생 캐패시턴스가 발생된다. 상기 기생 캐패시턴스는 상기 멀티 칩의 전류소모를 증가시키고, 상기 포트를 통한 신호전달의 지연시간을 증가시키는 문제점을 초래하게 되었다.
따라서 본 발명의 목적은 상술한 바와 같은 종래기술의 문제점을 극복할 수 있는 반도체 장치의 멀티패드 구조 및 구성방법을 제공하는 데 있다.
본 발명의 다른 목적은 전류소모를 감소시키는 반도체 장치의 멀티패드 구조 및 구성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 신호전달의 지연시간을 감소시킬 수 있는 반도체 장치의 멀티패드 구조 및 구성방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 반도체 장치의 멀티패드 구조는 상기 반도체 장치 내부 임의의 회로에 구비되는 포트들 중 어느 한 포트에 연결되는 적어도 두 개 이상의 패드들과 상기 패드들 중 어느 하나의 패드와 상기 포트 사이에 퓨즈를 구비한다.
상기 패드들은 적어도 범프 본딩용 패드와 테스트용 패드로 함께 구비되고, 상기 퓨즈의 절단 시에 상기 퓨즈와 연결된 패드의 플로팅을 방지하기 위한 플로팅 방지회로를 더 구비할 수 있다. 상기 퓨즈의 절단 시에 동작하는 상기 플로팅 방지회로는 상기 패드를 전원전압 또는 접지전압과 연결하기 위한 PMOS와 마스터 퓨즈 또는 NMOS와 마스터퓨즈를 구비할 수 있고, 상기 패드들과 상기 포트 사이에 ESD 방지회로와 버퍼가 구비될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른, 반도체 장치의 멀티패드 구성방법은 상기 반도체 장치 내부 임의의 회로에 구비되는 포트들 중 어느 한 포트에, 서로 다른 목적을 가지는 적어도 두 개 이상의 패드들을 함께 연결하되, 상기 패드들 중 어느 한 패드와 상기 포트는 퓨즈를 통해 연결된다. 상기 포트와 연결되는 상기 패드들은 범프 본딩용 패드와 테스트용 패드를 적어도 함께 구비하고, 상기 패드들의 연결회로는 ESD 보호회로와 버퍼로 구비된다.
상기 퓨즈와 연결된 패드는 상기 테스트용 패드이며, 상기 퓨즈는 상기 반도체 장치의 테스트 동작이 되고 나서, 범프 본딩 작업 전 또는 후에 절단될 수 있다. 이 때 테스트용 패드 연결회로에 상기 테스트용 패드의 플로팅 방지를 위해 동 작되는 플로팅 방지회로가 더 구비되고, 상기 플로팅 방지회로는 전원전압 또는 접지전압과 연결하기 위한 PMOS 와 마스터 퓨즈 또는 NMOS와 마스터 퓨즈가 구비되어, 상기 퓨즈 절단 시, 상기 마스터 퓨즈가 절단되는 구성을 가질 수 있다.
본 발명의 구성에 따르면, 멀티 칩의 전류소모와 포트에서 발생되는 신호의 전달의 지연을 줄일 수 있다.
이하에서는 본 발명의 일 실시예가, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 4는 본 발명의 일 실시 예에 따른 멀티패드 구조를 나타낸 회로도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시 예에 따라 상기 반도체 장치 내부에 어느 한 포트(port 1)와 연결되는 멀티패드구조는 범프 본딩용 패드 연결회로(100), 테스트용 패드 연결회로(200), 퓨즈(F1)로 구성될 수 있다.
상기 범프 본딩용 패드 연결회로(100)는 범프 본딩용 패드(PAD 1)로 구성될 수 있고, ESD 보호회로(300)와 버퍼 1(B1)이 추가로 구비될 수 있다.
상기 범프 본딩용 패드(PAD 1) 및 상기 버퍼(1)는 종래와 그 역할이 같다.
상기 ESD 보호회로(300)는 상기 칩의 정전기 테스트 시, 외부 정전기가 상기 반도체 장치의 내부회로로 입력되어 상기 내부회로가 손상되는 것을 막아 외부 정전기로부터 상기 반도체 장치의 내부회로를 보호하는 회로이다. 상기 ESD 보호회 로(300)는 두 개의 다이오드(D1, D2)로 구성되어, 상기 범프 본딩용 패드(PAD 1)와 상기 포트(port 1) 사이에 연결될 수 있다.
상기 버퍼 1(B1)은 상기 ESD 보호회로(300)와 상기 포트(port 1) 사이에 연결될 수 있다.
상기 테스트용 패드 연결회로(200)는 테스트용 패드(PAD 2)로 구성될 수 있고, ESD 보호회로(400)와 버퍼 2(B2)가 추가로 구비될 수 있다.
상기 테스트용 패드(PAD 2)는 종래와 그 역할 및 구조가 동일하다.
상기 ESD 보호회로(400)는 두 개의 다이오드(D3, D4)로 구성되어, 상기 테스트용 패드(PAD 2)와 상기 포트(port 1) 사이에 연결될 수 있다. 상기 버퍼 2(B2)는 상기 PAD 2용 ESD 보호회로(400)와 상기 포트(port 1) 사이에 연결될 수 있다.
상기 퓨즈(F1)는 상기 테스트용 패드 연결회로(200)와 상기 포트(port 1) 사이에 연결될 수 있다.
멀티 칩 패키지 과정은 상기 반도체 장치의 특성 테스트동작과 상기 반도체 장치의 본딩 동작으로 이루어진다.
상기 도 4에 통해 상기 특성 테스트동작을 살펴보면 다음과 같다.
상기 반도체 장치 내부 임의의 회로에서 발생된 신호는 상기 포트(port 1)를 통해 출력된다. 상기 신호는 퓨즈(F1)를 통해 테스트용 패드 주변회로(200)내에 버퍼 2(B2)로 입력된다. 상기 버퍼(2)로 입력된 신호는 ESD 보호회로(400)를 통해 상기 테스트용 패드(PAD 2)로 입력된다. 이로써, 상기 반도체 장치의 특성 테스트 동작이 수행된다.
상기 반도체 장치의 특성 테스트동작이 완료되고 난 다음 상기 반도체 장치의 본딩 동작이 이루어진다. 상기 반도체 장치 간의 범프 볼(bump ball)을 이용하여 연결된다. 이를 "범프 본딩"이라 한다.
이 때, 상기 반도체 장치의 특성 테스트 완료 후, 범프 본딩 동작 완료 전 또는 상기 반도체 장치 특성 테스트와 상기 범프 본딩 동작 완료 후, 상기 멀티패드구조에 구비된 상기 퓨즈(F1)가 절단된다.
상기 퓨즈(F1)의 절단 방법은 레이저를 이용하여 잘라 내거나, 높은 전류를 흐르게 하여 녹이는 등의 다양한 방법이 있을 수 있다.
도 5는 도 4에서 퓨즈 제거 후의 멀티패드구조를 나타낸 회로도이다.
도 5에 도시된 바와 같이, 상기 퓨즈(F1)이 절단됨에 따라, 상기 범프 본딩용 패드 연결회로(100)와 상기 포트(port 1)가 연결되고, 상기 테스트용 패드 연결회로(200)와 상기 포트(port 1)의 연결이 끊어지게 된다. 다시 말해, 범프 본딩용 패드(PAD 1)와 상기 포트(port 1)가 연결되고, 테스트용 패드(PAD 2)와 상기 포트(port 1)의 연결은 끊어질 수 있음을 말한다. 이로 인해, 상기 테스트용 패드(PAD 2)에 발생된 기생 캐패시턴스는 상기 포트(port 1)에 로딩(loading) 되지 않는다.
상기 범프 본딩용 패드 연결 회로(100)와 상기 테스트용 패드 연결 회로(200)은 도 4에서 설명한 바와 동일하므로, 그 설명을 생략하기로 한다.
도 6은 도 4의 플로팅 방지회로가 구비된 멀티패드구조를 나타낸 다른 실시 예이다.
도 6에 도시된 바와 같이, 상기 반도체 장치 내부 임의의 회로에 연결되는 포트들 중 어느 한 포트(port 1)에 테스트용 패드(PAD 2)가 연결될 수 있다. 상기 테스트용 패드(PAD 2)와 상기 포트(port 1) 사이에 ESD 보호회로(400), 버퍼 2(B2), 플로팅 방지회로(500)가 더 구비될 수 있다.
상기 ESD 보호회로(500)는 두 개의 다이오드(D3, D4)로 구성될 수 있으며, 상기 테스트용 패드(PAD 2)와 상기 포트(port 1) 사이에 구비될 수 있다. 상기 버퍼 2(B2)는 상기 ESD 보호회로(500)와 상기 포트(port 1) 사이에 구비될 수 있다.
상기 플로팅 방지회로(500)는 외부에서 입력되는 플로팅 제어신호(FLOTn)에 수직방향으로, 상기 포트(port 1)와 상기 버퍼 2(B2) 사이에 구비될 수 있다. 상기 플로팅 방지회로(500)는 전원전압과 연결된 마스터 퓨즈(F2)와, 접지전압과 연결된 PMOS(30)로 구비될 수 있다.
상기 멀티패드 구성방법을 살펴보면 다음과 같다.
도 4의 퓨즈가 절단되어 상기 테스트용 패드(PAD 2)는 상기 포트(port 1)와 분리된 상태이고, 상기 퓨즈가 절단될 시, 상기 멀티패드구조에 구비된 상기 마스터 퓨즈(F2)가 같이 절단된다. 이 때, 상기 플로팅 방지회로(500)가 동작된다.
상기 플로팅 방지회로(500)를 살펴보면 다음과 같다.
외부에서 인가되는 플로팅 제어신호(FLOTn) 신호는 상기 플로팅 방지회로(500) 동작시키는 신호이다. 상기 플로팅 제어신호(FLOTn)가 "High " 상태로 상기 플로팅 방지회로(500)에 인가되면, 상기 플로팅 방지회로는 동작하지 않는다. 상기 마스터 퓨즈(F2)가 절단될 시, 상기 플로팅 제어신호(FLOTn)는 "Low"로 변화 되어 상기 플로팅방지 회로(500)에 인가된다. 이로 인해, 상기 PMOS(30)가 "Turn off" 상태에서 "Turn on" 상태로 변화하여 상기 테스트용 패드(PAD 2)룰 전원전압과 연결시킨다. 따라서 상기 테스트용 패드(PAD 2)의 플로팅을 방지한다.
도 7은 도 4의 플로팅방지 회로가 구비된 멀티패드구조의 또 다른 예이다.
도 7에 도시된 바와 같이, 상기 반도체 장치 내부 임의의 회로에 연결되는 포트들 중 어느 한 포트(port 1)에 테스트용 패드(PAD 2)가 연결될 수 있다. 상기 테스트용 패드(PAD 2)와 상기 포트(port 1) 사이에 ESD 보호회로(400), 버퍼 2(B2), 플로팅 방지회로(500)가 더 구비될 수 있다.
상기 ESD 보호회로(500)는 두 개의 다이오드(D3, D4)로 구비될 수 있으며, 상기 테스트용 패드(PAD 2)와 상기 포트(port 1) 사이에 구비될 수 있다. 상기 버퍼 2(B2)는 상기 ESD 보호회로(500)와 상기 포트(port 1) 사이에 구비될 수 있고, 상기 플로팅방지 회로(500)는 외부에서 입력되는 플로팅 제어신호(FLOTn)에 수직방향으로, 상기 포트(port 1)와 상기 버퍼 2(B2) 사이에 구비될 수 있다. 상기 플로팅방지 회로(500)는 전원전압과 연결된 NMOS(40)와, 접지전압과 연결된 마스터퓨즈(F2)로 구비될 수 있다.
상기 멀티패드 구성방법을 살펴보면 다음과 같다.
도 4의 퓨즈가 절단되어 상기 테스트용 패드(PAD 2)는 상기 포트(port 1)와 분리된 상태이다.
상기 퓨즈가 절단될 시, 상기 멀티패드구조에 구비된 상기 마스터 퓨즈(F2)가 같이 절단된다. 이 때, 상기 플로팅 방지회로(500)가 동작된다.
상기 플로팅 방지회로(500)를 살펴보면 다음과 같다. 상기 플로팅 제어신호(FLOTn)신호가 "Low" 상태로 상기 플로팅 방지회로(500)에 인가되면, 상기 플로팅 방지회로(500)는 동작하지 않는다. 상기 마스터 퓨즈(F2)가 절단될 시, 상기 플로팅 제어신호(FLOTn)신호는 "High"로 변화되어 상기 플로팅방지 회로(500)에 인가된다. 이로 인해, 상기 NMOS(40)가 "Turn off" 상태에서 "Turn on" 상태로 변화하여 상기 테스트용 패드(PAD 2)를 전원전압과 연결시킨다. 따라서 상기 테스트용 패드(PAD 2)의 플로팅을 방지한다.
상술한 바와 같이, 본 발명은 테스트용 패드에 따른 기생 캐패시턴스를 방지 및 최소화하고, 테스트용 패드의 플로팅을 방지할 수 있는 효과가 있다.
상기한 실시 예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 반도체 장치 내부에 임의의 회로에 구비되는 포트들 중 어느 한 포트에 멀티패드가 연결될 때, 특성 테스트용 패드와 상기 포트의 연결 및 절단시키는 퓨즈를 구비함에 의해 상기 특성 테스트용 패드에서 발생된 기생 캐패시턴스를 방지 및 최소화 할 수 있다. 이로써, 상기 반도 체 장치의 전류소모를 줄이고, 상기 포트에서 발생된 신호의 신호전달의 지연시간을 줄일 수 있다.

Claims (10)

  1. 반도체 장치의 멀티패드 구조에 있어서;
    상기 반도체 장치 내부에 임의의 회로에 구비되는 포트에 연결되는 적어도 두 개 이상의 패드들과;
    상기 패드들 중 어느 하나의 패드와 상기 포트 사이에 위치하는 퓨즈를 구비함을 특징으로 하는 반도체 장치의 멀티패드 구조.
  2. 제1항에 있어서,
    상기 패드들은 범프 본딩용 패드와 테스트용 패드가 적어도 함께 구비됨을 특징으로 하는 반도체 장치의 멀티패드 구조.
  3. 제2항에 있어서,
    상기 퓨즈의 절단 시에 상기 퓨즈와 연결된 패드들의 플로팅을 방지하기 위한 플로팅 방지회로를 더 구비함을 특징으로 하는 반도체 장치의 멀티패드 구조.
  4. 제3항에 있어서,
    상기 플로팅 방지회로는 상기 퓨즈의 절단 시에 상기 패드들을 접지전압 또는 전원전압으로 연결하기 위한 PMOS와 마스터 퓨즈 또는 NMOS와 마스터 퓨즈를 구비함을 특징으로 하는 반도체 장치의 멀티패드 구조.
  5. 제4항에 있어서,
    상기 패드들은 각각과 상기 포트 사이에 ESD 보호회로와 버퍼가 구비됨을 특징으로 하는 반도체 장치의 멀티패드 구조.
  6. 반도체 장치의 멀티패드 구성방법에 있어서;
    상기 반도체 장치 내부에 임의의 회로에 구비되는 포트들 중 어느 한 포트에, 서로 다른 목적을 가지는 적어도 두 개 이상의 패드들을 함께 연결하되, 상기 패드들 중 어느 하나와 상기 포트 사이에 퓨즈를 연결함을 특징으로 하는 반도체 장치의 멀티패드 구성방법.
  7. 제6항에 있어서,
    상기 포트와 연결되는 상기 패드들은 범프 본딩용 패드와 테스트용 패드를 구비함을 특징으로 하는 반도체 장치의 멀티패드 구성방법.
  8. 제7항에 있어서,
    상기 패드들에는 ESD 보호회로 또는 버퍼를 연결됨을 특징으로 하는 반도체 장치의 멀티패드 구성방법.
  9. 제6항에 있어서,
    상기 퓨즈와 연결된 패드는 상기 테스트용 패드이며, 상기 퓨즈는 테스트 동작 완료 후 와이어 본딩 전에 절단됨을 특징으로 하는 반도체 장치의 멀티패드 구성방법.
  10. 제9항에 있어서,
    상기 테스트용 패드의 플로팅방지를 위한 PMOS 와 마스터 퓨즈 또는 NMOS 와 마스터 퓨즈 구조의 플로팅 방지회로가 더 구비되고, 상기 플로팅 방지회로는 상기 퓨즈 절단 시, 상기 마스터 퓨즈가 절단되어 상기 테스트용 패드를 전원전압 또는 접지전압과 연결함을 특징으로 하는 반도체 장치의 멀티패드 구성방법.
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