KR20090000358A - 멀티 칩 패키지 장치 - Google Patents

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Abstract

본 발명은 멀티 칩 패키지 장치에 관한 것으로, 다수의 메모리 칩을 포함하는 멀티 칩 패키지 장치에 있어서, 각각의 메모리 칩으로부터 제공되는 제 1 프론트 패드 선택 신호 및 트윈 선택 신호에 따라 제 1 신호를 생성하는 제 1 소자; 및 상기 제 1 신호 및 제 2 프론트 패드 선택 신호에 응답하여 제 2 신호를 생성하기 위한 제 2 소자를 포함하며, 상기 제 2 프론트 선택 신호가 제 1 레벨이고, 상기 트윈 선택 신호가 제 1 레벨이면 상기 제 2 신호가 프론트 패드 선택 신호 또는 백 패드 선택 신호가 되는 반면, 상기 트윈 선택 신호가 제 2 레벨이면, 상기 제 2 프론트 선택 신호에 응답하여 상기 제 2 신호가 프론트 패드 선택 신호 또는 백 패드 선택 신호가 되는 것을 특징으로 한다.
TWIN, DDP, QDP, back pad, front pad

Description

멀티 칩 패키지 장치{Multi chip packing device}
도 1a는 QDP의 구성 블록도이다.
도 1b는 DDP TWIN의 구성 블록도이다.
도 2는 DDP TWIN의 패드 로직의 회로도이다.
도 3a는 일반적인 DDP TWIN의 패드 선택 회로도이다.
도 3b는 본 발명의 실시 예에 따른 DDP TWIN의 패드 선택 회로도이다.
*도면의 주요 부분의 간단한 설명*
200 : 로직 패드
본 발명은 패키지 장치에 관한 것으로, 특히 4개 이상의 칩을 스택(stack)할 수 있는 멀티 칩 패키지 장치에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이와 같은 요구를 만족시키기 위해 적용되는 기술 중의 하나가 멀티 칩 패키징(Multi Chip Packaging) 기술이다. 멀티 칩 패키징 기술은 복수개의 반도체 칩을 하나의 패키지로 구성하는 기술로서, 이 기술이 적용된 멀티 칩 패키지를 이용하는 것이 하나의 반도체 칩을 포함하는 패키지 여러 개를 이용하는 것보다 소형화와 경량화 및 실장면적에 유리하다.
상기와 같이 복수의 칩이 실장된 패키지는 동작시 어느 하나의 칩을 선택하기 위한 선택신호에 의해 동작한다. 그리고 하나의 칩이 동작하는 동안 다른 칩은 동작을 하지 않도록 하는 것이 일반적이다.
멀티 다이 패키지의 종류는 몇 개의 칩이 포함되는가와, 패키지내부의 칩의 패드 연결 방식에 따라 다양하게 구성된다. 일반적으로 멀티 다이 패키지는 TSOP(Thin Small Outline Package)와 BGA(Ball Grid Array) 방식으로 나누어 질 수 있다.
멀티 타이 패키지의 종류는 SDP(Single Die Package), DDP(Double Die Package), QDP(Quarter Die Package), DDP TWIN(Double Die Package Twin)이 포함된다.
SDP는 하나의 칩만이 패키지 되는 것이고, DDP는 두 개의 칩이 PCB(Printed Circuit Board)기판을 중심으로 미러(Mirror)형식으로 앞쪽(Front)과 뒤쪽(Back)으로 실장된다. QDP는 4개의 칩이 실장되는 것으로 다음과 같이 구성된다.
도 1a는 QDP의 구성 블록도이다.
도 1a를 참조하면, QDP는 PCB 기판(150)과 연결되는 4 개의 메모리 칩이 앞쪽(Front)으로부터 안쪽(Internal)(120)과 바깥쪽(External)(110), 그리고 뒤쪽(Back)으로부터 안쪽(Internal)(130)과 바깥쪽(External)(140)이 실장된다.
또한 BGA는 PCB 기판의 밑에 납땜용(Solder)의 볼 어레이를 갖는 패키지로 서, DDP TWIN은 다음과 같이 구성된다.
도 1b는 DDP TWIN의 구성 블록도이다.
도 1b를 참조하면, DDP TWIN은 PCB 기판(180)의 앞쪽에 두 개의 칩(160, 170)이 실장되는 것으로, PCB 기판(180)은 하나의 칩에 대한 패드로서 설정이 되어 있다. 그러나 내부적으로 앞쪽의 칩(160)은 프론트(Front) 칩으로 동작하고, 안쪽의 칩(170)은 백(Back) 칩으로 동작하도록 한다. 이를 위해서는 어드레스에 의해 두 개의 칩(160, 170)을 구분한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 다수의 메모리 칩을 하나의 패키지로 제작할 수 있도록 하는 멀티 칩 패키지 장치를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 멀티 칩 패키지 장치는,
다수의 메모리 칩을 포함하는 멀티 칩 패키지 장치에 있어서, 각각의 메모리 칩으로부터 제공되는 제 1 프론트 패드 선택 신호 및 트윈 선택 신호에 따라 제 1 신호를 생성하는 제 1 소자; 및 상기 제 1 신호 및 제 2 프론트 패드 선택 신호에 응답하여 제 2 신호를 생성하기 위한 제 2 소자를 포함하며, 상기 제 2 프론트 선택 신호가 제 1 레벨이고, 상기 트윈 선택 신호가 제 1 레벨이면 상기 제 2 신호가 프론트 패드 선택 신호 또는 백 패드 선택 신호가 되는 반면, 상기 트윈 선택 신호가 제 2 레벨이면, 상기 제 2 프론트 선택 신호에 응답하여 상기 제 2 신호가 프론 트 패드 선택 신호 또는 백 패드 선택 신호가 되는 것을 특징으로 한다.
상기 트윈 선택 신호는 트윈방식 선택을 위한 퓨즈 컷팅을 통해 생성되는 것을 특징으로 한다.
제 1 및 제 2 소자는 입력되는 신호를 낸드 논리 조합하여 각각 제 1 신호 및 제 2 신호를 생성하는 것을 특징으로 한다.
상기 트윈 선택 신호가 제 2 레벨일 때, 상기 멀티 칩 패키지 장치가 트윈 방식으로 동작하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
일반적으로 멀티 다이를 포함하는 메모리 장치를 패키징하는데는 스택(Stack)과 관련하여 패드(PAD)와 퓨즈(Fuse)는 프론트 패드(FRONTPAD), 인터널패드(INTNPAD), DDP 퓨즈, QDP 퓨즈, TWIN 퓨즈의 5개의 종류를 구분하는데 관여한다.
프론트 패드(FRONTPAD)에 그라운드(GND)가 본딩되는 경우 이 칩은 백패드 구성을 갖고, 어드레스에 의해 칩이 선택될 때, 프론트 칩으로 인식된다.
인터널패드(INTNPAD)에 그라운드(GND)가 본딩되는 경우는 어드레스에 의해 칩이 선택될 때, 인터널 칩으로 인식되고, 반대로 인터널패드에 전원전압(VCC)이 본딩되면 익스터널(External) 칩으로 인식된다. 인터널패드는 4개 이상의 칩이 스택 되는 경우만 사용되며, 어드레스에 의한 칩 선택에는 관여를 하지만, 패드 구성에는 관여를 하지 않는다.
그리고 DDP 퓨즈는 칩을 두개 스택할 때 컷팅 되고, QDP 퓨즈는 칩을 4개 스택할 때 컷팅 된다. TWIN 퓨즈는 두개의 칩이 하나는 프론트 칩, 다른 하나는 백 칩 역할을 하지만 패드의 설정은 두개 모두 프론트 칩 패드 설정으로 되도록 한다.
도 2는 본 발명의 실시 예에 따른 멀티 칩 패키지의 패드 로직의 회로도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 멀티 칩 패키지에 적용되는 패드 로직(200)에서 왼쪽의 신호들은 패드 로직(200)에 입력되어 내부적으로 사용될 신호들로 재정렬 된다. 즉, 물리적으로는 같은 패드라 하더라도 프론트 칩인 경우와 백 칩인 경우의 패드 용도가 다르게 된다. 패드가 설정되어 있는 상태에 따라 오른쪽의 컨트롤 신호가 출력된다.
프론트 패드로 설정되어 있다면 프론트 칩일 때의 패드 용도에 맞도록 신호들을 출력하고, 백 칩으로 설정되어 있다면 백 칩일 때의 패드 용도에 맞도록 신호들을 출력한다. 이를 위해 CNFTWIN_N 신호가 TWIN을 가능하게 하는 신호이다. CNFTWIN_N 신호가 하이 레벨이면 패드 설정이 무조건 프론트로 설정되며, CNFTWIN_N 신호가 로우 레벨이면 TWIN으로 동작하게 한다.
예를 들어 왼쪽의 FRONTALE 신호와 BACKALE 신호가 입력되는 경우, 현재 패드가 설정되어 있는 상태에 따라 FORNTALE 또는 BACKALE 신호 중 하나가 오른쪽의 ALE 신호로서 출력된다.
상기 패드 로직(200)에서 왼쪽의 제1 신호영역(210)의 프론트 선택신호(FRONT_N)와 제1 트윈 선택신호(CNFTWIN_N)그리고 제2 트윈 선택신호(CNFWIN2_N)가 내부의 회로 조합에 의해 프론트 백 입출력 선택신호(FB4IO_N)로서 출력된다. 상기 프론트 백 입출력 선택신호(FB4IO_N)에 의해 로직 패드의 다른 회로들이 프론트 칩 패드로 동작할 것인지 또는 백 칩 패드로 동작할지가 결정된다. 제 2 트윈 선택신호(CNFTWIN2_N)는 본 발명의 실시 예에 따라 새롭게 추가되는 제어신호이다.
상기 로직 패드(200)에서 제1 신호 영역(210)으로 입력되는 신호가 회로조합에 의해 제2 신호영역(220)의 제어신호로서 출력될 수 있다.
일반적인 트윈 방식의 패드는 프론트 패드로만 동작하도록 내부 회로가 구성되어 있다. 이는 다음의 도3a와 같이 패드 선택회로가 구성되기 때문이다.
도 3a는 일반적인 멀티 칩 패키지 장치의 패드 선택 회로도이다.
도 3a를 참조하면, TWIN의 패드 로직(200)의 내부에서 패드 로직(200)을 프론트 또는 백으로 동작하도록 하는 선택하는 패드 선택 회로는 제1 낸드 게이트(NAND1)와 제1 인버터(IN1)로 구성된다.
제1 낸드 게이트(NAND1)에는 프론트 선택 신호(FRONT_N)와 제1 트윈 선택신호(CNFTWIN_N)를 낸드(NAND) 조합하여 그 결과를 출력하고, 제1 낸드 게이트(NAND1)가 출력하는 신호는 프론트 제어신호(FRONT2BUF)이다. 프론트 제어신호(FRONT2BUF)는 패드 로직(200)에서 프론트 또는 백을 선택하는 신호로 이용되며, 하이 레벨이면 프론트 칩으로 패드가 동작한다. 프론트 제어신호(FRONT2BUF)는 제1 인버터(IN1)를 통해 반전되어 프론트 백 입출력 선택신호(FB4IO_N)로 출력된다. 프론트 백 입출력 선택신호(FB4IO_N)는 프론트 패드로 동작하는 경우와 백 패드로 동작하는 경우 입출력 패드의 동작 순서 등을 제어한다. 프론트 백 입출력 선택신호(FB4IO_N)가 실제적으로 패드 어싸인(assign)을 바꾸어 입출력 제어를 하도록 하는 제어신호이다.
상기 패드 선택 회로를 포함하는 멀티 칩 패키지 장치가 트윈 방식으로 동작하지 않는 경우, 제1 트윈 선택신호(CNFTWIN_N)는 하이 레벨로 입력된다. 그리고 제1 낸드게이트(NAND1)는 프론트 선택신호(FRONT_N)에 따라 로우 레벨 또는 하이 레벨을 출력한다. 즉, 프론트 선택신호(FRONT_N)가 로우 레벨이면, 제1 낸드 게이트(NAND1)는 하이 레벨을 출력한다. 그리고 프론트 선택신호(FRONT_N)가 하이 레벨이면 제1 낸드 게이트(NAND1)는 로우 레벨을 출력한다.
따라서 패드 로직(200)이 트윈 방식으로 동작하지 않는 경우, 프론트 선택신호(FRONT_N)가 로우 레벨로 입력되면 프론트 칩으로 동작하고, 프론트 선택신호(FRONT_N)가 하이 레벨로 입력되면 백 패드로 동작한다.
그러나 패드 로직(200)에 제1 트윈 선택신호(CNFTWIN_N)가 로우 레벨로 인가되어, 트윈 방식으로 동작하는 경우는 제1 낸드 게이트(NAND1)는 프론트 선택신호(FRONT_N)의 입력 레벨에 관계없이 계속하여 하이 레벨만을 출력한다. 따라서 트윈 방식으로 동작을 하면 해당 패드 로직은 프론트 패드로서의 동작만을 한다.
본 발명의 실시 예에서는 트윈 방식으로 동작하면서, 백 패드로도 동작하도록 선택할 수 있는 패드 선택 회로를 제시한다.
도 3b는 본 발명의 실시 예에 따른 멀티 칩 패키지 장치의 패드 선택 회로도이다.
도 3b를 참조하면, 본 발명의 실시 예에 따른 패드 선택 회로는 제1 및 제2 낸드 게이트(NA10, NA20)와, 제1 및 제2 인버터(IN10, IN20)를 포함한다.
제1 낸드 게이트(NA10)에는 프론트 선택신호(FRONT_N)와 제1 트윈 선택신호(CNFTWIN_N)가 입력된다. 그리고 제2 낸드 게이트(N20)에는 제1 낸드 게이트(NA10)의 출력신호와, 제2 트윈 선택신호(CNFTWIN2_N)가 입력된다.
제1 인버터(IN10)는 제2 낸드 게이트(NA20)의 출력 신호를 반전하여 프론트 선택신호(FRONT2BUF)로 출력하고, 제2 인버터(IN20)는 제1 인버터(IN10)가 출력하는 프론트 선택신호(FRONT2BUF)를 반전하여 프론트 백 입출력 선택신호(FB4IO_N)로 출력한다.
상기한 본 발명의 실시 예에 따른 패드 선택 회로는 다음과 같이 프론트 선택신호(FRONT2BUF)와 프론트 백 입출력 선택신호(FB4IO_N)를 출력한다.
먼저, 트윈 방식으로 동작하지 않는 경우, 제1 트윈 선택신호(CNFTWIN_N)는 하이 레벨로 입력되고, 제2 트윈 선택신호(CNFTWIN2_N)도 하이 레벨로 입력된다.
따라서 제1 낸드 게이트(NA10)는 프론트 선택신호(FRONT_N)에 따라 로우 또는 하이 레벨을 출력하고, 제2 낸드 게이트(NA20)도 제1 낸드 게이트(NA10)가 출력하는 로우 또는 하이 레벨 신호를 반전하여 출력한다.
그리고 제2 낸드 게이트(NA20)의 출력 신호는 제1 인버터(IN20)를 통해 반전 출력되어 프론트 선택신호(FRONT2BUF)를 생성한다. 마지막으로 제2 인버터(IN20)가 프론트 선택신호(FRONT2BUF)를 반전 출력하여 프론트 백 입출력 선택신호(FB4IO_N)로서 출력한다. 따라서 트윈 방식으로 동작하지 않을때는 상기 도3a와 동일하게 로직 패드를 프론트 패드 또는 백 패드로 동작하도록 선택한다.
그러나 트윈 방식으로 동작을 하면 제1 트윈 선택 신호(CNFTWIN_N)는 로우 레벨이 된다. 따라서 프론트 선택신호(FRONT_N)가 어떤 레벨을 갖더라도 제1 낸드 게이트(NA10)는 하이 레벨을 출력한다.
그리고 제2 낸드 게이트(NA20)의 출력 신호는 제2 트윈 선택신호(CNFTWIN2_N)에 따라 변경된다. 따라서 로직 패드를 프론트 패드로 사용하고 싶은 경우는 제2 트윈 선택 신호(CNFTWIN2_N)를 하이 레벨로 입력한다.
제2 트윈 선택 신호(CNFTWIN2_N)가 하이 레벨로 입력되면, 제2 낸드 게이트(NA20)의 출력 신호는 로우 레벨이 되고, 제1 인버터(IN10)를 통해 하이 레벨의 프론트 선택 신호(FRONT2BUF)가 생성된다. 그리고 제2 인버터(IN20)를 통해 프론트 선택신호(FRONT2BUF)가 반전 출력됨으로써 프론트 백 입출력 선택신호(FB4IO_N)는 로우 레벨이 출력된다. 따라서 패드는 프론트 패드로 동작한다.
또한 트윈 방식으로 동작하면서 로직 패드가 백 패드로 동작하도록 하기 위해서는 제2 트윈 선택 신호(CNFTWIN2_N)를 로우 레벨로 입력한다.
제2 트윈 선택 신호(CNFTWIN2_N)가 로우 레벨로 입력되면, 제2 낸드 게이트(NA20)의 출력은 하이 레벨이 되고, 제1 인버터(IN10)를 통해 로우 레벨의 프론트 선택신호(FRONT2BUF)가 생성된다. 그리고 제2 인버터(IN20)를 통해 프론트 백 입출력 선택 신호(FB4IO_N)는 하이 레벨로 출력된다. 따라서 해당 로직 패드는 백 패드로 동작한다.
상기한 패드 선택 회로에 의해 본 발명의 실시 예에 따른 멀티 칩 패키지 장치는 트윈 방식에서도 백 패드로 로직 패드를 사용할 수 있도록 함으로써, 4개보다 많은 다수의 칩들을 하나의 패키지로 구성하는 것이 가능하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 멀티 칩 패키지 장치는 트윈 방식을 사용하는 멀티 칩 패키지에서 프론트 패드 구성뿐만 아니라 백 패드 구성도 가능하도록 하여 보다 많은 수의 메모리 칩을 하나의 패키지로 구성할 수 있다.

Claims (4)

  1. 다수의 메모리 칩을 포함하는 멀티 칩 패키지 장치에 있어서,
    각각의 메모리 칩으로부터 제공되는 제 1 프론트 패드 선택 신호 및 트윈 선택 신호에 따라 제 1 신호를 생성하는 제 1 소자; 및
    상기 제 1 신호 및 제 2 프론트 패드 선택 신호에 응답하여 제 2 신호를 생성하기 위한 제 2 소자를 포함하며,
    상기 제 2 프론트 선택 신호가 제 1 레벨이고, 상기 트윈 선택 신호가 제 1 레벨이면 상기 제 2 신호가 프론트 패드 선택 신호 또는 백 패드 선택 신호가 되는 반면,
    상기 트윈 선택 신호가 제 2 레벨이면, 상기 제 2 프론트 선택 신호에 응답하여 상기 제 2 신호가 프론트 패드 선택 신호 또는 백 패드 선택 신호가 되는 것을 특징으로 하는 멀티 칩 패키지 장치.
  2. 제 1항에 있어서,
    상기 트윈 선택 신호는 트윈방식 선택을 위한 퓨즈 컷팅을 통해 생성되는 것을 특징으로 하는 멀티 칩 패키지 장치.
  3. 제 1항에 있어서,
    제 1 및 제 2 소자는 입력되는 신호를 낸드 논리 조합하여 각각 제 1 신호 및 제 2 신호를 생성하는 것을 특징으로 하는 멀티 칩 패키지 장치.
  4. 제 1항에 있어서,
    상기 트윈 선택 신호가 제 2 레벨일 때,
    상기 멀티 칩 패키지 장치가 트윈 방식으로 동작하는 것을 특징으로 하는 멀티 칩 패키지 장치.
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