JP2006203211A - マルチチップモジュールに架橋層を使用する信号再配信 - Google Patents

マルチチップモジュールに架橋層を使用する信号再配信 Download PDF

Info

Publication number
JP2006203211A
JP2006203211A JP2006011352A JP2006011352A JP2006203211A JP 2006203211 A JP2006203211 A JP 2006203211A JP 2006011352 A JP2006011352 A JP 2006011352A JP 2006011352 A JP2006011352 A JP 2006011352A JP 2006203211 A JP2006203211 A JP 2006203211A
Authority
JP
Japan
Prior art keywords
integrated circuit
contact portion
package
layer
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006011352A
Other languages
English (en)
Inventor
Thoai-Thai Le
タイ，リ トアイ
Jong-Hoon Oh
ホン，オウ ジョン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2006203211A publication Critical patent/JP2006203211A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
    • E04G1/00—Scaffolds primarily resting on the ground
    • E04G1/24—Scaffolds primarily resting on the ground comprising essentially special base constructions; comprising essentially special ground-engaging parts, e.g. inclined struts, wheels
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
    • E04G1/00—Scaffolds primarily resting on the ground
    • E04G1/17—Comprising essentially pre-assembled three-dimensional elements, e.g. cubic elements
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
    • E04G1/00—Scaffolds primarily resting on the ground
    • E04G1/28—Scaffolds primarily resting on the ground designed to provide support only at a low height
    • E04G1/30—Ladder scaffolds
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
    • E04G7/00—Connections between parts of the scaffold
    • E04G7/02—Connections between parts of the scaffold with separate coupling elements
    • E04G7/06—Stiff scaffolding clamps for connecting scaffold members of common shape
    • E04G7/20—Stiff scaffolding clamps for connecting scaffold members of common shape for ends of members only, e.g. for connecting members in end-to-end relation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
    • E04G1/00—Scaffolds primarily resting on the ground
    • E04G1/24—Scaffolds primarily resting on the ground comprising essentially special base constructions; comprising essentially special ground-engaging parts, e.g. inclined struts, wheels
    • E04G2001/242—Scaffolds movable on wheels or tracks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

【課題】集積回路チップ積層型のマルチチップモジュールにおいて、モジュールをより薄くすると共に、相互接続部が長くなることを回避する。
【解決手段】マルチチップモジュール（ＭＣＭ）は、第１集積回路３１０および第２集積回路３２０と、第２集積回路３２０の少なくとも一部の上側の架橋層３３０とを備えている。架橋層３３０は、架橋層３３０の第１接触部３３１と架橋層３３０の第２接触部３３６との間の信号経路を形成している。また、架橋層３３０は、第１集積回路３１０からパッケージ３４０の外へ信号を伝送するため、および／または、パッケージ３４０の外から第１集積回路３１０へ信号を受信するために、架橋層３３０の第１接触部３３１と第２集積回路３２０の入力／出力（Ｉ／Ｏ）回路素子との間に信号経路を形成し、第２集積回路３２０のＩ／Ｏ回路素子と架橋層３３０の第２接触部３３６との間に信号経路を形成している。
【選択図】図４

Description

本発明は、概して、マルチチップモジュール（ＭＣＭｓ；ＭＣＭ）に関するものである。
多くの電子アプリケーションは、例えば共通のプリント回路（ＰＣ）板上にまとめて実装された１セットの集積回路（ＩＣ）チップを必要とする。例えば、多くのアプリケーションでは、プロセッサと、一種のメモリー、または、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）および不揮発性（例えば、フラッシュ）メモリーなどの異なる種類のメモリーとが、同じＰＣ板上に備えられている必要がある。スケールメリットが重要である場合は、デバイスを密集して集積でき、ＰＣ板の所要面積のより少ない単一のマルチチップモジュール（ＭＣＭ）に、これらの集積回路をまとめて実装するとよりコスト効率がよいこともある。
図１および図２に、パッケージ封入前の従来技術のＭＣＭ１００を示す。ＭＣＭ１００は、下部集積回路１２０の上側に配置された上部集積回路（ＩＣ）１１０を含む。この下部集積回路１２０は、パッケージ基板１４０の上側に配置されている。上部集積回路１１０のサイズは下部集積回路１２０のサイズよりも小さいので、ＭＣＭ１００を形成するためにワイヤボンディング技術を使用する場合、上部集積回路１１０から下部集積回路１２０を超えてパッケージ基板１４０へ橋渡しするために、ボンドワイヤ１５０などの長いボンドワイヤが必要である。
しかしながら、このような長いボンドワイヤは、ボンドワイヤの安定性は維持しつつＭＣＭ１００用のパッケージをどれほど薄く形成してもよいかを制限することがある。したがって、ＭＣＭの実装を改善するための技術および装置が必要である。
本発明の第１集積回路および第２集積回路をパッケージするための方法は、第１集積回路と第２集積回路とをパッケージする方法であって、第１集積回路の少なくとも一部を第２集積回路の一部の上側に配し、第２集積回路上に設けられ、第１接触部および第２接触部を有しこれらの間の信号経路を形成している架橋層の第１接触部と、第１集積回路の接触部と、を接続し、架橋層の第２接触部と、パッケージ用の接触部とを接続している。
本発明の第１集積回路および第２集積回路をパッケージするための方法は、第１集積回路と第２集積回路とをパッケージする方法であって、第１集積回路の少なくとも一部を第２集積回路の一部の上側に配し、第２集積回路上に設けられ、第２集積回路の入出力回路と伝導接続される架橋層の第１接触部と、第１集積回路の接触部と、を接続し、第１集積回路からパッケージの外へ信号を伝送する、および／または、パッケージの外から第１集積回路が信号を受け取るように、第２集積回路の入出力回路と伝導接続された架橋層の第２接触部とパッケージ用の接触部とを接続している。
本発明のマルチチップモジュール（ＭＣＭ）は、第２の集積回路およびこの第２集積回路の一部の上側に少なくとも一部が配された第１集積回路と、第２集積回路上に設けられ、第１接触部と第２接触部とを有すると共にこれらの間の信号経路を形成している架橋層と、第１集積回路の接触部と架橋層の第１接触部とを伝導接続する第１相互接続部と、架橋層の第２接触部とパッケージ用の接触部とを伝導接続する第２相互接続部と、を有している。
本発明のマルチチップモジュール（ＭＣＭ）は、第２の集積回路およびこの第２集積回路の一部の上側に少なくとも一部が配された第１集積回路と、第２集積回路上に設けられた架橋層と、第１集積回路の接触部と架橋層の第１接触部とを伝導接続する第１相互接続部と、架橋層の第２接触部とパッケージ用の接触部とを伝導接続する第２相互接続部とを有し、第１集積回路からパッケージの外へ信号を伝送する、および／または、パッケージの外から第１集積回路への信号を受け取るように、架橋層には、架橋層の第１接触部と第２集積回路の入出力回路との間の信号経路および入出力回路と架橋層の第２接触部との間の信号経路が形成されている。
本発明の上記の特性を詳しく理解できる方法、すなわち、上記で要約した本発明のより具体的な説明は、添付の図に記載されている一部の実施形態を参照することにより得られるであろう。しかしながら、添付の図は、単に、本発明の典型的な実施形態を示すものである。したがって、添付の図は、本発明の範囲を制限するものとして捉えられるべきではない。なぜなら、本発明は、他の同じように効果的な実施形態も包含するものだからである。
本発明によれば、相互接続部の安定性を維持しつつ、パッケージをより薄くできるとともに、相互接続部が長くなることを回避することができる。
図１は、パッケージ封入前の従来技術のマルチチップモジュール（ＭＣＭ）の平面図である。
図２は、図１の従来技術のＭＣＭの一部分側の断面図である。
図３は、信号再配信用の架橋層を有する、パッケージ封入前のＭＣＭの一実施形態を示す平面図である。
図４は、図３のＭＣＭの一部分側の一実施形態を示す断面図である。
図５は、信号再配信用の架橋層を有する、パッケージ封入前の他のＭＣＭの一部分側の一実施形態を示す断面図である。
図６は、信号再配信用の架橋層を有する、パッケージ封入前のさらに他のＭＣＭを分解した一実施形態の斜視図である。
図７は、信号再配信用の架橋層を用いてＭＣＭを形成するための一実施形態のフローチャートである。
本発明の実施形態は、おおざっぱに言えば、より安定した入力／出力（Ｉ／Ｏ；入出力）相互接続部をマルチチップモジュール（ＭＣＭ）の集積回路に設け易いように、架橋層を用いることにより信号を再配信するものである。本実施形態では、上部集積回路（第１集積回路）と下部集積回路（第２集積回路）上に設けられた架橋層と伝導接続し、さらに、この架橋層をパッケージ用の接触部と伝導接続している。なお、パッケージとは、上部集積回路と下部集積回路とを収容するためのものである。上記構成によれば、架橋層を介在させている分、上部集積回路とパッケージ用の接触部とを接続していた従来技術より短い相互接続部を使用することができる。従って、相互接続部の安定性を維持しつつ、パッケージをより薄くできるとともに、相互接続部が長くなることを回避することができる。例えば、従来よりも短いボンドワイヤを用いることができる。
図３および図４は、パッケージ封入する前のマルチチップモジュール（ＭＣＭ）３００の一実施形態を示している。ＭＣＭ３００は、これらの図に示すように、上部集積回路３１０と、下部集積回路３２０と、下部集積回路３２０の少なくとも一部の上側に設けられた架橋層３３０と、パッケージ基板３４０と、を備えている。
上部集積回路３１０および下部集積回路３２０は、任意の適切な回路（回路素子）を備えている。例えば、本実施の形態では、上部集積回路３１０はダイナミックランダムアクセスメモリー（ＤＲＡＭ）を備えており、下部集積回路３２０はフラッシュメモリーまたは電気的に消去可能なプログラマブル読み取り専用メモリー（ＥＥＰＲＯＭ）を備えている。また、これらに限定されず、上部集積回路３１０は任意の適切なメモリー回路を備えていてもよく、下部集積回路３２０はプロセッサ回路を備えていてもよい。さらに他の例では、上部集積回路３１０は相補形金属酸化膜半導体（ＣＭＯＳ）技術を用いる回路を備えていてもよく、下部集積回路３２０はバイポーラ技術を用いる回路を備えていてもよい。さらに、上部集積回路３１０および下部集積回路３２０が、システムインパッケージ（system in a package; SiP）としてＭＣＭ３００を形成するための回路を備えていてもよい。
上部集積回路３１０は、架橋層３３０の接触部を露出させた状態で、下部集積回路３２０の上側に配されている。図３に示すように、上部集積回路３１０の長さおよび／または幅は、下部集積回路３２０の長さおよび／または幅よりも短くなっている。また、下部集積回路３２０は、パッケージ基板３４０の接触部を露出させた状態で、パッケージ基板３４０上に配されている。
換言すれば、上部集積回路３１０の少なくとも一部は、露出した接触部を有する架橋層３３０の少なくとも一部を残して、下部集積回路３２０の一部の上側に配置されている。図３に示すように、上部集積回路３１０の長さおよび／または幅が、下部集積回路３２０の長さおよび／または幅よりも短い実施形態もある。下部集積回路３２０の少なくとも一部は、１つまたは複数の露出した接触部を有するパッケージ基板３４０の少なくとも一部を残して、パッケージ基板３４０の一部の上側に配置されている。
架橋層３３０は、架橋層３３０の第１接触部（例えば、ボンディングパッド３３１・３３２など）と架橋層３３０の第２接触部（例えば、ボンディングパッド３３６・３３７など）との間の信号経路を形成している。
上部集積回路３１０は、下部集積回路３２０側とは反対側の表面に、接触部（ボンディングパッド３１１・３１２など）を有している。上部集積回路３１０の接触部と架橋層３３０の第１接触部との間は、第１相互接続部にて伝導接続されている。第１相互接続部は、例えばボンドワイヤから成っている。図３および図４に示すように、ボンドワイヤ３５１は、例えばボンディングパッド３１１とボンディングパッド３３１とを相互に接続するために使用されている。
架橋層３３０の第２接触部とパッケージ基板３４０の接触部（例えば、ボンディングパッド３４６・３４７など；パッケージ用の接続部）との間は第２相互接続部にて伝導接続されている。第２相互接続部は、例えばボンドワイヤから成っている。図３および図４に示すように、ボンドワイヤ３５６は、例えばボンディングパッド３３６とボンディングパッド３４６とを相互に接続するために使用されている。
架橋層３３０は、上部集積回路３１０上の任意の適切な場所にある接触部とパッケージ基板３４０上の任意の適切な場所にある接触部との間に信号経路を設け易くするために、第１接触部と第２接触部との間の信号経路を架橋層３３０上の任意の適切な場所に形成してもよい。このように、上部集積回路３１０用の入出力相互接続部をパッケージ基板３４０によってどこに作成したほうがよいかをそれほど考えずに、上部集積回路３１０を比較的簡単に設計してもよい実施形態もある。図３および図４に示すように、架橋層３３０を設けることにより、上部集積回路３１０上の、パッケージ基板３４０の一方側に近いところにある接触部と、パッケージ基板３４０上の、上記パッケージ基板３４０一方側と同じ側にある接触部との間に、信号経路が設け易くなる。また、架橋層３３０を設けることにより、上部集積回路３１０上の、パッケージ基板３４０の一方側に近いところにある接触部と、パッケージ基板３４０上の、上記パッケージ基板３４０の一方側とは異なる側にある接触部との間に、信号経路が設け易くなる。
さらに、架橋層３３０が、下部集積回路３２０の任意の適切な場所にある任意の適切な回路と、架橋層３３０上の任意の適切な場所にある接触部との間に信号経路を形成していてもよい。接触部が、パッケージ基板３４０に対する入出力相互接続部を下部集積回路３２０に設けるため、相互接続部（例えば、ボンドワイヤなど）によって、パッケージ基板３４０上の接触部と伝導接続されていてもよい。また、接触部が、入出力相互接続部を上部集積回路３１０と下部集積回路３２０との間に設け易くするため、相互接続部（例えば、ボンドワイヤなど）によって、上部集積回路３１０上の接触部と伝導接続してもよい。
パッケージ入出力相互接続部が共通に使用されるように、架橋層３３０が、上部集積回路３１０と下部集積回路３２０との双方の信号経路を形成していてもよい。また、これによりＭＣＭ３００を、入出力相互接続部の数を減らして設計することができる。例えば、このＭＣＭ３００は、共通の数のアドレス、データ、または、外部ピンから架橋層３３０を介して双方のデバイスへ敷設された命令線を共用している、異なる種類のメモリーデバイス（例えば、ＤＲＡＭとフラッシュメモリー）を備えていてもよい。
図５に示すように、架橋層３３０の第２接触部とパッケージ基板３４０との間に伝導接続された共通の相互接続部（例えば、ワイヤボンド５５６）を用いてもよい。このように、上部集積回路３１０と下部集積回路３２０との双方に、パッケージ基板３４０へのＩ／Ｏ相互接続部を設ければ、架橋層３３０上の第１接触部（例えば、ボンディングパッド５３１など）と第２接触部（例えば、ボンディングパッド５３６など）との間、および、架橋層３３０上の第２接触部と例えばパッド３２１を介した下部集積回路３２０の回路との間の信号経路を形成することができる。同図では、パッド３２１の上側に第２接触部が設けられているが、架橋層３３０が、架橋層３３０上の第２接触部と下部集積回路３２０の任意の適切な場所にある任意の適切な回路との間に、信号経路を形成してもよい。
架橋層３３０は、任意の適切な信号経路を任意の適切な方法で形成するために、下部集積回路３２０の上側に任意の適切な方法で形成されてもよい。架橋層３３０が、相互に交差して重なり合う信号経路を形成するために、複数の下位層として形成されてもよい。また、架橋層３３０が、下部集積回路３２０の上側の付加的な金属層として形成されてもよい。
図６に、パッケージ封入前のマルチチップモジュール（ＭＣＭ）６００の一実施形態を示す。ＭＣＭ６００は、上部集積回路６１０と、下部集積回路６２０と、下部集積回路６２０の少なくとも一部の上側の架橋層６３０と、パッケージ基板６４０とを備えている。上部集積回路６１０と、下部集積回路６２０と、架橋層６３０と、パッケージ基板６４０とは、図３および図４に記載の上部集積回路３１０と、下部集積回路３２０と、架橋層３３０と、パッケージ基板３４０とに概ね対応している。
図６の架橋層６３０は、架橋層６３０の第１接触部（例えば、ボンディングパッド６３１など）と下部集積回路６２０の入力／出力（Ｉ／Ｏ）回路（入出力回路；回路）６２８との間の信号経路を形成していると共に、入出力回路６２８と架橋層６３０の第２接触部（例えば、ボンディングパッド６３６など）との間の信号経路を形成している。
第１相互接続部（例えば、ボンドワイヤ６５１など）は、上部集積回路６１０の接触部（例えば、ボンディングパッド６１１など）と、架橋層６３０の第１接触部との間を伝導接続している。第２相互接続部（例えば、ボンドワイヤ６５６など）は、架橋層６３０の第２接触部と、パッケージ基板６４０の接触部（例えば、ボンディングパッド６４６など）との間を伝導接続している。
このように上部集積回路６１０をパッケージ基板６４０へ相互接続することにより、上部集積回路６１０は、下部集積回路６２０の入出力回路６２８を使用して、ＭＣＭ６００用のパッケージの外へ信号を伝送、および／または、ＭＣＭ６００用のパッケージの外から信号を受信することができる。入出力回路６２８が、上部集積回路６１０の入出力信号を切り替える任意の適切な回路を備えていていてもよい。また、入出力回路６２８が、上部集積回路６１０の入出力インターフェースとして機能するように任意の適切な回路を備えていてよい。上部集積回路６１０を下部集積回路６２０の入出力回路６２８と相互接続することにより、さらに、上部集積回路６１０と下部集積回路６２０との間の信号接続をより迅速なものとし、下部集積回路６２０用の入出力相互接続部のパッケージ上への適切に搭載する実施形態でもよい。
図７に、信号再配信用の架橋層を用いてマルチチップモジュール（ＭＣＭ）を形成するためのフローチャート７００を示す。フローチャート７００を、例えば図３に示すＭＣＭ３００または図６に示すＭＣＭ６００を形成するために使用してもよい。
図７に示すように、第１集積回路を形成し（７０２）、第２集積回路を形成する（７０４）。第１集積回路および第２集積回路を、任意の適切な回路を含めて任意の適切な方法によって形成してもよい。第１集積回路は、図３〜５に示す上部集積回路３１０または図６に示す上部集積回路６１０に概ね対応している一方、第２集積回路は、図３〜５に示す下部集積回路３２０または図６に示す下部集積回路６２０に対応している。
次に、第２集積回路（の少なくとも一部）上に架橋層を形成する（７０６）。架橋層を、任意の適切な方法によって、任意の適切な第２集積回路上に形成してもよい。さらに、第１集積回路の少なくとも一部を、第２集積回路の一部の上側に配置する（７０８）。第１集積回路を、架橋層の直上に配置し、任意の適切な方法で架橋層と接続してもよい。架橋層が第２集積回路の上側のみ形成されている実施形態には、第１集積回路を、第２集積回路の直上に配置し、任意の適切な方法で第２集積回路と接続してもよい。
第１集積回路の接触部を、架橋層の接触部と接続する（７１０）。架橋層の接触部を、パッケージ用の接触部と接続する（７１２）。
このような接触部は、任意の適切な方法で（例えば、ボンディングパッドの形で）形成されてもよい。パッケージ用の接触部が、パッケージ基板上に形成されており、このパッケージ基板の上側に、第２集積回路が配置されていてもよい。パッケージ基板は、任意の適切な金属で形成されていてもよい。また、パッケージ用の接触部が、パッケージリードフレーム上に設けられていてもよい。
接触部は、任意の適切な相互接続部（例えば、ボンドワイヤなど）を使用して任意の適切な方法で相互に接続されていてもよい。ここでは、任意の適切なワイヤボンディング技術を使用している。
第１集積回路および第２集積回路を封入する（７１４）。第１集積回路および第２集積回路を、任意の適切な材料を使用して任意の適切な方法で封入してもよい。
上記した７０２・７０４・７０６・７０８・７１０・７１２および／または７１４での作業を、任意の適切な順序で行ってもよい。また、上記作業は、任意の適切な他の作業を伴う任意の適切な作業の実行と並行して行ってもよいし、並行せずに行ってもよい。例えば、第２集積回路を（７０４）で形成した後に、第１集積回路を（７０２）で形成してもよい。
この詳細な説明で使用したように、「上部」、「下部」および「上側」などの方向に関する用語は、空間にＭＣＭがどのように方向付けられているかに関係なく、基準となる１つのフレームとマルチチップモジュール（ＭＣＭ）との関係を説明し易いように使用したものである。
したがって、ＭＣＭの集積回路により適切な入出力相互接続部を設け易いように、一般的に、マルチチップモジュール（ＭＣＭ）のために架橋層を用いて信号再配信する本発明の実施形態が説明された。上記記載は、本発明の実施形態についてのものであるが、本発明の基本範囲に反することなく本発明の他の実施形態および更なる実施形態が考案されてもよい。本発明の範囲は、特許請求の範囲によって決定される。
パッケージ封入前の従来技術のマルチチップモジュール（ＭＣＭ）の平面図である。 図１の従来技術のＭＣＭの一部分側の断面図である。 信号再配信用の架橋層を有する、パッケージ封入前のＭＣＭの一実施形態を示す平面図である。 図３のＭＣＭの一部分側の一実施形態を示す断面図である。 信号再配信用の架橋層を有する、パッケージ封入前の他のＭＣＭの一部分側の一実施形態を示す断面図である。 信号再配信用の架橋層を有する、パッケージ封入前のさらに他のＭＣＭを分解した一実施形態の斜視図である。 信号再配信用の架橋層を用いてＭＣＭを形成するための一実施形態のフローチャートである。

Claims (22)

  1. 第１集積回路および第２集積回路をパッケージする方法であって、
    第１集積回路の少なくとも一部を第２集積回路の一部の上側に配し、
    第２集積回路上に設けられ、第１接触部および第２接触部を有しこれらの間の信号経路を形成している架橋層の第１接触部と、第１集積回路の接触部と、を接続し、
    架橋層の第２接触部と、パッケージ用の接触部とを接続することを特徴とする方法。
  2. 架橋層の第２接触部とパッケージ用の接触部との接続は、架橋層の第２接触部に伝導接続されている第２集積回路の回路とパッケージ用の接触部との接続を含むことを特徴とする請求項１に記載の方法。
  3. 第１集積回路の接触部と架橋層の第１接触部との接続は、架橋層の第１接触部と、第２集積回路とは反対側にある第１集積回路の表面の接触部との接続を含むことを特徴とする請求項１に記載の方法。
  4. 第１集積回路の接触部と架橋層の第１接触部との接続は、ワイヤボンディング技術にて行うことを特徴とする請求項１に記載の方法。
  5. 架橋層の第２接触部とパッケージ用の接触部との接続は、ワイヤボンディング技術にて行うことを特徴とする請求項１に記載の方法。
  6. 第１集積回路および第２集積回路をパッケージする方法であって、
    第１集積回路の少なくとも一部を第２集積回路の一部の上側に配し、
    第２集積回路上に設けられ、第２集積回路の入出力回路と伝導接続される架橋層の第１接触部と、第１集積回路の接触部と、を接続し、
    第１集積回路からパッケージの外へ信号を伝送する、および／または、パッケージの外から第１集積回路が信号を受け取るように、第２集積回路の入出力回路と伝導接続された架橋層の第２接触部とパッケージ用の接触部とを接続することを特徴とする方法。
  7. 第１集積回路の接触部と架橋層の第１接触部との接続は、架橋層の第１接触部と、第２集積回路とは反対側にある第１集積回路の表面の接触部との接続を含むことを特徴とする請求項６に記載の方法。
  8. 第１集積回路の接触部と架橋層の第１接触部との接続は、ワイヤボンディング技術にて行うことを特徴とする請求項６に記載の方法。
  9. 架橋層の第２接触部とパッケージ用の接触部との接続は、ワイヤボンディング技術にて行うことを特徴とする請求項６に記載の方法。
  10. 第２の集積回路およびこの第２集積回路の一部の上側に少なくとも一部が配された第１集積回路と、
    第２集積回路上に設けられ、第１接触部と第２接触部とを有すると共にこれらの間の信号経路を形成している架橋層と、
    第１集積回路の接触部と架橋層の第１接触部とを伝導接続する第１相互接続部と、
    架橋層の第２接触部とパッケージ用の接触部とを伝導接続する第２相互接続部と、を有していることを特徴とするマルチチップモジュール。
  11. 架橋層は、この架橋層の第２接触部と第２集積回路の回路との間の信号経路を規定していることを特徴とする請求項１０に記載のマルチチップモジュール。
  12. 第１相互接続部は、第２集積回路とは反対側にある第１集積回路の表面の接触部と、架橋層の第１接触部とを伝導接続することを特徴とする請求項１０に記載のマルチチップモジュール。
  13. 第１相互接続部は、ボンドワイヤから成っていることを特徴とする請求項１０に記載のマルチチップモジュール。
  14. 第２相互接続部は、ボンドワイヤから成っていることを特徴とする請求項１０に記載のマルチチップモジュール。
  15. パッケージ基板をさらに備えており、
    第２集積回路はこのパッケージ基板上に配されており、
    パッケージ用の接触部は、パッケージ基板上に形成されていることを特徴とする接触部１０に記載のマルチチップモジュール。
  16. 第１集積回路はＤＲＡＭを備え、第２集積回路はフラッシュメモリーを備えていることを特徴とする請求項１０に記載のマルチチップモジュール。
  17. 第２の集積回路およびこの第２集積回路の一部の上側に少なくとも一部が配された第１集積回路と、
    第２集積回路上に設けられた架橋層と、
    第１集積回路の接触部と架橋層の第１接触部とを伝導接続する第１相互接続部と、
    架橋層の第２接触部とパッケージ用の接触部とを伝導接続する第２相互接続部とを有し、
    第１集積回路からパッケージの外へ信号を伝送する、および／または、パッケージの外から第１集積回路への信号を受け取るように、架橋層には、架橋層の第１接触部と第２集積回路の入出力回路との間の信号経路および入出力回路と架橋層の第２接触部との間の信号経路が形成されていることを特徴とするマルチチップモジュール。
  18. 第１相互接続部は、第２集積回路とは反対側の表面にある第１集積回路の接触部と、架橋層の第１接触部とを伝導接続していることを特徴とする請求項１７に記載のマルチチップモジュール。
  19. 第１相互接続部は、ボンドワイヤから成っていることを特徴とする請求項１７に記載のマルチチップモジュール。
  20. 第２相互接続部は、ボンドワイヤから成っていることを特徴とする請求項１７に記載のマルチチップモジュール。
  21. パッケージ基板をさらに備えており、
    第２集積回路はこのパッケージ基板上に配されており、
    パッケージ用の接触部は、パッケージ基板上に形成されていることを特徴とする接触部１７に記載のマルチチップモジュール。
  22. 第１集積回路はＤＲＡＭを備え、第２集積回路はフラッシュメモリーを備えていることを特徴とする請求項１７に記載のマルチチップモジュール。
JP2006011352A 2005-01-20 2006-01-19 マルチチップモジュールに架橋層を使用する信号再配信 Pending JP2006203211A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/039,293 US20060157866A1 (en) 2005-01-20 2005-01-20 Signal redistribution using bridge layer for multichip module

Publications (1)

Publication Number Publication Date
JP2006203211A true JP2006203211A (ja) 2006-08-03

Family

ID=36650766

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006011352A Pending JP2006203211A (ja) 2005-01-20 2006-01-19 マルチチップモジュールに架橋層を使用する信号再配信

Country Status (5)

Country Link
US (1) US20060157866A1 (ja)
JP (1) JP2006203211A (ja)
KR (1) KR100689350B1 (ja)
CN (1) CN1832121A (ja)
DE (1) DE102006001999A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271026B2 (en) * 2005-03-14 2007-09-18 Infineon Technologies Ag Method for producing chip stacks and chip stacks formed by integrated devices
US20060202317A1 (en) * 2005-03-14 2006-09-14 Farid Barakat Method for MCP packaging for balanced performance
US20070210433A1 (en) * 2006-03-08 2007-09-13 Rajesh Subraya Integrated device having a plurality of chip arrangements and method for producing the same
JP2010010407A (ja) * 2008-06-27 2010-01-14 Toshiba Corp 半導体記憶装置
JP6122290B2 (ja) 2011-12-22 2017-04-26 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 再配線層を有する半導体パッケージ
US8704384B2 (en) 2012-02-17 2014-04-22 Xilinx, Inc. Stacked die assembly
US8704364B2 (en) * 2012-02-08 2014-04-22 Xilinx, Inc. Reducing stress in multi-die integrated circuit structures
US8957512B2 (en) 2012-06-19 2015-02-17 Xilinx, Inc. Oversized interposer
US8869088B1 (en) 2012-06-27 2014-10-21 Xilinx, Inc. Oversized interposer formed from a multi-pattern region mask
US9026872B2 (en) 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
CN103246553B (zh) * 2013-04-09 2016-12-28 北京兆易创新科技股份有限公司 一种增强型Flash芯片和一种芯片封装方法
CN103247612B (zh) * 2013-04-09 2015-09-23 北京兆易创新科技股份有限公司 一种增强型flash芯片和一种芯片封装方法
US9547034B2 (en) 2013-07-03 2017-01-17 Xilinx, Inc. Monolithic integrated circuit die having modular die regions stitched together
CN104103532A (zh) * 2014-06-26 2014-10-15 中国航天科工集团第三研究院第八三五七研究所 一种多基板立体封装芯片方法
US9915869B1 (en) 2014-07-01 2018-03-13 Xilinx, Inc. Single mask set used for interposer fabrication of multiple products
CN107104259B (zh) * 2017-05-25 2019-07-12 东莞质研工业设计服务有限公司 一种3dB电桥
US10381295B2 (en) * 2017-09-12 2019-08-13 Nxp Usa, Inc. Lead frame having redistribution layer
US11270946B2 (en) 2019-08-30 2022-03-08 Stmicroelectronics Pte Ltd Package with electrical interconnection bridge

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19701165C1 (de) * 1997-01-15 1998-04-09 Siemens Ag Chipkartenmodul
JP3560488B2 (ja) * 1999-01-29 2004-09-02 ユナイテッド マイクロエレクトロニクス コープ マルチチップ用チップ・スケール・パッケージ
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
DE10044148A1 (de) * 2000-09-06 2002-03-21 Infineon Technologies Ag Elektronisches Bauteil mit gestapelten Bausteinen und Verfahren zu seiner Herstellung
US6552416B1 (en) * 2000-09-08 2003-04-22 Amkor Technology, Inc. Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring
JP2002134685A (ja) * 2000-10-26 2002-05-10 Rohm Co Ltd 集積回路装置
DE10101875B4 (de) * 2001-01-16 2006-05-04 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten Halbleiterchips und Verfahren zu seiner Herstellung
JP4790157B2 (ja) * 2001-06-07 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置
DE10138278C1 (de) * 2001-08-10 2003-04-03 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten elektronischen Bauelementen und Verfahren zur Herstellung derselben
DE10139985B4 (de) * 2001-08-22 2005-10-27 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip sowie Verfahren zu seiner Herstellung
DE10142120A1 (de) * 2001-08-30 2003-03-27 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
DE10142119B4 (de) * 2001-08-30 2007-07-26 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
US6664176B2 (en) * 2001-08-31 2003-12-16 Infineon Technologies Ag Method of making pad-rerouting for integrated circuit chips
JP3886793B2 (ja) * 2001-12-03 2007-02-28 株式会社ルネサステクノロジ 半導体集積回路装置
US7205647B2 (en) * 2002-09-17 2007-04-17 Chippac, Inc. Semiconductor multi-package module having package stacked over ball grid array package and having wire bond interconnect between stacked packages
DE10259221B4 (de) * 2002-12-17 2007-01-25 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
US20060202317A1 (en) * 2005-03-14 2006-09-14 Farid Barakat Method for MCP packaging for balanced performance
US7271026B2 (en) * 2005-03-14 2007-09-18 Infineon Technologies Ag Method for producing chip stacks and chip stacks formed by integrated devices

Also Published As

Publication number Publication date
KR100689350B1 (ko) 2007-03-02
DE102006001999A1 (de) 2006-07-27
US20060157866A1 (en) 2006-07-20
KR20060084806A (ko) 2006-07-25
CN1832121A (zh) 2006-09-13

Similar Documents

Publication Publication Date Title
JP2006203211A (ja) マルチチップモジュールに架橋層を使用する信号再配信
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
KR100843214B1 (ko) 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
US8138610B2 (en) Multi-chip package with interconnected stacked chips
KR101070913B1 (ko) 반도체 칩 적층 패키지
JP5222509B2 (ja) 半導体装置
US7888785B2 (en) Semiconductor package embedded in substrate, system including the same and associated methods
US8193637B2 (en) Semiconductor package and multi-chip package using the same
JP2008515203A (ja) 積層されたダイモジュール
JP2004349694A (ja) 集積回路の相互接続方法
EP1280203A2 (en) 3D-Semiconductor Package
KR101000457B1 (ko) 다중 기판 영역 기반의 패키지 및 이의 제조 방법
KR101252261B1 (ko) 집적 회로 다이, ｓｉｐ 장치 제조 방법 및 멀티칩 패키지장치 제조 방법
JP2008294423A (ja) 半導体装置
US20060202317A1 (en) Method for MCP packaging for balanced performance
JP2007134426A (ja) マルチチップモジュール
US8283765B2 (en) Semiconductor chip and stacked semiconductor package having the same
US8169066B2 (en) Semiconductor package
US7868439B2 (en) Chip package and substrate thereof
JP2005286126A (ja) 半導体装置
US20100079966A1 (en) Memory module
KR20190094632A (ko) 반도체 패키지
JP4343727B2 (ja) 半導体装置
JP2010258254A (ja) 半導体装置
KR101089647B1 (ko) 단층 패키지 기판 및 그 제조방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081111

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090721