CN1832121A - 利用桥层的多芯片模块的信号再分配 - Google Patents

利用桥层的多芯片模块的信号再分配 Download PDF

Info

Publication number
CN1832121A
CN1832121A CNA2006100089237A CN200610008923A CN1832121A CN 1832121 A CN1832121 A CN 1832121A CN A2006100089237 A CNA2006100089237 A CN A2006100089237A CN 200610008923 A CN200610008923 A CN 200610008923A CN 1832121 A CN1832121 A CN 1832121A
Authority
CN
China
Prior art keywords
integrated circuit
contact areas
bridge layer
assembly
mcm
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006100089237A
Other languages
English (en)
Inventor
T·－T·乐
J·-H·区
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1832121A publication Critical patent/CN1832121A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
    • E04G1/00—Scaffolds primarily resting on the ground
    • E04G1/24—Scaffolds primarily resting on the ground comprising essentially special base constructions; comprising essentially special ground-engaging parts, e.g. inclined struts, wheels
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
    • E04G1/00—Scaffolds primarily resting on the ground
    • E04G1/17—Comprising essentially pre-assembled three-dimensional elements, e.g. cubic elements
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
    • E04G1/00—Scaffolds primarily resting on the ground
    • E04G1/28—Scaffolds primarily resting on the ground designed to provide support only at a low height
    • E04G1/30—Ladder scaffolds
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
    • E04G7/00—Connections between parts of the scaffold
    • E04G7/02—Connections between parts of the scaffold with separate coupling elements
    • E04G7/06—Stiff scaffolding clamps for connecting scaffold members of common shape
    • E04G7/20—Stiff scaffolding clamps for connecting scaffold members of common shape for ends of members only, e.g. for connecting members in end-to-end relation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
    • E04G1/00—Scaffolds primarily resting on the ground
    • E04G1/24—Scaffolds primarily resting on the ground comprising essentially special base constructions; comprising essentially special ground-engaging parts, e.g. inclined struts, wheels
    • E04G2001/242—Scaffolds movable on wheels or tracks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Architecture (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structural Engineering (AREA)
  • Civil Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种多芯片模块(MCM)包括第一集成电路和第二集成电路，在第二集成电路的至少一部分上方的桥层，导电连接在第一集成电路的一个或多个接触区域与桥层的一个或多个第一接触区域之间的一个或多个第一互连，以及导电连接在桥层的一个或多个第二接触区域与组件的一个或多个接触区域之间的一个或多个第二互连。第一集成电路的至少一部分位于第二集成电路的一部分上方。桥层的一个或多个实施例可以限定在桥层的一个或多个第一接触区域与桥层的一个或多个第二接触区域之间的一个或多个信号路径。桥层的一个或多个实施例可以限定桥层的一个或多个第一接触区域与第二集成电路的输入/输出(I/O)电路之间的一个或多个信号路径，并且可以限定第二集成电路的I/O电路与桥层的一个或多个第二接触区域之间的一个或多个信号路径，从而将信号从第一集成电路传输到组件外部，和/或从组件外部接收信号给第一集成电路。

Description

利用桥层的多芯片模块的信号再分配
技术领域
本发明通常涉及一种多芯片模块(MCMs)。
背景技术
许多电子设备都需要一套组装在一起的集成电路(IC)芯片，例如，组装在普通印制电路(PC)板上。例如，许多设备需要在相同的PC板上包括一种处理器和一些型号的存储器或者不同型号的存储器，例如动态随机存取存储器(DRAM)和非易失性(例如，闪存)存储器。如果规定了经济规模，则有时需要较多的花费来将这些集成电路组装到单个多芯片模块(MCM)中，从而使设备紧密的集成并且占用较少的PC板空间。
图1和图2示出了在组件封装之前的MCM100的现有技术。MCM100包括位于下部集成电路120上方的上部集成电路(IC)110，其中下部集成电路120位于组件基底140上方。由于上部集成电路110的尺寸比下部集成电路120的尺寸小，因此利用引线接合技术形成MCM100需要长的接合线，例如接合线150，从而从上部集成电路110越过下部集成电路120跨接到组件基底140。但是，当要保持接合线的稳定性时，这样的长接合线会限制MCM100的组件可以形成的薄度。
因此，需要改进MCM组件的技术和装置。
发明内容
用于组装第一集成电路和第二集成电路的一种或多种所公开的方法包括，设置第一集成电路的至少一部分到第二集成电路的一部分上方，在第二集成电路的至少一部分上方连接第一集成电路的一个或多个接触区域到桥层的一个或多个第一接触区域，并且连接桥层的一个或多个第二接触区域到组件的一个或多个接触区域。桥层限定了桥层的一个或多个第一接触区域与桥层的一个或多个第二接触区域之间的一个或多个信号路径。
用于组装第一集成电路和第二集成电路的一个或多个所公开的方法包括，设置第一集成电路的至少一部分到第二集成电路的一部分上方，在第二集成电路的至少一部分上方连接第一集成电路的一个或多个接触区域到桥层的一个或多个第一接触区域，并且连接桥层的一个或多个第二接触区域到组件的一个或多个接触区域。一个或多个第一接触区域导电连接到第二集成电路的输入/输出(I/O)电路。一个或多个第二接触区域导电连接到第二集成电路的I/O电路，以将第一集成电路的信号传输到组件外部，和/或从组件外部接收信号给第一集成电路。
一个或多个所公开的多芯片模块(MCM)包括第一集成电路和第二集成电路、在第二集成电路的至少一部分上方的桥层、导电连接在第一集成电路的一个或多个接触区域与桥层的一个或多个第一接触区域之间的一个或多个第一互连、以及导电连接在桥层的一个或多个第二接触区域与组件的一个或多个接触区域之间的一个或多个第二互连。第一集成电路的至少一部分位于第二集成电路的一部分的上方。桥层限定了桥层的一个或多个第一接触区域与桥层的一个或多个第二接触区域之间的一个或多个信号路径。
一个或多个所公开的多芯片模块(MCM)包括第一集成电路和第二集成电路、在第二集成电路的至少一部分上方的桥层，导电连接在第一集成电路的一个或多个接触区域与桥层的一个或多个第一接触区域之间的一个或多个第一互连、以及导电连接在桥层的一个或多个第二接触区域与组件的一个或多个接触区域之间的一个或多个第二互连。第一集成电路的至少一部分位于第二集成电路的一部分上方。该桥层限定了桥层的一个或多个第一接触区域与第二集成电路的输入/输出(I/O)电路之间的一个或多个信号路径，并且限定了在第二集成电路的I/O电路与桥层的一个或多个第二接触区域之间的一个或多个信号路径，从而将第一集成电路的信号传输到组件外部，和/或从组件外接收信号给第一集成电路。
附图说明
因此为了详细理解本发明的上述被列举的特征，将参照实施例来更加具体的描述之前仅简要说明的本发明内容，其中一些实施例在附图中被说明。但是，应当注意，附图仅仅描述本发明的典型实施例，因此不能认为限制了本发明的范围，因为本发明可以是其它等同效果的实施例。
图1示出了在组件封装之前的多芯片模块(MCM)现有技术的平面图；
图2示出了图1的现有技术MCM的部分侧面、截面图；
图3示出了在组件封装之前的MCM的一个或多个实施例的平面图，其具有用于信号再分配的桥层；
图4示出了一个或多个实施例的图3的MCM的部分侧面、截面图；
图5示出了在组件封装之前的另一个MCM的部分侧面、截面图的一个或多个实施例，其具有用于信号再分配的桥层；
图6示出了在组件封装之前的另一个MCM的放大、透视图的一个或多个实施例，其具有用于信号再分配的桥层；以及
图7示出了一个或多个实施例的利用信号再分配的桥层形成MCM的流程图。
具体实施方式
本发明的实施例通常利用多芯片模块(MCM)的桥层提供信号再分配，以帮助提供MCM的一个或多个集成电路的更加稳定的输入/输出(I/O)互连。对于一个或多个实施例，较短的互连可以被用来在下部集成电路上导电连接上部集成电路到桥层，并且导电连接桥层到用于容纳上部和下部集成电路的组件的一个或多个接触区域。在这种方式中，可以避免例如长接合线的长互连，从而当保持互连的稳定性的同时使组件可以做得更薄。
图3和图4示出了组件封装之前的多芯片模块(MCM)300的一个或多个实施例。MCM300包括上部集成电路310、下部集成电路320、在下部集成电路320的至少一部分上的桥层330，以及组件基底340。
上部和下部集成电路310和320可以包括任意合适的电路。一个例子是，上部集成电路310可以包括动态随机存取存储器(DRAM)电路，并且下部集成电路320可以包括闪存或者电可擦除可编程只读存储器(EEPROM)电路。另一个例子是，上部集成电路310可以包括任意合适的存储电路，下部集成电路320可以包括处理器电路。另一个例子是，上部集成电路310可以包括使用互补金属氧化物半导体(CMOS)技术的任意合适的电路，下部集成电路320可以包括使用双极技术的任意合适的电路。一个或多个实施例的上部和下部集成电路310和320可以包括形成作为组件中系统(SiP)的MCM300的电路。
上部集成电路310的至少一部分位于下部集成电路320的上方，留下桥层330的至少一部分，其中该部分具有暴露的接触区域。如图3所示，一个或多个实施例的上部集成电路310的长度和/或宽度可以比下部集成电路320的长度和/或宽度小。下部集成电路320的至少一部分位于组件基底340的一部分上，留下组件基底340的至少一部分，其中该部分具有一个或多个暴露的接触区域。
桥层330限定了在桥层330的一个或多个第一接触区域和桥层330的一个或多个第二接触区域之间的一个或多个信号路径，其中第一接触区域例如是焊接区331和332，第二接触区域例如是焊接区336和337。
一个或多个第一互连导电连接在上部集成电路310的一个或多个接触区域与桥层330的一个或多个第一接触区域之间。一个或多个实施例的上部集成电路310可以在上部集成电路310背对下部集成电路320的一个表面处具有一个或多个接触区域，例如焊接区311和312。一个或多个实施例的第一互连可以包括，例如接合线。如图3和4所示，例如接合线351可以用来互连焊接区311和331。
一个或多个第二互连导电连接到桥层330的一个或多个第二接触区域与组件基底340的一个或多个接触区域之间，例如焊接区346和347。一个或多个实施例的第二互连可以包括，例如接合线。如图3和4所示，例如接合线356可以用来互连焊接区336和346。
桥层330可以限定在桥层330上的任何合适位置的第一和第二接触区域之间的信号路径，从而提供在上部集成电路310上的任意合适位置的接触区域与组件基底340上的任意合适位置的接触区域之间的信号路径。在这种方式中，一个或多个实施例的上部集成电路310的设计可以减少对形成上部集成电路310的输入/输出(I/O)在哪里与组件基底340互连的关注。如图3和4所示，一个或多个实施例的桥层330可以提供位于上部集成电路310上更接近于组件基底340的一侧的接触区域与沿着组件基底340相同侧位于组件基底340上的接触区域之间的信号路径。一个或多个实施例的桥层330可以提供一种位于上部集成电路310上更接近于组件基底340的一侧的接触区域与沿着组件基底340的不同侧位于组件基底340上的接触区域之间的信号路径。
一个或多个实施例的桥层330也可以限定下部集成电路320中的任意合适位置上的任何合适电路与在桥层320上的任意合适位置上的一个或多个接触区域之间的一个或多个信号路径。一个或多个实施例的这样的接触区域可以通过例如接合线的互连，而导电连接到组件基底340上的接触区域，从而提供下部集成电路320的输入/输出(I/O)互连到组件基底340。这样的一个或多个实施例的接触区域可以通过例如接合线的互连导电连接到在上部集成电路310上的接触区域，从而提供上部集成电路310和下部集成电路320之间的输入/输出(I/O)互连。
一个或多个实施例的桥层330可以限定用于上部集成电路310和下部集成电路320的一个或多个信号路径，从而共享一个或多个组件的输入/输出(I/O)互连。在这种方式中，一个或多个实施例的MCM300可以被设计为减少I/O互连的数量。例如，MCM300可以包括不同类型的存储设备(例如，DRAM和闪存)，这些存储设备通过桥层330共享从外部管脚到达它们的多条公共的地址、数据或者命令线。
如图5所示，一个或多个实施例的桥层330可以限定桥层330上的第一和第二接触区域之间的信号路径，例如焊接区531和536，并可以通过例如垫片321限定桥层330上的第二接触区域与下部集成电路320的电路之间的信号路径，从而利用相同的互连提供一种用于上部集成电路310和下部集成电路320的I/O互连到组装基底340，该相同的互连例如是导电连接在桥层330的第二接触区域和组件基底340之间的引线接合556。尽管在垫片321上限定了第二接触区域，但是一个或多个实施例的桥层330可以限定桥层330上的第二接触区域与下部集成电路320中的任意合适位置处的任何合适电路之间的信号路径。
桥层330可以以任何适合的方式形成在下部集成电路320上方，从而以任意合适的方式限定任何合适的一个或多个信号路径。一个或多个实施例的桥层330可以形成为多个子层，以限定相互交叉的信号路径。一个或多个实施例的桥层330可以形成为在下部集成电路320上方的一个或多个附加金属层。
图6示出了在组件封装之前的多芯片模块(MCM)600的一个或多个实施例。MCM600包括上部集成电路610、下部集成电路620、在下部集成电路620的至少一部分上方的桥层630以及组件基底640。上部集成电路610、下部集成电路620、桥层630和组件基底640通常对应于图3和图4的上部集成电路310、下部集成电路320、桥层330和组件基底340。
图6的桥层630限定了桥层630的一个或多个第一接触区域与下部集成电路620的输入/输出(I/O)电路628之间的信号路径，其中第一接触区域例如是焊接区631，并且限定了I/O电路628与桥层630的一个或多个第二接触区域之间的一个或多个信号路径，其中第二接触区域例如是焊接区636。
一个或多个第一互连，例如接合线651，导电连接在上部集成电路610的一个或多个接触区域与桥层630的一个或多个第一接触区域之间，其中上部集成电路610的一个或多个接触区域例如是焊接区611。一个或多个第二互连，例如接合线656，导电连接在桥层630的一个或多个第二接触区域与组件基底640的一个或多个接触区域之间，其中组件基底640的一个或多个接触区域例如是焊接区646。
通过以这种方式将上部集成电路610互连到组件基底640，上部集成电路610然后可以利用下部集成电路620的I/O电路628，传输信号到MCM600的组件外部和/或从MCM600的组件外部接收信号。一个或多个实施例的I/O电路628可以包括任意合适的电路来切换上部集成电路610的I/O信号。一个或多个实施例的I/O电路628可以包括任意合适的电路来用作为上部集成电路610的I/O接口。互连上部集成电路610到下部集成电路620的I/O电路628的一个或多个实施例也可以提供一种在上部集成电路610和下部集成电路620之间的更快的信号连接，并可以提供一种在下部集成电路620的组件I/O互连上的稳定的负载。
图7示出了一个或多个实施例使用用于信号再分配的桥层形成多芯片模块(MCM)的流程图700。可以使用流程图700来形成例如图3的MCM300或者图6的MCM600。
如图7所示，对于块702，形成第一集成电路，对于块704，形成第二集成电路。第一和第二集成电路可以以任意合适的方式形成，从而包括任意合适的电路。第一集成电路通常对应于图3-5的上部集成电路310或者图6的上部集成电路610，第二集成电路通常对应于图3-5的下部集成电路320或者图6的下部集成电路620。
对于块706，桥层形成在第二集成电路的至少一部分上。桥层可以以任何合适的方式形成在第二集成电路的任意合适的一个或多个部分或全部上方。对于块708，第一集成电路的至少一部分位于第二集成电路的一部分上方。一个或多个实施例的第一集成电路可以直接位于桥层上并且以任意合适的方式连接到桥层。对于桥层仅仅形成在第二集成电路的一个或多个部分上的一个或多个实施例，一个或多个实施例的第一集成电路可以直接位于第二集成电路上方，并且以任意合适的方式连接到第二集成电路。
对于块710，第一集成电路的一个或多个接触区域连接到桥层的一个或多个接触区域。对于块712，桥层的一个或多个接触区域连接到组件的一个或多个接触区域。
这样的接触区域可以以任意合适的方式限定，例如以焊接区的形式限定。一个或多个实施例的组件的一个或多个接触区域可以限定在组件基底上，其中第二集成电路可以位于组件基底上方。该组件基底可以由任意合适的材料形成。一个或其它的多个实施例的组件的一个或多个接触区域可以限定在组件引线框上。
接触区域可以利用任何适合的互连以任意合适的方式相互连接，例如利用接合线。对于一个或多个实施例，可以使用任意合适的引线接线技术。
对于块714，第一和第二集成电路被封装。可以利用任意合适的材料以任意合适的方式封装第一和第二集成电路。
块702、704、706、708、710、712和/或714的操作可以以任意合适的顺序执行，并且可以被执行或可以不被执行，从而及时使得任何合适操作和任意其它合适操作的性能叠加。一个例子是，可以在块704中形成第二集成电路之后在块702中形成第一集成电路。
该详细描述中所使用的这些方向术语，例如上部、下部和上方，是为了便于相对于参考的一个框架描述多芯片模块(MCM)，而跟MCM在空间可能的方向无关。
本发明的实施例已经描述了通常利用多芯片模块(MCM)的桥层提供信号再分配，从而给MCM的一个或多个集成电路提供更加稳定的输入/输出(I/O)互连。虽然前述的内容描述的是本发明的实施例，但是，不脱离本发明的基本范围的情况下，可以设计本发明的其它和进一步实施例，并且本发明的范围由附属的权利要求所确定。

Claims (22)

1、一种用于组装第一集成电路和第二集成电路的方法，包括：
将第一集成电路的至少一部分置于第二集成电路的一部分上方；
在第二集成电路的至少一部分上方连接第一集成电路的一个或多个接触区域到桥层的一个或多个第一接触区域，该桥层限定在该桥层的一个或多个第一接触区域与该桥层的一个或多个第二接触区域之间的一个或多个信号路径；以及
连接该桥层的一个或多个第二接触区域到组件的一个或多个接触区域。
2、如权利要求1的方法，其中连接桥层的一个或多个第二接触区域到组件的一个或多个接触区域的步骤包括，将导电连接到第二集成电路的电路的一个或多个第二接触区域连接到组件的一个或多个接触区域。
3、如权利要求1的方法，其中连接第一集成电路的一个或多个接触区域到桥层的一个或多个第一接触区域的步骤包括，将在第一集成电路背对第二集成电路的一个表面上的一个或多个接触区域连接到桥层的一个或多个第一接触区域。
4、如权利要求1的方法，其中连接第一集成电路的一个或多个接触区域到桥层的一个或多个第一接触区域的步骤包括，使用引线接线技术。
5、如权利要求1的方法，其中连接桥层的一个或多个第二接触区域到组件的一个或多个接触区域的步骤包括，使用引线接线技术。
6、一种用来组装第一集成电路和第二集成电路的方法，包括：
将第一集成电路的至少一部分放置在第二集成电路的一部分上方；
在第二集成电路的至少一部分上方连接第一集成电路的一个或多个接触区域到桥层的一个或多个第一接触区域，一个或多个第一接触区域导电连接到第二集成电路的输入/输出(I/O)电路；以及
连接桥层的一个或多个第二接触区域到组件的一个或多个接触区域，一个或多个第二接触区域导电连接到第二集成电路的I/O电路，以将来自第一集成电路的信号传输到组件外部，和/或从组件外部接收信号给第一集成电路。
7、如权利要求6的方法，其中连接第一集成电路的一个或多个接触区域到桥层的一个或多个第一接触区域的步骤包括，连接第一集成电路背对第二集成电路的一个表面上的一个或多个接触区域到桥层的一个或多个第一接触区域。
8、如权利要求6的方法，其中连接第一集成电路的一个或多个接触区域到桥层的一个或多个第一接触区域的步骤包括，使用引线接线技术。
9、如权利要求6的方法，其中连接桥层的一个或多个第二接触区域到组件的一个或多个接触区域的步骤包括，使用引线接线技术。
10、一种多芯片模块(MCM)，包括：
第一集成电路和第二集成电路，其中第一集成电路的至少一部分位于第二集成电路的一部分上方；
在第二集成电路的至少一部分上方的桥层，该桥层限定在该桥层的一个或多个第一接触区域与该桥层的一个或多个第二接触区域之间的一个或多个信号路径；
导电连接在第一集成电路的一个或多个接触区域与桥层的一个或多个第一接触区域之间的一个或多个第一互连；以及
导电连接在桥层的一个或多个第二接触区域与组件的一个或多个接触区域之间的一个或多个第二互连。
11、如权利要求10的多芯片模块(MCM)，其中所述桥层限定在该桥层的一个或多个第二接触区域与第二集成电路的电路之间的一个或多个信号路径。
12、如权利要求10的多芯片模块(MCM)，其中一个或多个第一互连导电连接在第一集成电路背对第二集成电路的一个表面上的一个或多个接触区域与桥层的一个或多个第一接触区域之间。
13、如权利要求10的多芯片模块(MCM)，其中一个或多个第一互连包括接合线。
14、如权利要求10的多芯片模块(MCM)，其中一个或多个第二互连包括接合线。
15、如权利要求10的多芯片模块(MCM)，包括组件基底，其中第二集成电路位于组件基底的上方，并且其中组件的一个或多个接触区域被限定在组件基底上。
16、如权利要求10的多芯片模块(MCM)，其中第一集成电路包括动态随机存取存储器，和第二集成电路包括闪存。
17、一种多芯片模块(MCM)，包括：
第一集成电路和第二集成电路，其中第一集成电路的至少一部分位于第二集成电路的一部分上方；
桥层位于第二集成电路的至少一部分上方；
一个或多个第一互连，其导电连接在第一集成电路的一个或多个接触区域与桥层的一个或多个第一接触区域之间；以及
一个或多个第二互连，其导电连接在桥层的一个或多个第二接触区域与组件的一个或多个接触区域之间，
其中该桥层限定在该桥层的一个或多个第一接触区域与第二集成电路的输入/输出(I/O)电路之间的一个或多个信号路径，并且限定在第二集成电路的I/O电路与该桥层的一个或多个第二接触区域之间的一个或多个信号路径，从而将信号从第一集成电路传输到组件外部，和/或从组件外部接收信号给第一集成电路。
18、如权利要求17的多芯片模块(MCM)，其中一个或多个第一互连导电连接在第一集成电路背对第二集成电路的一个表面上的一个或多个接触区域与桥层的一个或多个第一接触区域之间。
19、如权利要求17的多芯片模块(MCM)，其中一个或多个第一互连包括接合线。
20、如权利要求17的多芯片模块(MCM)，其中一个或多个第二互连包括接合线。
21、如权利要求17的多芯片模块(MCM)，包括组件基底，其中第二集成电路位于该组件基底的上方，并且其中组件的一个或多个接触区域被限定在该组件基底上。
22、如权利要求17的多芯片模块(MCM)，其中第一集成电路包括动态随机存取存储器，和第二集成电路包括闪存。
CNA2006100089237A 2005-01-20 2006-01-20 利用桥层的多芯片模块的信号再分配 Pending CN1832121A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/039,293 US20060157866A1 (en) 2005-01-20 2005-01-20 Signal redistribution using bridge layer for multichip module
US11/039293 2005-01-20

Publications (1)

Publication Number Publication Date
CN1832121A true CN1832121A (zh) 2006-09-13

Family

ID=36650766

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006100089237A Pending CN1832121A (zh) 2005-01-20 2006-01-20 利用桥层的多芯片模块的信号再分配

Country Status (5)

Country Link
US (1) US20060157866A1 (zh)
JP (1) JP2006203211A (zh)
KR (1) KR100689350B1 (zh)
CN (1) CN1832121A (zh)
DE (1) DE102006001999A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103532A (zh) * 2014-06-26 2014-10-15 中国航天科工集团第三研究院第八三五七研究所 一种多基板立体封装芯片方法
WO2014166167A1 (zh) * 2013-04-09 2014-10-16 北京兆易创新科技股份有限公司 一种增强型Flash芯片和一种芯片封装方法
WO2014166165A1 (zh) * 2013-04-09 2014-10-16 北京兆易创新科技股份有限公司 一种增强型flash芯片和一种芯片封装方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271026B2 (en) * 2005-03-14 2007-09-18 Infineon Technologies Ag Method for producing chip stacks and chip stacks formed by integrated devices
US20060202317A1 (en) * 2005-03-14 2006-09-14 Farid Barakat Method for MCP packaging for balanced performance
US20070210433A1 (en) * 2006-03-08 2007-09-13 Rajesh Subraya Integrated device having a plurality of chip arrangements and method for producing the same
JP2010010407A (ja) * 2008-06-27 2010-01-14 Toshiba Corp 半導体記憶装置
JP6122290B2 (ja) 2011-12-22 2017-04-26 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 再配線層を有する半導体パッケージ
US8704384B2 (en) 2012-02-17 2014-04-22 Xilinx, Inc. Stacked die assembly
US8704364B2 (en) * 2012-02-08 2014-04-22 Xilinx, Inc. Reducing stress in multi-die integrated circuit structures
US8957512B2 (en) 2012-06-19 2015-02-17 Xilinx, Inc. Oversized interposer
US8869088B1 (en) 2012-06-27 2014-10-21 Xilinx, Inc. Oversized interposer formed from a multi-pattern region mask
US9026872B2 (en) 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
US9547034B2 (en) 2013-07-03 2017-01-17 Xilinx, Inc. Monolithic integrated circuit die having modular die regions stitched together
US9915869B1 (en) 2014-07-01 2018-03-13 Xilinx, Inc. Single mask set used for interposer fabrication of multiple products
CN107104259B (zh) * 2017-05-25 2019-07-12 东莞质研工业设计服务有限公司 一种3dB电桥
US10381295B2 (en) * 2017-09-12 2019-08-13 Nxp Usa, Inc. Lead frame having redistribution layer
US11270946B2 (en) 2019-08-30 2022-03-08 Stmicroelectronics Pte Ltd Package with electrical interconnection bridge

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19701165C1 (de) * 1997-01-15 1998-04-09 Siemens Ag Chipkartenmodul
JP3560488B2 (ja) * 1999-01-29 2004-09-02 ユナイテッド マイクロエレクトロニクス コープ マルチチップ用チップ・スケール・パッケージ
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
DE10044148A1 (de) * 2000-09-06 2002-03-21 Infineon Technologies Ag Elektronisches Bauteil mit gestapelten Bausteinen und Verfahren zu seiner Herstellung
US6552416B1 (en) * 2000-09-08 2003-04-22 Amkor Technology, Inc. Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring
JP2002134685A (ja) * 2000-10-26 2002-05-10 Rohm Co Ltd 集積回路装置
DE10101875B4 (de) * 2001-01-16 2006-05-04 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten Halbleiterchips und Verfahren zu seiner Herstellung
JP4790157B2 (ja) * 2001-06-07 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置
DE10138278C1 (de) * 2001-08-10 2003-04-03 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten elektronischen Bauelementen und Verfahren zur Herstellung derselben
DE10139985B4 (de) * 2001-08-22 2005-10-27 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip sowie Verfahren zu seiner Herstellung
DE10142120A1 (de) * 2001-08-30 2003-03-27 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
DE10142119B4 (de) * 2001-08-30 2007-07-26 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
US6664176B2 (en) * 2001-08-31 2003-12-16 Infineon Technologies Ag Method of making pad-rerouting for integrated circuit chips
JP3886793B2 (ja) * 2001-12-03 2007-02-28 株式会社ルネサステクノロジ 半導体集積回路装置
US7205647B2 (en) * 2002-09-17 2007-04-17 Chippac, Inc. Semiconductor multi-package module having package stacked over ball grid array package and having wire bond interconnect between stacked packages
DE10259221B4 (de) * 2002-12-17 2007-01-25 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
US20060202317A1 (en) * 2005-03-14 2006-09-14 Farid Barakat Method for MCP packaging for balanced performance
US7271026B2 (en) * 2005-03-14 2007-09-18 Infineon Technologies Ag Method for producing chip stacks and chip stacks formed by integrated devices

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014166167A1 (zh) * 2013-04-09 2014-10-16 北京兆易创新科技股份有限公司 一种增强型Flash芯片和一种芯片封装方法
WO2014166165A1 (zh) * 2013-04-09 2014-10-16 北京兆易创新科技股份有限公司 一种增强型flash芯片和一种芯片封装方法
US9396798B2 (en) 2013-04-09 2016-07-19 Gigadevice Semiconductor (Beijing) Inc. Enhanced flash chip and method for packaging chip
US9728520B2 (en) 2013-04-09 2017-08-08 Gigadevice Semiconductor (Beijing) Inc. Enhanced flash chip and method for packaging chip
CN104103532A (zh) * 2014-06-26 2014-10-15 中国航天科工集团第三研究院第八三五七研究所 一种多基板立体封装芯片方法

Also Published As

Publication number Publication date
DE102006001999A1 (de) 2006-07-27
US20060157866A1 (en) 2006-07-20
JP2006203211A (ja) 2006-08-03
KR20060084806A (ko) 2006-07-25
KR100689350B1 (ko) 2007-03-02

Similar Documents

Publication Publication Date Title
CN1832121A (zh) 利用桥层的多芯片模块的信号再分配
US7687899B1 (en) Dual laminate package structure with embedded elements
KR101925427B1 (ko) 적층가능 마이크로전자 패키지 구조
US8097940B2 (en) Stack package
JP5067662B2 (ja) 装着可能な集積回路パッケージインパッケージシステムおよびその製造方法
US20030183934A1 (en) Method and apparatus for stacking multiple die in a flip chip semiconductor package
US20090026628A1 (en) Electrical connections for multichip modules
US20070210443A1 (en) Integrated circuit package on package system
US7884473B2 (en) Method and structure for increased wire bond density in packages for semiconductor chips
CN1846311A (zh) 可堆叠的电子组件
US8283765B2 (en) Semiconductor chip and stacked semiconductor package having the same
US20170294407A1 (en) Passive element package and semiconductor module comprising the same
KR101473905B1 (ko) 오프셋 적층형 다이를 구비한 집적회로 패키지 시스템
US20050023674A1 (en) Multi-chip module having bonding wires and method of fabricating the same
US20050093143A1 (en) Semiconductor package for memory chips
US10978403B2 (en) Package structure and method for fabricating the same
US8372690B2 (en) SiP substrate
KR101252305B1 (ko) 멀티칩 모듈
US7714422B2 (en) Electronic module with a semiconductor chip and a component housing and methods for producing the same
KR20110055985A (ko) 스택 패키지
US20050009243A1 (en) Semiconductor device and method of manufacturing the same, cirucit board, and electronic instrument
CN1641876A (zh) 集成电路模块中的安装结构
US20040089930A1 (en) Simplified stacked chip assemblies
KR19980025890A (ko) 리드 프레임을 이용한 멀티 칩 패키지
US20030043555A1 (en) Electronic component with at least two stacked semiconductor chips and process for producing the electronic component

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20060913