JP2010258254A - 半導体装置 - Google Patents

Abstract

【課題】積層型の半導体装置の信頼性の向上を図る。
【解決手段】下段の第１配線基板３にフリップチップ接続されたＳＯＣ１と、上段の第２配線基板４にフリップチップ接続されたＳＤＲＡＭ２と、第１配線基板３と第２配線基板４とを接続する複数の第２ボール電極６と、第１配線基板３の第１下面３ｂに接続された複数の第１ボール電極５とからなり、第２配線基板４の内部には、第２メタル層４ｃとこの第２メタル層４ｃ上に配置された第２絶縁層４ｄとが設けられ、上段のＳＤＲＡＭ２が第２配線基板４の第２絶縁層４ｄより上に配置されているため、下段のＳＯＣ１と上段のＳＤＲＡＭ２の放熱経路１２ａ，１２ｂを切り分けることができ、下段のＳＯＣ１の熱を実装基板１１に逃がすことができる。これにより、積層型のＳＩＰ７の信頼性の向上を図ることができる。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、積層型の半導体装置に適用して有効な技術に関する。

半導体チップをモジュール基板上にフリップチップ実装したモジュールを積層して成る積層型半導体装置の放熱構造において、モジュール基板及びマザーボードに、これらを厚み方向に貫通する放熱用ビアが、半導体チップまたは熱伝導材に接触するように形成された構造が記載されている（例えば、特許文献１参照）。

また、積層型半導体装置において、半導体基板の裏面に放熱用の金属パターンを形成し、さらに半導体基板の厚み方向に貫通する貫通ビアを形成し、半導体装置の金属パターンに伝達された熱を、この金属パターンが設けられた半導体装置の裏面側に隣り合う半導体装置の貫通ビアに伝達する技術が記載されている（例えば、特許文献２参照）。

特開２０００−１２７６５号公報 特開２００６−２９５１１９号公報

複数の半導体チップ（ＩＣ（Integrated Circuit））を積層したＳＩＰ（System In Package)や半導体パッケージを積層したＰＯＰ（Package On Package) 等の半導体装置において、下段側の半導体チップとして、消費電力が大きくて発熱量が多いシステムオンチップ（以降、単にＳＯＣ(System On Chip)とも言う）やマイコンチップを搭載し、上段側の半導体チップとして、消費電力が小さくて発熱量が少ないＤＲＡＭ（Dynamic Random Access Memory) 等のメモリチップやアナログＩＣを搭載した積層型の半導体装置が知られている。

前述のような積層型の半導体装置では、メモリチップやアナログＩＣ等の制御を行うＳＯＣやマイコンチップが、外部装置との信号のやり取りも行う。したがって、配線基板における配線パターンの引き回しを少しでも容易にするために、ＳＯＣやマイコンチップは、下段側に搭載されることが多い。

今後、ＳＯＣやマイコンチップの高性能化や高集積化が進んでいくと、発熱量がさらに多くなるため、放熱対策が必須となる。

例えば、下段にＳＯＣが搭載され、上段にＤＲＡＭが搭載される半導体装置では、ＳＯＣとＤＲＡＭとで、温度耐性が異なっている。ＳＯＣの温度耐性は、ジャンクション温度Ｔｊ換算で約１２５℃であるのに対して、ＤＲＡＭの温度耐性は、雰囲気温度Ｔａ＝７０℃〜８５℃、ケース温度Ｔｃ＝８５℃〜９５℃、ジャンクション温度Ｔｊ換算でおおよそ１００℃未満である。ＤＲＡＭでは、記憶が失われないように電荷を補充するリフレッシュと呼ばれる動作があり、このリフレッシュ動作を満足させるための温度が規格によって雰囲気温度Ｔａ＝７０℃〜８５℃、ケース温度Ｔｃ＝８５℃〜９５℃と定められている。

したがって、今後、ＳＯＣの発熱量がさらに多くなると、ＳＯＣから発せられる熱が上段のＤＲＡＭに伝わってＤＲＡＭが動作不良に至り、半導体装置が不良となることが問題である。

なお、前記特許文献１（特開２０００−１２７６５号公報）には、半導体チップの表面側に半導体チップと接する埋め込み導体を設け、バンプ電極を介して実装基板側に熱を逃がす構造が記載されており、また、前記特許文献２（特開２００６−２９５１１９号公報）には、同様に、半導体チップの表面側に半導体チップと接する導電パターンを設け、バンプ電極を介して実装基板側に熱を逃がす構造が記載されている。

しかしながら、前記特許文献１や２の半導体装置においては、下段の半導体チップから発せられる熱が上段の半導体チップに伝わらないような構造に形成されていないため、前述のような下段にＳＯＣが搭載され、上段にＤＲＡＭが搭載される場合には、下段のＳＯＣの熱が上段のＤＲＡＭに伝わってＤＲＡＭが動作不良を引き起し、半導体装置が不良となる。

すなわち、下段の半導体チップの放熱経路と上段の半導体チップの放熱経路が切り分けられていないため、ＳＯＣの熱がＤＲＡＭに伝わり、ＤＲＡＭの温度が許容範囲を越えて動作不良を引き起し、その結果、半導体装置不良に至る。

本発明は、上記課題に鑑みてなされたものであり、その目的は、積層型の半導体装置の信頼性の向上を図ることができる技術を提供することにある。

また、本発明の他の目的は、発熱量が多い半導体チップの放熱効果を高めることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

すなわち、本発明は、複数の第１ボール電極、またはランド電極を介して実装基板に接続し得るものであり、第１上面とその反対側の第１下面とを有し、第１絶縁層を備えた第１配線基板と、前記第１配線基板の前記第１上面上に搭載された第１半導体チップと、第２上面とその反対側の第２下面とを有し、前記第１半導体チップ上に配置され、前記第１配線基板と複数の第２ボール電極を介して電気的に接続された第２配線基板と、前記第２配線基板の前記第２上面上に搭載された第２半導体チップと、前記第１配線基板の前記第１下面に設けられた前記複数の第１ボール電極と、を有し、前記第１半導体チップは、前記第２半導体チップより発熱量が多く、前記第２配線基板は、メタル層と前記メタル層上に配置された第２絶縁層とを備えるとともに、前記メタル層の一部は、前記複数の第２ボール電極のうちの何れかを介して前記第１配線基板に電気的に接続され、前記第２配線基板の前記第２絶縁層上に前記第２半導体チップが搭載されているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

チップ積層型の半導体装置において、下段の半導体チップと上段の半導体チップの放熱経路を切り分けることで、下段の半導体チップの熱が上段の半導体チップに伝わらないため、半導体装置の信頼性の向上を図ることができる。

また、発熱量の異なる半導体チップを積層する際に、発熱量が多い半導体チップの放熱効果を高めることができる。

本発明の実施の形態の半導体装置の構造の一例を示す断面図である。 図１に示す半導体装置の実装構造と放熱経路の一例を示す部分断面図である。 図１に示す半導体装置の回路構造の一例を示すブロック図である。 図１に示す半導体装置に組み込まれるメタル層における配線パターンの一例を示す平面図である。 本発明の実施の形態の第１変形例の半導体装置の回路構造を示すブロック図である。 図５に示す半導体装置に組み込まれるメタル層における配線パターンの一例を示す平面図である。 本発明の実施の形態における第２変形例の半導体装置の構造を示す断面図である。 本発明の実施の形態における第３変形例の半導体装置の構造を示す断面図である。 本発明の実施の形態における第４変形例の半導体装置の構造を示す断面図である。 本発明の実施の形態における第５変形例の半導体装置の構造を示す断面図である。 本発明の実施の形態における第６変形例の半導体装置の構造を示す断面図である。

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。

また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置の実装構造と放熱経路の一例を示す部分断面図、図３は図１に示す半導体装置の回路構造の一例を示すブロック図、図４は図１に示す半導体装置に組み込まれるメタル層における配線パターンの一例を示す平面図である。

本実施の形態の半導体装置は、複数の半導体チップがそれぞれ配線基板を介して積層されて成る半導体パッケージであり、本実施の形態では、前記半導体装置の一例として、ＳＩＰ７を取り上げて説明する。

なお、ＳＩＰ７は、図１に示すように、配線基板上に下段の半導体チップが搭載され、さらにこのチップ上に上段の半導体チップが配線基板を介して搭載されており、下段の半導体チップの方が上段の半導体チップより発熱量が多いものである。つまり、下段には、ＳＯＣ１やマイコンチップ等の発熱量の多い半導体チップが搭載され、上段には、ＤＲＡＭやＳＤＲＡＭ（Synchronous ＤＲＡＭ) ２またはアナログＩＣ等の発熱量の少ない半導体チップが搭載されている。本実施の形態では、下段の半導体チップの一例としてＳＯＣ１を取り上げ、上段の半導体チップの一例としてＳＤＲＡＭ２を取り上げて説明するが、各半導体チップはこれらに限定されるものではない。

ＳＩＰ７の詳細構造について説明すると、第１上面３ａとその反対側の第１下面３ｂとを有し、かつ第１絶縁層３ｄを備えた下段側の第１配線基板３と、第１配線基板３の第１上面３ａ上に搭載された下段側の第１半導体チップであるＳＯＣ１と、第２上面４ａとその反対側の第２下面４ｂとを有するとともに、ＳＯＣ１上に配置され、かつ第１配線基板３と複数の第２ボール電極６を介して電気的に接続された上段側の第２配線基板４と、第２配線基板４の第２上面４ａ上に搭載された上段側の第２半導体チップであるＳＤＲＡＭ２とを備えている。

さらに、第２配線基板４は、第２メタル層（メタル層）４ｃと第２メタル層４ｃ上に配置された断熱層でもある第２絶縁層４ｄとを備えるとともに、第２メタル層４ｃの一部は、複数の第２ボール電極６のうちの何れかを介して第１配線基板３に電気的に接続されている。また、第２配線基板４の第２絶縁層４ｄ上にＳＤＲＡＭ２が搭載されている。第２配線基板４の表面には、ソルダーレジスト４ｅが形成されている。

また、第１配線基板３の第１下面３ｂにはＳＩＰ７の外部接続端子となる複数の第１ボール電極５が、例えば、格子状配列で設けられており、ＳＩＰ７は、図２に示すように、複数の第１ボール電極５を介して実装基板１１に接続（実装）することが可能な半導体装置である。

また、下段の第１半導体チップであるＳＯＣ１は、第１配線基板３の第１上面３ａの中央部にその第１主面１ａを下に向けてフリップチップ接続で実装されている。すなわち、ＳＯＣ１は、複数の第１バンプ電極１ｄを介して第１配線基板３の第１上面３ａ上に搭載されている。一方、上段の第２半導体チップであるＳＤＲＡＭ２も、同様に、第２配線基板４の第２上面４ａの中央部にその第２主面２ａを下に向けてフリップチップ接続で実装されている。つまり、ＳＤＲＡＭ２は、複数の第２バンプ電極２ｄを介して第２配線基板４の第２上面４ａ上に搭載されている。

また、下段の第１配線基板３と上段の第２配線基板４とを電気的に接続する複数の第２ボール電極６は、ＳＯＣ１の外側の領域において、第１配線基板３の周縁部に配置されている。

また、第１配線基板３には、複数の第２ボール電極６のうちの複数のＧＮＤ端子同士を電気的に接続する第１メタル層３ｃが形成されており、さらに第１メタル層３ｃの表裏両面側には第１絶縁層３ｄが形成されている。

一方、第２配線基板４には、複数の第２ボール電極６のうちの前記複数のＧＮＤ端子同士を電気的に接続する第２メタル層４ｃが形成されており、さらに第２メタル層４ｃの上層には断熱層となる第２絶縁層４ｄが形成されている。したがって、ＳＤＲＡＭ２は、第２絶縁層４ｄより上方の位置、すなわち第２絶縁層４ｄより上層の位置の第２上面４ａ上にフリップチップ接続されている。

また、第１配線基板３では、内部に層間配線である複数のビア３ｅが設けられており、例えば、ＧＮＤ用の第２ボール電極６と第１メタル層３ｃとが複数のビア３ｅを介して電気的に接続されている。一部にはレーザービア３ｇも形成されている。第１配線基板３は、例えば、フォトリソ技術等によって形成された多層配線を有するビルドアップ基板である。

一方、第２配線基板４は、例えば、ビア用の貫通孔がドリル加工によって形成された貫通基板である。

このように上段の第２配線基板４に高価なビルドアップ基板ではなく、安価な前記貫通基板を用いることにより、ＳＩＰ７の製造コストを低減することができる。

また、第１配線基板３と第２配線基板４の間には封止用の樹脂であるレジン１０が充填されており、ＳＯＣ１の周囲やＳＯＣ１のフリップチップ接続部、さらには複数の第２ボール電極６の周囲にレジン１０が埋め込まれて、ＳＯＣ１や第２ボール電極６が封止されて保護されている。なお、レジン１０は、例えば、エポキシ系の樹脂である。

また、ＳＤＲＡＭ２の上方を向いた第２裏面２ｂにはヒートスプレッダ８が設けられている。ヒートスプレッダ８は、熱伝導率の高い金属製の材質から形成されていることが好ましく、ＳＤＲＡＭ２から発せられる熱を上方の外部に放出する構造となっている。

なお、第１ボール電極５や第２ボール電極６は、例えば、半田ボール電極であり、また、第１バンプ電極１ｄや第２バンプ電極２ｄは、例えば、半田バンプ電極もしくは金バンプ電極である。

本実施の形態のＳＩＰ７では、下段に配置された第１半導体チップであるＳＯＣ１は、上段に配置された第２半導体チップであるＳＤＲＡＭ２より発熱量が多い。これは、ＳＯＣ１は、ＣＰＵ（Central Processing Unit)を有するとともに、その動作がプログラムによって制御される回路を有するシステムオンチップであり、一方、ＳＤＲＡＭ２は、単にメモリ回路を備えたメモリチップであるためである。

つまり、ＳＯＣ１は、例えば、ＳＤＲＡＭ２を制御するコントロール機能、通信機能及びグラフィック機能等を備えており、したがって、内部に組み込まれているトランジスタの数も多いため、ＳＤＲＡＭ２等のメモリチップに比べて発熱量が遥かに多い。

別の言い方をすると、ＳＯＣ１の単位時間に動作している回路の数は、ＳＤＲＡＭ２より多い。また、ＳＯＣ１のパッド数（第１パッド１ｃの数）は、ＳＤＲＡＭ２のパッド数（第２パッド２ｃの数）より多い。

したがって、ＳＯＣ１は、ＳＤＲＡＭ２より消費電力が大きく、発熱量が多い。

すなわち、ＳＩＰ７では、下段のＳＯＣ１の方が、上段のＳＤＲＡＭ２に比べて発熱量が遥かに多い。ＳＯＣ１の発熱量は、例えば、約５Ｗ（ワット）であり、一方、ＳＤＲＡＭ２の発熱量は、例えば、０．５Ｗ程度である。つまり、ＳＯＣ１とＳＤＲＡＭ２とでは、ＳＯＣ１の方が約１０倍発熱量が大きい。

なお、ＳＯＣ１は複数の電源レベルを持つが、その中でＳＤＲＡＭ２と接続される信号用の電源とＳＤＲＡＭ２とで実動作時の電源レベルは同じであり、動作電圧は、例えば、３Ｖである。

一方で、ＳＩＰ７では、ＳＤＲＡＭ２は、ＳＯＣ１より温度耐性が低い。ＳＤＲＡＭ２の温度耐性は、例えば、雰囲気温度Ｔａ＝７０℃〜８５℃、ジャンクション温度Ｔｊ換算で１００℃未満程度であり、一方、ＳＯＣ１の温度耐性は、例えば、ジャンクション温度Ｔｊ換算で１２５℃程度である。

したがって、仮にジャンクション温度Ｔｊ換算で１００℃の温度雰囲気の場合には、ＳＯＣ１は温度が許容範囲内であるため、その機能に支障を来すことはないが、ＳＤＲＡＭ２では温度が許容範囲を越えているため、不具合が出る可能性がある。

そこで、ＳＯＣ１から発せられる熱をＳＤＲＡＭ２に伝えないようにする必要があるが、本実施の形態のＳＩＰ７では、この対策として、ＳＯＣ１とＳＤＲＡＭ２とで放熱経路を切り分けており、これにより、ＳＯＣ１から発せられる熱がＳＤＲＡＭ２に伝わらない構造となっている。

すなわち、図２に示すようにＳＩＰ７では、上段の半導体チップの放熱経路１２ｂと下段の半導体チップの放熱経路１２ａを切り分け、一方の半導体チップから発せられる熱が他方の半導体チップに影響しないような構造となっている。具体的には、発熱量が多い下段のＳＯＣ１から発せられる熱は、図２の放熱経路１２ａに示すように第１ボール電極５や第２ボール電極６等を介して実装基板１１に逃がす。

これに対して、上段のＳＤＲＡＭ２では、図２の放熱経路１２ｂに示すようにＳＤＲＡＭ２の第２裏面２ｂに設けられたヒートスプレッダ８を介して外部に熱を放す。

つまり、ＳＩＰ７おいては、下段のＳＯＣ１は下方の実装基板１１に熱を逃がし、一方、上段のＳＤＲＡＭ２は、上方に熱を逃がす構造となっており、それぞれの半導体チップの放熱経路１２ａ，１２ｂを切り分けた構造となっている。

なお、図２のＳＩＰ７の実装構造に示すように、ＳＩＰ７の外部接続端子である複数の第１ボール電極５とこれらに対応する実装基板１１の電極１１ａとが半田接続されている。

また、本実施の形態のＳＩＰ７では、上段の第２配線基板４内に、第２メタル層（メタル層）４ｃが設けられており、この第２メタル層４ｃは、下段のＳＯＣ１の第１裏面１ｂと接続されている。これによって、ＳＯＣ１から発せられる熱をその第１裏面１ｂ側から第２メタル層４ｃ、第２ボール電極６及び第１ボール電極５を介して実装基板１１に伝えて逃がすことができ、ＳＯＣ１の放熱性を向上することができる。

ここで、図４を用いて、上段の第２配線基板４内に設けられた第２メタル層４ｃの構造について説明する。第２メタル層４ｃには、その略中央部に、放熱を兼ねた四角形の広域面積のベタパターンである共通パターン４ｆが設けられている。さらに共通パターン４ｆの周囲には各ランドが配置されている。前記各ランドには、ＳＯＣ用ＧＮＤランド４ｇ、ＳＯＣ用電源ランド４ｈ、ＳＯＣ用やＳＤＲＡＭ用の信号ランド４ｉ、メモリ用ＧＮＤランド４ｊ及びメモリ用電源ランド４ｋが含まれており、これらランドのうち、複数のＳＯＣ用ＧＮＤランド４ｇのそれぞれは、配線部４ｍを介して中央部の共通パターン４ｆと接続されている。なお、放熱効果を向上させるため、配線部４ｍはスペースの許す限り太くすることが望ましいことは言うまでもない。

なお、前記複数のＳＯＣ用ＧＮＤランド４ｇのそれぞれには、図２に示すようにＧＮＤ用の第２ボール電極６が接続されており、さらにこれらのＧＮＤの第２ボール電極６が第１配線基板３のビア３ｅやＧＮＤの第１ボール電極５を介して実装基板１１のＧＮＤの電極１１ａに接続され、この経路が放熱を兼ねた放熱経路１２ａとなっている。すなわち、下段のＳＯＣ１の放熱経路１２ａは、実装基板１１のＧＮＤの電極１１ａに接続された経路となっている。

言い換えると、第２配線基板４の第２メタル層４ｃの共通パターン４ｆと、ＳＯＣ１のＧＮＤ端子に電気的に接続される第２ボール電極６とが、第２配線基板４においてＳＯＣ用ＧＮＤランド４ｇや配線部４ｍを介して電気的に接続されている。さらに、言い換えると、上段の第２配線基板４内の第２メタル層４ｃにおいては、共通パターン４ｆをＳＯＣ１のＧＮＤと共通化している。

また、図３は、ＳＩＰ７の回路ブロックを示す図である。図２〜図４に示すように、ＳＯＣ１のSignal（Ｓ）とＳＤＲＡＭ２のSignal（Ｓ）とが信号の第２ボール電極６を介してそれぞれ接続されている。本実施の形態のＳＩＰ７では、上段の第２配線基板４においては、図４に示すように、少なくともＳＤＲＡＭ２の電源端子（ＶＣＣ２）とＳＤＲＡＭ２のSignal（Ｓ）は、第２メタル層４ｃとは分離されている。

さらに、ＳＯＣ１の電源端子（ＶＣＣ）とＳＤＲＡＭ２の電源端子（ＶＣＣ２）とは電気的に分離されているが、実装基板１１上では、ＳＯＣ１の電源（ＶＣＣ）とＳＤＲＡＭ２の電源（ＶＣＣ２）とが接続されている。なお、ＳＯＣ１の電源（ＶＣＣ）、およびＳＤＲＡＭ２の電源（ＶＣＣ２）については放熱経路を担っていないため、第１配線基板３もしくは第２配線基板４上で電気的に接続してもＳＯＣ１とＳＤＲＡＭ２の放熱経路を分離できることは言うまでもない。

また、図２に示すように、上段の第２配線基板４の第２下面４ｂには、下段のＳＯＣ１の第１裏面１ｂに接続するメタルプレーン層４ｎが設けられており、第２メタル層４ｃとメタルプレーン層４ｎとが接続されている。

また、上段の第２配線基板４においては、第２メタル層４ｃに形成されたランドに第２ボール電極６が接続されている。

さらに、上段の第２配線基板４のメタルプレーン層４ｎと下段のＳＯＣ１の第１裏面１ｂとの間には、フィルム状接着材９が介在されており、ＳＯＣ１の第１裏面１ｂがフィルム状接着材９によってメタルプレーン層４ｎに接合されている。したがって、フィルム状接着材９は、例えば、高熱伝導性のものが好ましい。なお、フィルム状接着材９の代わりとして、高熱伝導性のペースト材等を用いてもよい。第２配線基板４のメタルプレーン層４ｎとＳＯＣ１の第１裏面１ｂとの間に高熱伝導性のフィルム状接着材９を介在させたことで、ＳＯＣ１から発せられる熱をフィルム状接着材９、メタルプレーン層４ｎを介して第２メタル層４ｃに確実に伝えることができ、ＳＯＣ１の放熱性を高めることができる。さらに、フィルム状接着材９によって、フリップチップ接続されたＳＯＣ１の高さ調整を行うこともできる。

以上により、下段のＳＯＣ１の放熱経路１２ａは、ＳＯＣ１の第１裏面１ｂ、フィルム状接着材９、上段の第２配線基板４に設けられたメタルプレーン層４ｎ、第２メタル層４ｃ、上下の基板を接続する複数の第２ボール電極６、下段の第１配線基板３の内部配線、複数の第１ボール電極５及び実装基板１１へと繋がる経路である。

一方、上段のＳＤＲＡＭ２の放熱経路１２ｂは、ＳＤＲＡＭ２の第２裏面２ｂもしくは第２裏面２ｂに取り付けられたヒートスプレッダ８を搭載している場合にはそのヒートスプレッダ８であり、第２裏面２ｂもしくはヒートスプレッダ８から外部（空気中）に熱を放出する。

また、上段の第２配線基板４においては、その内部の第２メタル層４ｃの上部に断熱層である第２絶縁層４ｄが設けられている。

その際、前記断熱層（第２絶縁層４ｄ）の熱伝導率は、下段の第１配線基板３の第１絶縁層３ｄの熱伝導率より小さいことが望ましい。つまり、下段のＳＯＣ１から発せられる熱を前記断熱層（第２絶縁層４ｄ）によって遮断して、ＳＤＲＡＭ２に熱が伝わることを低減することができる。

さらに、ＳＯＣ１の第１裏面１ｂと熱的に接続するメタルプレーン層４ｎを、第２メタル層４ｃより上部に配置しないようにすることで、下段のＳＯＣ１の放熱経路１２ａと、上段のＳＤＲＡＭ２の放熱経路１２ｂとを分けることができる。

また、下段の第１配線基板３の内部にも第１メタル層３ｃが設けられており、この第１メタル層３ｃの一部をＧＮＤと接続することにより、さらに放熱効率を高めることができる。

本実施の形態のＳＩＰ（半導体装置）７によれば、下段のＳＯＣ１と上段のＳＤＲＡＭ２の放熱経路１２ａ，１２ｂを切り分けることができる。すなわち、図２に示すように、発熱量が多い下段のＳＯＣ１と発熱量が少ない上段のＳＤＲＡＭ２とにおいて、発熱量が多いＳＯＣ１の放熱経路１２ａを実装基板１１に向けるとともに、発熱量が少ないＳＤＲＡＭ２の放熱経路１２ｂを外部上方に向けることで、両者の放熱経路１２ａ，１２ｂを上方向と下方向（実装基板１１側）とに明確に分けることができる。

したがって、上段のＳＤＲＡＭ２に対して下段のＳＯＣ１の熱が伝わらないようにして下段のＳＯＣ１の熱を実装基板１１に逃がすことができる。

その結果、下段のＳＯＣ１の熱が上段のＳＤＲＡＭ２に伝わらないため、上段のＳＤＲＡＭ２が動作不良を引き起こすことはなく、積層型のＳＩＰ７の信頼性の向上を図ることができる。

また、上段の第２配線基板４に第２メタル層４ｃが設けられ、この第２メタル層４ｃ及び複数の第２ボール電極６や複数の第１ボール電極５を介してＳＯＣ１から発せられる熱を実装基板１１に逃がすことができるため、発熱量が多いＳＯＣ１の放熱効果を高めることができる。

さらに、ＳＩＰ７はチップ積層型の半導体装置であるため、搭載ＩＣ数を増やすことができる。

なお、本実施の形態のＳＩＰ７において、図１に示す構造では、第１配線基板３と第２配線基板４の間にレジン１０が充填されている場合を説明したが、レジン１０は必ずしも充填されていなくてもよい。

また、第２配線基板４の第２上面４ａにフリップチップ接続されたＳＤＲＡＭ２について、図１に示す構造では、フリップチップ接続部にアンダーフィルが充填されていない構造の場合を説明したが、フリップチップ接続部にアンダーフィルが充填されていてもよい。特に、ＳＤＲＡＭ２がウェハレベルシーエスピー(ＷＬＣＳＰ)に組み込まれた半導体チップである場合には、フリップチップ接続部の各ボールが小さいため、その接続強度を高めるためにもアンダーフィルを充填する方が好ましい。

次に、本実施の形態の変形例について説明する。

図５は本発明の実施の形態の第１変形例の半導体装置の回路構造を示すブロック図、図６は図５に示す半導体装置に組み込まれるメタル層における配線パターンの一例を示す平面図である。

図５及び図６に示す第１変形例は、図３及び図４のＳＩＰ７と同様の構造のＳＩＰ１３を示すものであり、第２配線基板４の第２メタル層４ｃの共通パターン４ｆが、ＳＯＣ１のＧＮＤ１（ＳＯＣ１用ＧＮＤランド４ｐ）と電気的に分離されている場合であり、第２メタル層４ｃにおける四角形の広域面積の共通パターン４ｆが配線部４ｍを介して第１配線基板３のＧＮＤ端子のみと電気的に接続されているか、もしくは配線部４ｍを介してＮＣ（Non Connect)端子に接続されている。

この第１変形例のＳＩＰ１３によっても、ＳＯＣ１から発せられる図２に示す熱の放熱経路１２ａと、ＳＤＲＡＭ２から発せられる熱の放熱経路１２ｂとを分けることができ、図１〜図４に示すＳＩＰ７と同様の効果を得ることができる。

次に、図７は本発明の実施の形態における第２変形例の半導体装置の構造を示す断面図、図８は本発明の実施の形態における第３変形例の半導体装置の構造を示す断面図、図９は本発明の実施の形態における第４変形例の半導体装置の構造を示す断面図である。

まず、図７に示す第２変形例は、上段の第２配線基板４上に搭載されたＳＤＲＡＭ２の第２配線基板４との電気的接続をワイヤ接続としたＳＩＰ１５であり、ＳＤＲＡＭ２と第２配線基板４とが金線等のワイヤ１４によって電気的に接続されている。さらに、ＳＤＲＡＭ２がワイヤ接続であるため、ＳＤＲＡＭ２の周囲と複数のワイヤ１４とが他のレジン１６によって封止されている。

この第２変形例のＳＩＰ１５によっても、ＳＯＣ１から発せられる図２に示す熱の放熱経路１２ａと、ＳＤＲＡＭ２から発せられる熱の放熱経路１２ｂとを分けることができ、図１〜図４に示すＳＩＰ７と同様の効果を得ることができる。

次に、図８に示す第３変形例は、下段の第１配線基板３上に搭載されたＳＯＣ１の第１配線基板３との電気的接続をワイヤ接続としたＳＩＰ１７であり、ＳＯＣ１と第１配線基板３とが金線等のワイヤ１４によって電気的に接続されている。さらに、ＳＯＣ１がワイヤ接続であるため、ＳＯＣ１の周囲と複数のワイヤ１４とが他のレジン１６によって封止されており、この他のレジン１６の外側の上下の基板間の領域、すなわち複数の第２ボール電極６がレジン１０によって封止されている。

なお、ＳＯＣ１がワイヤ接続となったため、ＳＯＣ１の上方が他のレジン１６によって覆われ、その結果、ＳＯＣ１から上段の第２配線基板４への熱の伝わり方が弱くなることが懸念される。そこで、第１配線基板３のＳＯＣ１と対応する領域に複数の放熱用ビア３ｆを形成し、この複数の放熱用ビア３ｆを介してＳＯＣ１から発せられる熱の一部を外部接続端子である第１ボール電極５に伝えて、実装基板１１に熱を逃がすことができる。

したがって、この第３変形例のＳＩＰ１７によっても、ＳＯＣ１から発せられる図２に示す熱の放熱経路１２ａと、ＳＤＲＡＭ２から発せられる熱の放熱経路１２ｂとを分けることができ、図１〜図４に示すＳＩＰ７と同様の効果を得ることができる。

次に、図９に示す第４変形例は、下段の第１配線基板３上に搭載されたＳＯＣ１の第１配線基板３との電気的接続をワイヤ接続とするとともに、上段の第２配線基板４上に搭載されたＳＤＲＡＭ２の第２配線基板４との電気的接続もワイヤ接続としたＳＩＰ１８である。すなわち、下段のＳＯＣ１も上段のＳＤＲＡＭ２も両チップともワイヤ接続としたものであり、ＳＯＣ１と第１配線基板３とが、及びＳＤＲＡＭ２と第２配線基板４とがそれぞれ金線等のワイヤ１４によって電気的に接続されている。

また、ＳＯＣ１及びＳＤＲＡＭ２がワイヤ接続であるため、ＳＯＣ１の周囲と複数のワイヤ１４とが他のレジン１６によって封止されており、この他のレジン１６の外側の上下の基板間の領域、すなわち複数の第２ボール電極６がレジン１０によって封止されている。同様に、ＳＤＲＡＭ２の周囲と複数のワイヤ１４とが他のレジン１６によって封止されている。

なお、図８のＳＩＰ１７と同様に、ＳＯＣ１がワイヤ接続となったため、ＳＯＣ１の上方が他のレジン１６によって覆われ、その結果、ＳＯＣ１から上段の第２配線基板４への熱の伝わり方が弱くなることが懸念される。そこで、ＳＩＰ１８においても、第１配線基板３のＳＯＣ１と対応する領域に複数の放熱用ビア３ｆを形成し、この複数の放熱用ビア３ｆを介してＳＯＣ１から発せられる熱の一部を外部接続端子である第１ボール電極５に伝えて、実装基板１１に熱を逃がすことができる。

これにより、この第４変形例のＳＩＰ１８によっても、ＳＯＣ１から発せられる図２に示す熱の放熱経路１２ａと、ＳＤＲＡＭ２から発せられる熱の放熱経路１２ｂとを分けることができ、図１〜図４に示すＳＩＰ７と同様の効果を得ることができる。

次に、図１０は本発明の実施の形態における第５変形例の半導体装置の構造を示す断面図、図１１は本発明の実施の形態における第６変形例の半導体装置の構造を示す断面図である。

まず、図１０に示す第５変形例は、３つの半導体チップを積層した３段積層型のＳＩＰ１９である。１段目の第１配線基板３上にＳＯＣ１がフリップチップ接続されており、さらに２段目の第２配線基板４上にＳＤＲＡＭ２がフリップチップ接続され、加えて３段目の第３配線基板２１上にもう１つのＳＤＲＡＭ（第３半導体チップ）２０がフリップチップ接続されている。

また、第１配線基板３と第２配線基板４は、複数の第２ボール電極６によって電気的に接続され、さらに第２配線基板４と第３配線基板２１は、複数の第３ボール電極２２によって電気的に接続されている。３段目にＳＤＲＡＭ２０をフリップチップ接続したことで、メモリの容量を増やすことができ、ＳＩＰ１９の性能の向上を図ることができる。

さらに、この第５変形例のＳＩＰ１９によっても、ＳＯＣ１から発せられる図２に示す熱の放熱経路１２ａと、ＳＤＲＡＭ２から発せられる熱の放熱経路１２ｂとを分けることができ、図１〜図４に示すＳＩＰ７と同様の効果を得ることができる。

次に、図１１に示す第６変形例は、図２に示す半導体装置において、第２配線基板４の第２メタル層４ｃと繋がるアウタリード２４が第２配線基板４の側部から露出して設けられたＳＩＰ２３である。

すなわち、図２に示すＳＯＣ１の放熱経路１２ａに介在する第２配線基板４の第２メタル層４ｃを第２配線基板４の側部からアウタリード２４として延在させて露出させ、ガルウィング状に曲げて実装基板１１の電極１１ａに半田接続させるものである。

これにより、ＳＩＰ２３において、ＳＯＣ１の図２に示す放熱経路１２ａに加えて、ＳＯＣ１から発せられる熱の一部をアウタリード２４を介して実装基板１１に逃がすことができ、発熱量の多いＳＯＣ１の放熱効果をさらに向上させることができる。

また、この第６変形例のＳＩＰ２３によっても、ＳＯＣ１から発せられる図２に示す熱の放熱経路１２ａと、ＳＤＲＡＭ２から発せられる熱の放熱経路１２ｂとを分けることができ、図１〜図４に示すＳＩＰ７と同様の効果を得ることができる。

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、前記実施の形態では、半導体装置において、上段や下段の基板上に半導体チップが搭載される場合を一例として説明したが、前記半導体装置は、ＰＯＰ（Package On Package) 等であってもよい。すなわち、基板上にＢＧＡ（Ball Grid Array)等の半導体パッケージを搭載し、このような半導体パッケージを搭載した基板を積層するＰＯＰ型の半導体装置であっても適用可能である。

本発明は、複数の半導体チップが積層して成る電子装置に好適である。

１ ＳＯＣ（第１半導体チップ）
１ａ 第１主面
１ｂ 第１裏面
１ｃ 第１パッド
１ｄ 第１バンプ電極
２ ＳＤＲＡＭ（第２半導体チップ）
２ａ 第２主面
２ｂ 第２裏面
２ｃ 第２パッド
２ｄ 第２バンプ電極
３ 第１配線基板
３ａ 第１上面
３ｂ 第１下面
３ｃ 第１メタル層
３ｄ 第１絶縁層
３ｅ ビア
３ｆ 放熱用ビア
３ｇ レーザービア
４ 第２配線基板
４ａ 第２上面
４ｂ 第２下面
４ｃ 第２メタル層（メタル層）
４ｄ 第２絶縁層
４ｅ ソルダーレジスト
４ｆ 共通パターン
４ｇ ＳＯＣ用ＧＮＤランド
４ｈ ＳＯＣ用電源ランド
４ｉ 信号ランド
４ｊ メモリ用ＧＮＤランド
４ｋ メモリ用電源ランド
４ｍ 配線部
４ｎ メタルプレーン層
４ｐ ＳＯＣ用ＧＮＤランド
５ 第１ボール電極
６ 第２ボール電極
７ ＳＩＰ（半導体装置）
８ ヒートスプレッダ
９ フィルム状接着材
１０ レジン
１１ 実装基板
１１ａ 電極
１２ａ，１２ｂ 放熱経路
１３ ＳＩＰ（半導体装置）
１４ ワイヤ
１５ ＳＩＰ（半導体装置）
１６ 他のレジン
１７，１８，１９ ＳＩＰ（半導体装置）
２０ ＳＤＲＡＭ（第３半導体チップ）
２１ 第３配線基板
２２ 第３ボール電極
２３ ＳＩＰ（半導体装置）
２４ アウタリード

Claims (16)

1. 複数の第１ボール電極、またはランド電極を介して実装基板に接続し得る半導体装置であって、
   第１上面とその反対側の第１下面とを有し、第１絶縁層を備えた第１配線基板と、
   前記第１配線基板の前記第１上面上に搭載された第１半導体チップと、
   第２上面とその反対側の第２下面とを有し、前記第１半導体チップ上に配置され、前記第１配線基板と複数の第２ボール電極を介して電気的に接続された第２配線基板と、
   前記第２配線基板の前記第２上面上に搭載された第２半導体チップと、
   前記第１配線基板の前記第１下面に設けられた前記複数の第１ボール電極と、
   を有し、
   前記第１半導体チップは、前記第２半導体チップより発熱量が多く、
   前記第２配線基板は、メタル層と前記メタル層上に配置された第２絶縁層とを備えるとともに、前記メタル層の一部は、前記複数の第２ボール電極のうちの何れかを介して前記第１配線基板に電気的に接続され、
   前記第２配線基板の前記第２絶縁層上に前記第２半導体チップが搭載されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、前記第１半導体チップは、前記第２半導体チップより消費電力が大きいことを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、前記第２半導体チップは、前記第１半導体チップより温度耐性が低いことを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、前記第１半導体チップの単位時間に動作している回路の数は、前記第２半導体チップより多いことを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、前記第１半導体チップのパッド数は、前記第２半導体チップのパッド数より多いことを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、前記第１半導体チップは、その動作がプログラムによって制御される回路を有するシステムオンチップであり、前記第２半導体チップは、メモリチップであることを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、前記第１半導体チップは、複数の第１バンプ電極を介して前記第１配線基板の前記第１上面上に搭載され、前記第２半導体チップは、複数の第２バンプ電極を介して前記第２配線基板の前記第２上面上に搭載されていることを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、前記第２配線基板の前記メタル層は、前記第１半導体チップの第１裏面に接続されていることを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、前記第２配線基板の前記第２下面に、前記第１半導体チップの前記第１裏面に接続するメタルプレーン層が設けられ、前記メタル層と前記メタルプレーン層が接続されていることを特徴とする半導体装置。
10. 請求項９記載の半導体装置において、前記メタルプレーン層と前記第１半導体チップの前記第１裏面との間にフィルム状接着材またはペースト材が介在されていることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、前記第２半導体チップの第２裏面にヒートスプレッダが設けられていることを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、前記第２配線基板の前記第２絶縁層の熱伝導率は、前記第１配線基板の前記第１絶縁層の熱伝導率より小さいことを特徴とする半導体装置。
13. 請求項１記載の半導体装置において、前記第１配線基板は、ビルドアップ基板であり、前記第２配線基板は、ビア用の貫通孔がドリルによって形成された基板であることを特徴とする半導体装置。
14. 請求項１記載の半導体装置において、前記第１配線基板、及び前記第２配線基板では、前記第１半導体チップの電源端子と前記第２半導体チップの電源端子とが電気的に分離されていることを特徴とする半導体装置。
15. 請求項１記載の半導体装置において、前記第２配線基板の前記メタル層と、前記第１半導体チップのＧＮＤ端子に電気的に接続される前記第２ボール電極とが、前記第２配線基板において電気的に接続されていることを特徴とする半導体装置。
16. 請求項１記載の半導体装置において、前記第２配線基板の前記メタル層と繋がるアウタリードが前記第２配線基板の側部から露出して設けられていることを特徴とする半導体装置。

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