JP2007193923A - 半導体デバイス - Google Patents

Abstract

【課題】他の半導体デバイスと共にＳＩＰを構成する場合に、レイアウトを変更して端子の位置を入れ換えることなく、他の半導体デバイスとの間の端子の合わせ込みを行うことができるようにし、ＳＩＰの開発効率を高めることができるようにした半導体デバイスを提供する。
【解決手段】メモリデバイスと共にＳＩＰを構成する場合、第１伝送路切換回路３６により、コア回路３４が出力するアドレス信号Ａｍ、Ａｎ、データ信号Ｄｍ、Ｄｎ、制御信号Ｃｍ、Ｃｎの伝送路を切り換えて第２端子群の端子２１〜２６のそれぞれが取り扱う信号を設定し、第２伝送路切換回路３８により、第２入出力回路３７が出力する信号の伝送路を切り換えて選択回路３９の入力端子４２、４３にそれぞれデータ信号Ｄｍ、Ｄｎが出力するように設定する。
【選択図】図２

Description

本発明は、他の半導体デバイスと共にシステム・イン・パッケージ（system in package：以下、ＳＩＰという）を構成する場合に、他の半導体デバイスとの間の端子の合わせ込みのためにレイアウトを変更する必要のない半導体デバイスに関する。

ＳＩＰは、複数の半導体デバイス（ＬＳＩ）を単一のパッケージに搭載し、システムとして機能させるものであり、ＳＯＰ（system on chip）と同等の機能を低コストで実現することを目指すものである。

図１２は従来のスタック型のＳＩＰの一例を示す概略的断面図である。図１２中、１は基板（例えば、テープ基板）、２はロジックデバイス（例えば、マイクロコントローラ）、３はメモリデバイス（例えば、フラッシュメモリ）、４はボンディングワイヤ、５は封止樹脂、６は半田ボールである。

ここで、ロジックデバイス２及びメモリデバイス３としてＳＩＰ用に作成されていない通常のロジックデバイス及びメモリデバイスを使用する場合、ロジックデバイス２とメモリデバイス３の端子を合わせ込むために、ロジックデバイス２又はメモリデバイス３のレイアウトを変更しなければならない場合がある。

図１３はロジックデバイス２及びメモリデバイス３がＳＩＰ用に作成されていないものである場合において、ロジックデバイス２とメモリデバイス３の端子を合わせ込むためにロジックデバイス２のレイアウトを変更した場合を説明するための概略的上面図である。

図１３（Ａ）はレイアウトを変更する前のロジックデバイス２上にメモリデバイス３を配置した場合を示している。図１３中、７、８はロジックデバイス２が有する端子中の２個を示しており、端子７はアドレス信号Ａｍ出力用の端子、端子８はアドレス信号Ａｎ出力用の端子である。また、９、１０はメモリデバイス３が有する端子中の２個を示しており、端子９はアドレス信号Ａｍ入力用の端子、端子１０はアドレス信号Ａｎ入力用の端子である。

図１３（Ａ）の例では、アドレス信号Ａｍ出力用の端子７とアドレス信号Ａｍ入力用の端子９とを接続すると共に、アドレス信号Ａｎ出力用の端子８とアドレス信号Ａｎ入力用の端子１０とを接続する必要があるが、ロジックデバイス２のレイアウトを変更しないで、アドレス信号Ａｍ出力用の端子７とアドレス信号Ａｍ入力用の端子９とをボンディングワイヤ１１で接続し、アドレス信号Ａｎ出力用の端子８とアドレス信号Ａｎ入力用の端子１０とをボンディングワイヤ１２で接続すると、これらボンディングワイヤ１１、１２がクロスしてしまい、適切でない。

したがって、この場合には、図１３（Ｂ）に示すように、例えば、ロジックデバイス２のレイアウトを変更してアドレス信号Ａｍ出力用の端子７とアドレス信号Ａｎ出力用の端子８の位置を入れ換えて、ボンディングワイヤ１１、１２がクロスしないようにする必要がある。

また、ロジックデバイス２及びメモリデバイス３としてＳＩＰ用に作成されたロジックデバイス及びメモリデバイスを使用する場合であっても、ロジックデバイス２とメモリデバイス３の端子を合わせ込むために、ロジックデバイス２又はメモリデバイス３のレイアウトを変更しなければならない場合がある。

図１４はロジックデバイス２及びメモリデバイス３がＳＩＰ用に作成されたものである場合において、ロジックデバイス２とメモリデバイス３の端子を合わせ込むためにロジックデバイス２のレイアウトを変更した場合を説明するための概略的上面図である。

図１４（Ａ）はレイアウトを変更する前のロジックデバイス２上にメモリデバイス３を配置した場合を示している。この例の場合、アドレス信号Ａｍ出力用の端子７とアドレス信号Ａｍ入力用の端子９とをボンディングワイヤ１１で接続し、アドレス信号Ａｎ出力用の端子８とアドレス信号Ａｎ入力用の端子１０とをボンディングワイヤ１２で接続することに何ら問題は生じない。

しかしながら、図１４（Ｂ）に示すように、例えば、メモリデバイス３に仕様変更があり、アドレス信号Ａｍ入力用の端子９とアドレス信号Ａｎ入力用の端子１０の位置が入れ換えられた場合には、アドレス信号Ａｍ出力用の端子７とアドレス信号Ａｍ入力用の端子９とをボンディングワイヤ１１で接続し、アドレス信号Ａｎ出力用の端子８とアドレス信号Ａｎ入力用の端子１０とをボンディングワイヤ１２で接続すると、これらボンディングワイヤ１１、１２がクロスしてしまい、適切でない。

したがって、この場合には、図１４（Ｃ）に示すように、例えば、ロジックデバイス２のレイアウトを変更してアドレス信号Ａｍ出力用の端子７とアドレス信号Ａｎ出力用の端子８の位置を入れ換えて、ボンディングワイヤ１１、１２がクロスしないようにする必要がある。
特開２００５−２６５６８号公報 特開２００３−３１８３５３号公報

このように、従来においては、ＳＩＰを構成する場合に、ＳＩＰ用に作成されていない半導体デバイスを使用する場合であっても、ＳＩＰ用に作成された半導体デバイスを使用する場合であっても、端子を合わせ込むために、半導体デバイスのレイアウトを変更して端子配置を変更しなければならない場合があり、このような場合には、ＳＩＰの開発効率が低下するという問題点があった。

本発明は、かかる点に鑑み、他の半導体デバイスと共にＳＩＰを構成する場合に、レイアウトを変更して端子配置を変更することなく、他の半導体デバイスとの間の端子の合わせ込みを行うことができるようにし、ＳＩＰの開発効率を高めることができるようにした半導体デバイスを提供することを目的とする。

本発明の半導体デバイスは、外部バスに対応して設けられた第１の複数の端子と、他の半導体デバイスと共にＳＩＰを構成する場合に、前記他の半導体デバイスとの接続に使用する第２の複数の端子と、所定の複数の内部出力端子及び所定の複数の内部入力端子と前記第２の複数の端子との間の伝送路を切り換えて前記第２の複数の端子が取り扱う信号を切り換えることができる伝送路切換回路を有するものである。

本発明の半導体デバイスは、ＳＩＰに使用せず、単独のデバイスとして使用する場合には、第１の複数の端子を使用して外部バスとの接続を図り、他の半導体デバイスと共にＳＩＰを構成する場合には、第２の複数の端子を使用して他の半導体デバイスとの接続を図るというものである。

本発明の半導体デバイスによれば、他の半導体デバイスと共にＳＩＰを構成する場合に、レイアウトを変更して端子配置を変更することなく、伝送路切換回路を使用して他の半導体デバイスとの間の端子の合わせ込みを行うことができるので、ＳＩＰの開発効率を高めることができる。

図１は本発明の一実施形態の一部分を示す回路図である。本発明の一実施形態は、マイクロコントローラであり、説明の都合上、アドレス信号、データ信号及び制御信号については、２ビット構成のアドレス信号Ａｍ、Ａｎ、２ビット構成のデータ信号Ｄｍ、Ｄｎ及び２個の制御信号Ｃｍ、Ｃｎの入出力を行うものとしている。

図１中、１４は内部回路、１５〜２０は第１端子群の端子、２１〜２６は第２端子群の端子、２７〜３２は第３端子群の端子である。第１端子群の端子１５〜２０は外部バスに対応して設けられたものであり、端子１５はアドレス信号Ａｍ用の端子、端子１６はアドレス信号Ａｎ用の端子、端子１７はデータ信号Ｄｍ用の端子、端子１８はデータ信号Ｄｎ用の端子、端子１９は制御信号Ｃｍ用の端子、端子２０は制御信号Ｃｎ用の端子である。

第２端子群の端子２１〜２６は、メモリデバイスと共にＳＩＰを構成する場合に、本発明の一実施形態上に積層するメモリデバイスとの接続に使用する端子であり、端子２１〜２６の各々はアドレス信号Ａｍ出力用の端子、アドレス信号Ａｎ出力用の端子、データ信号Ｄｍ入出力用の端子、データ信号Ｄｎ入出力用の端子、制御信号Ｃｍ出力用の端子、制御信号Ｃｎ出力用の端子のいずれかとして使用される。

第３端子群の端子２７〜３２は、外部バスに対応して設けられたものであり、ＳＩＰを構成した場合に、第２端子群の端子２１〜２６上の信号をモニタするために設けられているものである。したがって、端子２７は端子２１に接続され、端子２８は端子２２に接続され、端子２９は端子２３に接続され、端子３０は端子２４に接続され、端子３１は端子２５に接続され、端子３２は端子２６に接続されている。なお、電源用の端子等は図示を省略している。

図２は内部回路１４の一部分を示す回路図である。図２中、３４はコア回路、３５は第１入出力回路、３６は第１伝送路切換回路、３７は第２入出力回路、３８は第２伝送路切換回路、３９は選択回路、４０、４１はセレクタである。

コア回路３４は、ＣＰＵ（central processing unit）を有する回路であり、本発明の一実施形態をＳＩＰに搭載した場合においても、単独のデバイスとして使用する場合においても、メモリデバイスにアクセスする場合には、アドレス信号Ａｍ、Ａｎの出力、データ信号Ｄｍ、Ｄｎの入出力、制御信号Ｃｍ、Ｃｎの出力を行う。

また、コア回路３４は、本発明の一実施形態とメモリデバイスとでＳＩＰを構成した場合において、ＬＳＩテスタによりメモリデバイスのテストを行う場合に、ＬＳＩテスタが出力するアドレス信号Ａｍ、Ａｎ、データ信号Ｄｍ、Ｄｎ、制御信号Ｃｍ、Ｃｎの中継、及び、メモリデバイスが出力するデータ信号Ｄｍ、ＤｎのＬＳＩテスタへの中継を行う。

また、コア回路３４は、本発明の一実施形態とメモリデバイスとでＳＩＰを構成した場合において、メモリライタでメモリデバイスに書き込みを行う場合に、メモリライタが出力するアドレス信号Ａｍ、Ａｎ、データ信号Ｄｍ、Ｄｎ、制御信号Ｃｍ、Ｃｎの中継を行う。

第１入出力回路３５は、第１端子群の端子１５〜２０に対応して設けられたものであり、外部バスとの間でのアドレス信号Ａｍ、Ａｎ、データ信号Ｄｍ、Ｄｎ、制御信号Ｃｍ、Ｃｎの入出力を行うものである。

第１伝送路切換回路３６は、第２端子群の端子２１〜２６に対応して設けられたものであり、本発明の一実施形態とメモリデバイスとでＳＩＰを構成した場合に、コア回路３４が出力するアドレス信号Ａｍ、Ａｎ、データ信号Ｄｍ、Ｄｎ、制御信号Ｃｍ、Ｃｎの伝送路を切り換えて、第２端子群の端子２１〜２６のそれぞれが取り扱う信号を設定するものである。

第２入出力回路３７は、第２端子群の端子２１〜２６に対応して設けられたものであり、本発明の一実施形態とメモリデバイスとでＳＩＰを構成した場合に、メモリデバイスとの間でのアドレス信号Ａｍ、Ａｎの出力、データ信号Ｄｍ、Ｄｎの入出力、制御信号Ｃｍ、Ｃｎの出力を行うものである。

第２伝送路切換回路３８は、第２端子群の端子２１〜２６に対応して設けられたものであり、本発明の一実施形態とメモリデバイスとでＳＩＰを構成した場合に、第２入出力回路３７が出力する信号の伝送路を切り換えて、選択回路３９の入力端子４２、４３にそれぞれデータ信号Ｄｍ、Ｄｎが出力するように設定するものである。

選択回路３９は、第１入出力回路３５が出力するデータ信号Ｄｍ、Ｄｎ又は第２伝送路切換回路３８が出力するデータ信号Ｄｍ、Ｄｎを選択してコア回路３４に伝送するものであり、セレクタ４０は、第１入出力回路３５が出力するデータ信号Ｄｍ又は第２伝送路切換回路３８が出力するデータ信号Ｄｍを選択するもの、セレクタ４１は、第１入出力回路３５が出力するデータ信号Ｄｎ又は第２伝送路切換回路３８が出力するデータ信号Ｄｎを選択するものである。

ここで、選択回路３９は、本発明の一実施形態が単独のデバイスとして使用される場合、又は、本発明の一実施形態とメモリデバイスとでＳＩＰを構成した場合において、ＬＳＩテスタ又はメモリライタがメモリデバイスにライトアクセスを行う場合、第１入出力回路３５が出力するデータ信号Ｄｍ、Ｄｎを選択する。これに対して、本発明の一実施形態とメモリデバイスとでＳＩＰを構成した場合において、コア回路３４又はＬＳＩテスタがメモリデバイスにリードアクセスを行った場合には、選択回路３９は、第２伝送路切換回路３８が出力するデータ信号Ｄｍ、Ｄｎを選択する。

図３は内部回路１４の一部分をより詳しく示す回路図である。コア回路３４において、４５はアドレス信号Ａｍが出力される出力端子、４６はアドレス信号Ａｎが出力される出力端子、４７はデータ信号Ｄｍが出力される出力端子、４８はデータ信号Ｄｎが出力される出力端子、４９は制御信号Ｃｍが出力される出力端子、５０は制御信号Ｃｎが出力される出力端子である。

また、第１入出力回路３５において、５１はコア回路３４の出力端子４５に出力されるアドレス信号Ａｍをアドレス信号Ａｍ用の端子１５に伝送する出力バッファ、５２はコア回路３４の出力端子４６に出力されるアドレス信号Ａｎをアドレス信号Ａｎ用の端子１６に伝送する出力バッファである。

５３はコア回路３４の出力端子４７に出力されるデータ信号Ｄｍをデータ信号Ｄｍ用の端子１７に伝送する出力バッファ、５４はコア回路３４の出力端子４８に出力されるデータ信号Ｄｎをデータ信号Ｄｎ用の端子１８に伝送する出力バッファである。

５５はコア回路３４の出力端子４９に出力される制御信号Ｃｍを制御信号Ｃｍ用の端子１９に伝送する出力バッファ、５６はコア回路３４の出力端子５０に出力される制御信号Ｃｎを制御信号Ｃｎ用の端子２０に伝送する出力バッファである。

５７はアドレス信号Ａｍ用の端子１５に与えられる外部デバイスからのアドレス信号Ａｍを入力するための入力バッファ、５８はアドレス信号Ａｎ用の端子１６に与えられる外部デバイスからのアドレス信号Ａｎを入力するための入力バッファである。

５９はデータ信号Ｄｍ用の端子１７に与えられる外部デバイスからのデータ信号Ｄｍを入力するための入力バッファ、６０はデータ信号Ｄｎ用の端子１８に与えられる外部デバイスからのデータ信号Ｄｎを入力するためる入力バッファである。なお、入力バッファ５９が出力するデータ信号Ｄｍはセレクタ４０に与えられ、入力バッファ６０が出力するデータ信号Ｄｎはセレクタ４１に与えられる。

６１は制御信号Ｃｍ用の端子１９に与えられる外部デバイスからの制御信号Ｃｍを入力するための入力バッファ、６２は制御信号Ｃｎ用の端子２０に与えられる外部デバイスからの制御信号Ｃｎを入力するための入力バッファである。

また、コア回路３４において、６３は入力バッファ５７が出力するアドレス信号Ａｍをコア回路３４に入力するための入力端子、６４は入力バッファ５８が出力するアドレス信号Ａｎをコア回路３４に入力するための入力端子、６５はセレクタ４０が出力するデータ信号Ｄｍをコア回路３４に入力するための入力端子、６６はセレクタ４１が出力するデータ信号Ｄｎをコア回路３４に入力するための入力端子、６７は入力バッファ６１が出力する制御信号Ｃｍをコア回路３４に入力するための入力端子、６８は入力バッファ６２が出力する制御信号Ｃｎをコア回路３４に入力するための入力端子である。

図４は内部回路１４の一部分をより詳しく示す回路図である。第１伝送路切換回路３６において、７０〜７５はコア回路３４が出力端子４５〜５０に出力するアドレス信号Ａｍ、Ａｎ、データ信号Ｄｍ、Ｄｎ、制御信号Ｃｍ、Ｃｎのいずれか１つの信号を選択して出力するセレクタである。

また、第２入出力回路３７において、７６はセレクタ７０が出力する信号を端子２１に伝送する出力バッファ、７７はセレクタ７１が出力する信号を端子２２に伝送する出力バッファ、７８はセレクタ７２が出力する信号を端子２３に伝送する出力バッファ、７９はセレクタ７３が出力する信号を端子２４に伝送する出力バッファ、８０はセレクタ７４が出力する信号を端子２５に伝送する出力バッファ、８１はセレクタ７５が出力する信号を端子２６に伝送する出力バッファである。

８２は端子２１上の信号を第２伝送路切換回路３８に伝送する入力バッファ、８３は端子２２上の信号を第２伝送路切換回路３８に伝送する入力バッファ、８４は端子２３上の信号を第２伝送路切換回路３８に伝送する入力バッファ、８５は端子２４上の信号を第２伝送路切換回路３８に伝送する入力バッファ、８６は端子２５上の信号を第２伝送路切換回路３８に伝送する入力バッファ、８７は端子２６上の信号を第２伝送路切換回路３８に伝送する入力バッファである。

また、第１伝送路切換回路３６において、８８はセレクタ７０の選択動作及び出力バッファ７６の出力動作を制御する制御回路、８９はセレクタ７１の選択動作及び出力バッファ７７の出力動作を制御する制御回路、９０はセレクタ７２の選択動作及び出力バッファ７８の出力動作を制御する制御回路、９１はセレクタ７３の選択動作及び出力バッファ７９の出力動作を制御する制御回路、９２はセレクタ７４の選択動作及び出力バッファ８０の出力動作を制御する制御回路、９３はセレクタ７５の選択動作及び出力バッファ８１の出力動作を制御する制御回路である。

図５は内部回路１４の一部分をより詳しく示す回路図である。第２伝送路切換回路３８において、９５は第２入出力回路３７の入力バッファ８２〜８７が出力する信号からデータ信号Ｄｍを選択して出力するセレクタ、９６はセレクタ９５の選択動作を制御する選択制御回路、９７は第２入出力回路３７の入力バッファ８２〜８７が出力する信号からデータ信号Ｄｎを選択して出力するセレクタ、９８はセレクタ９７の選択動作を制御する選択制御回路である。

図６は内部回路１４の一部分をより詳しく示す回路図である。セレクタ７０において、１００〜１０５は入力端子、１０６は出力端子であり、入力端子１００はコア回路３４の出力端子４５に接続され、入力端子１００にはコア回路３４が出力するアドレス信号Ａｍが与えられる。入力端子１０１はコア回路３４の出力端子４６に接続され、入力端子１０１にはコア回路３４が出力するアドレス信号Ａｎが与えられる。

入力端子１０２はコア回路３４の出力端子４７に接続され、入力端子１０２にはコア回路３４が出力するデータ信号Ｄｍが与えられる。入力端子１０３はコア回路３４の出力端子４８に接続され、入力端子１０３にはコア回路３４が出力するデータ信号Ｄｎが与えられる。

入力端子１０４はコア回路３４の出力端子４９に接続され、入力端子１０４にはコア回路３４が出力する制御信号Ｃｍが与えられる。入力端子１０５はコア回路３４の出力端子５０に接続され、入力端子１０５にはコア回路３４が出力する制御信号Ｃｎが与えられる。

また、制御回路８８において、１０７はセレクタ７０の選択動作を制御する選択制御回路であり、１０８〜１１３は１ビット構成のレジスタである。選択制御回路１０７はレジスタ１０８〜１１３に書き込まれた値に基づいて選択制御信号ＳＬ１をセレクタ７０に出力してセレクタ７０の選択動作を制御する。

レジスタ１０８はセレクタ７０の入力端子１００に対応して設けられており、レジスタ１０８の格納値＝“１”、レジスタ１０９〜１１３の格納値＝“０”とされる場合には、選択制御回路１０７は、入力端子１００を出力端子１０６に接続するようにセレクタ７０を制御する。

レジスタ１０９はセレクタ７０の入力端子１０１に対応して設けられており、レジスタ１０９の格納値＝“１”、レジスタ１０８、１１０〜１１３の格納値＝“０”とされる場合には、選択制御回路１０７は、入力端子１０１を出力端子１０６に接続するようにセレクタ７０を制御する。

レジスタ１１０はセレクタ７０の入力端子１０２に対応して設けられており、レジスタ１１０の格納値＝“１”、レジスタ１０８、１０９、１１１〜１１３の格納値＝“０”とされる場合には、選択制御回路１０７は、入力端子１０２を出力端子１０６に接続するようにセレクタ７０を制御する。

レジスタ１１１はセレクタ７０の入力端子１０３に対応して設けられており、レジスタ１１１の格納値＝“１”、レジスタ１０８〜１１０、１１２、１１３の格納値＝“０”とされる場合には、選択制御回路１０７は、入力端子１０３を出力端子１０６に接続するようにセレクタ７０を制御する。

レジスタ１１２はセレクタ７０の入力端子１０４に対応して設けられており、レジスタ１１２の格納値＝“１”、レジスタ１０８〜１１１、１１３の格納値＝“０”とされる場合には、選択制御回路１０７は、入力端子１０４を出力端子１０６に接続するようにセレクタ７０を制御する。

レジスタ１１３はセレクタ７０の入力端子１０５に対応して設けられており、レジスタ１１３の格納値＝“１”、レジスタ１０８〜１１２の格納値＝“０”とされる場合には、選択制御回路１０７は、入力端子１０５を出力端子１０６に接続するようにセレクタ７０を制御する。

また、制御回路８８において、１１４は出力バッファ７６の出力動作を制御する出力制御回路であり、１１５は１ビット構成のレジスタである。出力制御回路１１４はレジスタ１１５に書き込まれた値に基づいて出力制御信号ＯＣ１を出力バッファ７６に出力して出力バッファ７６の入力動作を制御する。

ここで、出力制御回路１１４は、レジスタ１１５の格納値＝“１”とされる場合、出力バッファ７６が活性状態となるように出力バッファ７６を制御し、レジスタ１１５の格納値＝“０”とされる場合には、出力バッファ７６が非活性状態となるように出力バッファ７６を制御する。第１伝送路切換回路３６の制御回路８９〜９３もセレクタ７１〜７５及び出力バッファ７７〜８１について同様に構成されている。

図７は内部回路１４の一部分をより詳しく示す回路図である。セレクタ９５において、１１６〜１２１は入力端子、１２２は出力端子であり、入力端子１１６は出力バッファ８２の出力端子に接続され、入力端子１１７は出力バッファ８３の出力端子に接続され、入力端子１１８は出力バッファ８４の出力端子に接続され、入力端子１１９は出力バッファ８５の出力端子に接続され、入力端子１２０は出力バッファ８６の出力端子に接続され、入力端子１２１は出力バッファ８７の出力端子に接続されている。

また、選択制御回路９６において、１２３〜１２８は１ビット構成のレジスタである。選択制御回路９６は、レジスタ１２３〜１２８に書き込まれた値に基づいて選択制御信号ＳＬ７をセレクタ９５に出力してセレクタ９５の選択動作を制御する。

レジスタ１２３はセレクタ９５の入力端子１１６に対応して設けられており、レジスタ１２３の格納値＝“１”、レジスタ１２４〜１２８の格納値＝“０”とされる場合には、選択制御回路９６は、入力端子１１６を出力端子１２２に接続するようにセレクタ９５を制御する。

レジスタ１２４はセレクタ９５の入力端子１１７に対応して設けられており、レジスタ１２４の格納値＝“１”、レジスタ１２３、１２５〜１２８の格納値＝“０”とされる場合には、選択制御回路９６は、入力端子１１７を出力端子１２２に接続するようにセレクタ９５を制御する。

レジスタ１２５はセレクタ９５の入力端子１１８に対応して設けられており、レジスタ１２５の格納値＝“１”、レジスタ１２３、１２４、１２６〜１２８の格納値＝“０”とされる場合には、選択制御回路９６は、入力端子１１８を出力端子１２２に接続するようにセレクタ９５を制御する。

レジスタ１２６はセレクタ９５の入力端子１１９に対応して設けられており、レジスタ１２６の格納値＝“１”、レジスタ１２３〜１２５、１２７、１２８の格納値＝“０”とされる場合には、選択制御回路９６は、入力端子１１９を出力端子１２２に接続するようにセレクタ９５を制御する。

レジスタ１２７はセレクタ９５の入力端子１２０に対応して設けられており、レジスタ１２７の格納値＝“１”、レジスタ１２３〜１２６、１２８の格納値＝“０”とされる場合には、選択制御回路９６は、入力端子１２０を出力端子１２２に接続するようにセレクタ９５を制御する。

レジスタ１２８はセレクタ９５の入力端子１２１に対応して設けられており、レジスタ１２８の格納値＝“１”、レジスタ１２３〜１２７の格納値＝“０”とされる場合には、選択制御回路９６は、入力端子１２１を出力端子１２２に接続するようにセレクタ９５を制御する。なお、第２伝送路切換回路３８の選択制御回路９８もセレクタ９７について同様に構成されている。

図８及び図９は本発明の一実施形態の概略的上面図である。図８及び図９中、１３０は本発明の一実施形態であり、本発明の一実施形態１３０では、チップ面の右側に、第２端子群の端子２１、第３端子群の端子２７、第１端子群のアドレス信号Ａｍ用の端子１５、第２端子群の端子２２、第３端子群の端子２８、第１端子群のアドレス信号Ａｎ用の端子１６、第２端子群の端子２５、第３端子群の端子３１、第１端子群の制御信号Ｃｍ用の端子１９の順に第１端子群、第２端子群、第３端子群の端子が配置されている。

また、チップ面の左側に、第２端子群の端子２３、第３端子群の端子２９、第１端子群のデータ信号Ｄｍ用の端子１７、第２端子群の端子２４、第３端子群の端子３０、第１端子群のデータ信号Ｄｎ用の端子１８、第２端子群の端子２６、第３端子群の端子３２、第１端子群の制御信号Ｃｎ用の端子２０の順に第１端子群、第２端子群、第３端子群の端子が配置されている。即ち、本発明の一実施形態１３０では、第１端子群の端子は、第２端子群の端子と第３端子群の端子からなる端子対の間に配置されている。

ここで、本発明の一実施形態１３０を単独のデバイスとして使用する場合には、第１端子群の端子１５〜２０を使用する。また、本発明の一実施形態１３０とメモリデバイスとでＳＩＰを構成する場合には、本発明の一実施形態１３０上に配置するメモリデバイスとの接続には第２端子群の端子２１〜２６を使用する。

そして、本発明の一実施形態１３０においては、制御回路８８〜９３により、例えば、セレクタ７０はコア回路３４が出力するアドレス信号Ａｍを選択し、セレクタ７１はコア回路３４が出力するアドレス信号Ａｎを選択し、セレクタ７２はコア回路３４が出力するデータ信号Ｄｍを選択し、セレクタ７３はコア回路３４が出力するデータ信号Ｄｎを選択し、セレクタ７４はコア回路３４が出力する制御信号Ｃｍを選択し、セレクタ７５はコア回路３４が出力する制御信号Ｃｎを選択するようにセレクタ７０〜７５を制御することができる。

また、この場合、選択制御回路９６、９８により、セレクタ９５は入力バッファ８４が出力する信号を選択し、セレクタ９７は入力バッファ８５が出力する信号を選択するようにセレクタ９５、９７を制御することができる。

このようにする場合には、図８に示すように、端子２１をアドレス信号Ａｍ出力用の端子、端子２２をアドレス信号Ａｎ出力用の端子、端子２３をデータ信号Ｄｍ入出力用の端子、端子２４をデータ信号Ｄｎ入出力用の端子、端子２５を制御信号Ｃｍ出力用の端子、端子２６を制御信号Ｃｎ出力用の端子として機能させることができる。

また、本発明の一実施形態においては、制御回路８８〜９３により、例えば、セレクタ７０はコア回路３４が出力するアドレス信号Ａｎを選択し、セレクタ７１はコア回路３４が出力するアドレス信号Ａｍを選択し、セレクタ７２はコア回路３４が出力するデータ信号Ｄｎを選択し、セレクタ７３はコア回路３４が出力するデータ信号Ｄｍを選択し、セレクタ７４はコア回路３４が出力する制御信号Ｃｎを選択し、セレクタ７５はコア回路３４が出力する制御信号Ｃｍを選択するようにセレクタ７０〜７５を制御することができる。

また、この場合、選択制御回路９６、９８により、セレクタ９５は入力バッファ８５が出力する信号を選択し、セレクタ９７は入力バッファ８４が出力する信号を選択するようにセレクタ９５、９７を制御することができる。

このようにする場合には、図９に示すように、端子２１をアドレス信号Ａｎ出力用の端子、端子２２をアドレス信号Ａｍ出力用の端子、端子２３をデータ信号Ｄｎ入出力用の端子、端子２４をデータ信号Ｄｍ入出力用の端子、端子２５を制御信号Ｃｎ出力用の端子、端子２６を制御信号Ｃｍ出力用の端子として機能させることができる。

図１０及び図１１は本発明の一実施形態とメモリデバイスとでＳＩＰを構成した場合を示す概略的上面図である。図１０及び図１１中、１３１は基板（例えば、テープ基板）、１３２はメモリデバイス（例えば、フラッシュメモリ）であり、本発明の一実施形態１３０とメモリデバイス１３２とでＳＩＰを構成する場合には、基板１３１上に本発明の一実施形態１３０を配置し、本発明の一実施形態１３０上にメモリデバイス１３２を配置する。

また、基板１３１において、１３３はアドレス信号Ａｍ用の端子、１３４はアドレス信号Ａｎ用の端子、１３５はデータ信号Ｄｍ用の端子、１３６はデータ信号Ｄｎ用の端子、１３７は制御信号Ｃｍ用の端子、１３８は制御信号Ｃｎ用の端子、１３９〜１４４はモニタ用の端子である。

また、メモリデバイス１３２において、１４５はアドレス信号Ａｍ入力用の端子、１４６はアドレス信号Ａｎ入力用の端子、１４７はデータ信号Ｄｍ入出力用の端子、１４８はデータ信号Ｄｎ入出力用の端子、１４９は制御信号Ｃｍ入力用の端子、１５０は制御信号Ｃｎ入力用の端子である。

ここで、メモリデバイス１３２の端子１４５〜１５０が図１０に示すように配置されている場合には、本発明の一実施形態１３０では、図８にも示すように、端子２１はアドレス信号Ａｍ出力用の端子、端子２２はアドレス信号Ａｎ出力用の端子、端子２３はデータ信号Ｄｍ入出力用の端子、端子２４はデータ信号Ｄｎ入出力用の端子、端子２５は制御信号Ｃｍ出力用の端子、端子２６は制御信号Ｃｎ出力用の端子として機能するように、制御回路８８〜９３及び選択制御回路９６、９８によりセレクタ７０〜７５、９５、９７を制御する。

そして、アドレス信号Ａｍ用の端子１５とアドレス信号Ａｍ用の端子１３３をボンディングワイヤ１５１で接続し、アドレス信号Ａｎ用の端子１６とアドレス信号Ａｎ用の端子１３４をボンディングワイヤ１５２で接続する。

また、データ信号Ｄｍ用の端子１７とデータ信号Ｄｍ用の端子１３５をボンディングワイヤ１５３で接続し、データ信号Ｄｎ用の端子１８とデータ信号Ｄｎ用の端子１３６をボンディングワイヤ１５４で接続する。

また、制御信号Ｃｍ用の端子１９と制御信号Ｃｍ用の端子１３７をボンディングワイヤ１５５で接続し、制御信号Ｃｎ用の端子２０と制御信号Ｃｎ用の端子１３８をボンディングワイヤ１５６で接続する。

また、アドレス信号Ａｍ出力用に設定された端子２１とアドレス信号Ａｍ入力用の端子１４５をボンディングワイヤ１５７で接続し、アドレス信号Ａｎ出力用に設定された端子２２とアドレス信号Ａｎ入力用の端子１４６をボンディングワイヤ１５８で接続する。

また、データ信号Ｄｍ入出力用に設定された端子２３とデータ信号Ｄｍ入出力用の端子１４７をボンディングワイヤ１５９で接続し、データ信号Ｄｎ入出力用に設定された端子２４とデータ信号Ｄｎ入出力用の端子１４８をボンディングワイヤ１６０で接続する。

また、制御信号Ｃｍ出力用に設定された端子２５と制御信号Ｃｍ入力用の端子１４９をボンディングワイヤ１６１で接続し、制御信号Ｃｎ出力用に設定された端子２６と制御信号Ｃｎ入力用の端子１５０をボンディングワイヤ１６２で接続する。

また、端子２７と端子１３９をボンディングワイヤ１６３で接続し、端子２８と端子１４０をボンディングワイヤ１６４で接続し、端子２９と端子１４１をボンディングワイヤ１６５で接続し、端子３０と端子１４２をボンディングワイヤ１６６で接続し、端子３１と端子１４３をボンディングワイヤ１６７で接続し、端子３２と端子１４４をボンディングワイヤ１６８で接続する。

このようにする場合には、ＬＳＩテスタを使用した外部バスを介してのメモリデバイス１３２のテスト及びメモリライタを使用した外部バスを介してのメモリデバイス１３２に対する書き込みを行うことができる。また、本発明の一実施形態１３０によるメモリデバイス１３２に対するリードアクセス及びライトアクセスを行うことができる。また、端子２７〜３２を使用した端子２１〜２６上の信号のモニタイングを行うことができる。

なお、ＬＳＩテスタを使用した外部バスを介してのメモリデバイス１３２のテストを行う場合には、ＬＳＩテスタからのアドレス信号Ａｍ、Ａｎ、制御信号Ｃｍ、Ｃｎは、第１端子群の端子１５、１６、１９、２０、第１入出力回路３５、コア回路３４、第１伝送路切換回路３６、第２入出力回路３７、第２端子群の端子２１、２２、２５、２６を介してメモリデバイス１３２に伝送され、データ信号Ｄｍ、Ｄｎは、第１端子群の端子１７、１８、第１入出力回路３５、選択回路３９、コア回路３４、第１伝送路切換回路３６、第２入出力回路３７、第２端子群の端子２３、２４を介してメモリデバイス１３２に伝送される。

そして、メモリデバイス１３２からのデータ信号Ｄｍ、Ｄｎは、第２端子群の端子２３、２４、第２伝送路切換回路３８、選択回路３９、コア回路３４、第１入出力回路３５、第１端子群の端子１７、１８を介してＬＳＩテスタに伝送される。

また、メモリライタでメモリデバイス１３２に書き込みを行う場合には、メモリデバイス１３２からのアドレス信号Ａｍ、Ａｎ、データ信号Ｄｍ、Ｄｎ、制御信号Ｃｍ、Ｃｎは、第１端子群の端子１５〜２０、第１入出力回路３５、コア回路３４、第１伝送路切換回路３６、第２入出力回路３７、第２端子群の端子２１〜２６を介してメモリデバイス１３２に伝送される。

ここで、メモリデバイス１３２が仕様変更され、メモリデバイス１３２の端子１４５〜１５０の配置が図１１に示すように変更された場合には、本発明の一実施形態１３０では、図９にも示すように、端子２１はアドレス信号Ａｎ用の入力端子、端子２２はアドレス信号Ａｍ用の出力端子、端子２３はデータ信号Ｄｎ用の入出力端子、端子２４はデータ信号Ｄｍ用の入出力端子、端子２５は制御信号Ｃｎ用の出力端子、端子２６は制御信号Ｃｍ用の出力端子として機能するように、制御回路８８〜９３及び選択制御回路９６、９８によりセレクタ７０〜７５、９５、９７を制御する。

そして、アドレス信号Ａｍ用の端子１５とアドレス信号Ａｍ用の端子１３３をボンディングワイヤ１５１で接続し、アドレス信号Ａｎ用の端子１６とアドレス信号Ａｎ用の端子１３４をボンディングワイヤ１５２で接続する。

また、データ信号Ｄｍ用の端子１７とデータ信号Ｄｍ用の端子１３５をボンディングワイヤ１５３で接続し、データ信号Ｄｎ用の端子１８とデータ信号Ｄｎ用の端子１３６をボンディングワイヤ１５４で接続する。

また、制御信号Ｃｍ用の端子１９と制御信号Ｃｍ用の端子１３７をボンディングワイヤ１５５で接続し、制御信号Ｃｎ用の端子２０と制御信号Ｃｎ用の端子１３８をボンディングワイヤ１５６で接続する。

また、アドレス信号Ａｎ出力用に設定された端子２１とアドレス信号Ａｎ入力用の端子１４６をボンディングワイヤ１５７で接続し、アドレス信号Ａｍ出力用に設定された端子２２とアドレス信号Ａｍ入力用の端子１４５をボンディングワイヤ１５８で接続する。

また、データ信号Ｄｎ入出力用に設定された端子２３とデータ信号Ｄｎ入出力用の端子１４８をボンディングワイヤ１５９で接続し、データ信号Ｄｍ入出力用に設定された端子２４とデータ信号Ｄｍ入出力用の端子１４７をボンディングワイヤ１６０で接続する。

また、制御信号Ｃｎ出力用に設定された端子２５と制御信号Ｃｎ入力用の端子１５０をボンディングワイヤ１６１で接続し、制御信号Ｃｍ出力用に設定された端子２６と制御信号Ｃｍ入力用の端子１４９をボンディングワイヤ１６２で接続する。

また、端子２７と端子１３９をボンディングワイヤ１６３で接続し、端子２８と端子１４０をボンディングワイヤ１６４で接続し、端子２９と端子１４１をボンディングワイヤ１６５で接続し、端子３０と端子１４２をボンディングワイヤ１６６で接続し、端子３１と端子１４３をボンディングワイヤ１６７で接続し、端子３２と端子１４４をボンディングワイヤ１６８で接続する。

このようにする場合には、ＬＳＩテスタを使用した外部バスを介してのメモリデバイス１３２のテスト及びメモリライタを使用した外部バスを介してのメモリデバイス１３２に対する書き込みを行うことができる。また、本発明の一実施形態１３０によるメモリデバイス１３２に対するリードアクセス及びライトアクセスを行うことができる。また、端子２７〜３２を使用した端子２１〜２６上の信号のモニタイングを行うことができる。

なお、ＬＳＩテスタを使用した外部バスを介してのメモリデバイス１３２のテストを行う場合には、ＬＳＩテスタからのアドレス信号Ａｍ、Ａｎ、制御信号Ｃｍ、Ｃｎは、第１端子群の端子１５、１６、１９、２０、第１入出力回路３５、コア回路３４、第１伝送路切換回路３６、第２入出力回路３７、第２端子群の端子２２、２１、２６、２５を介してメモリデバイス１３２に伝送され、データ信号Ｄｍ、Ｄｎは、第１端子群の端子１７、１８、第１入出力回路３５、選択回路３９、コア回路３４、第１伝送路切換回路３６、第２入出力回路３７、第２端子群の端子２４、２３を介してメモリデバイス１３２に伝送される。

そして、メモリデバイス１３２からのデータ信号Ｄｍ、Ｄｎは、第２端子群の端子２４、２３、第２伝送路切換回路３８、選択回路３９、コア回路３４、第１入出力回路３５、第１端子群の端子１８、１９を介してＬＳＩテスタに伝送される。

また、メモリライタでメモリデバイス１３２に書き込みを行う場合には、メモリデバイス１３２からのアドレス信号Ａｍ、Ａｎ、データ信号Ｄｍ、Ｄｎ、制御信号Ｃｍ、Ｃｎは、第１端子群の端子１５、１６、１７、１８、１９、２０、第１入出力回路３５、コア回路３４、第１伝送路切換回路３６、第２入出力回路３７、第２端子群の端子２２、２１、２４、２３、２６、２５を介してメモリデバイス１３２に伝送される。

以上のように、本発明の一実施形態１３０をＳＩＰに使用せず、単独のデバイスとして使用する場合には、第１端子群の端子１５〜２０を介して本発明の一実施形態１３０と外部バスとの接続が行われ、メモリデバイス１３２と共にスタック型のＳＩＰを構成する場合には、第２の端子群の端子２１〜２６を使用して本発明の一実施形態１３０とメモリデバイス１３２との接続が行われる。

そして、本発明の一実施形態１３０においては、コア回路３４の出力端子４５〜５０と第２端子群の端子２１〜２６との間の伝送路を切り換えて第２端子群の端子２１〜２６のそれぞれが取り扱う信号を設定する第１伝送路切換回路３６と、第２端子群の端子２１〜２６と選択回路３９の入力端子４２、４３との間の伝送路を切り換える第２伝送路切換回路３８を備えるとしている。

したがって、本発明の一実施形態１３０によれば、メモリデバイス１３２とでスタック型のＳＩＰを構成する場合、レイアウトを変更して端子２１〜２６の配置を変更することなく、第１伝送路切換回路３６及び第２伝送路切換回路３８によりメモリデバイス１３２の端子１４５〜１５０と本発明の一実施形態１３０の端子２１〜２６との合わせ込みを行うことができるので、ＳＩＰの開発効率を高めることができる。

なお、本発明の一実施形態１３０においては、第３端子群の端子２７〜３２を設けるようにした場合について説明したが、これら第３端子群の端子２７〜３２を設けないようにしても良い。また、第３端子群の端子２７〜３２を設けず、第２端子群の端子２１〜２６の大きさを２本のボンディングワイヤを接続できる大きさとし、第２端子群の端子２１〜２６にメモリデバイス１３２との接続に使用するボンディングワイヤ及びモニタ用のボンディングワイヤを接続できるようにし、第２端子群の端子２１〜２６をモニタ用としても使用できるように構成しても良い。

本発明の一実施形態の一部分の回路図である。 本発明の一実施形態が備える内部回路の一部分を示す回路図である。 本発明の一実施形態が備える内部回路の一部分をより詳しく示す回路図である。 本発明の一実施形態が備える内部回路の一部分をより詳しく示す回路図である。 本発明の一実施形態が備える内部回路の一部分をより詳しく示す回路図である。 本発明の一実施形態が備える内部回路の一部分をより詳しく示す回路図である。 本発明の一実施形態が備える内部回路の一部分をより詳しく示す回路図である。 本発明の一実施形態の概略的上面図である。 本発明の一実施形態の概略的上面図である。 本発明の一実施形態とメモリデバイスとでＳＩＰを構成した場合を示す概略的上面図である。 本発明の一実施形態とメモリデバイスとでＳＩＰを構成した場合を示す概略的上面図である。 従来のスタック型のＳＩＰの一例を示す概略的断面図である。 ロジックデバイス及びメモリデバイスがＳＩＰ用に作成されていないものである場合において、ロジックデバイスとメモリデバイスの端子を合わせ込むためにロジックデバイスのレイアウトを変更した場合を説明するための概略的上面図である。 ロジックデバイス及びメモリデバイスがＳＩＰ用に作成されたものである場合において、ロジックデバイスとメモリデバイスの端子を合わせ込むためにロジックデバイスのレイアウトを変更した場合を説明するための概略的上面図である。

符号の説明

１…基板、２…ロジックデバイス、３…メモリデバイス、４…ボンディングワイヤ、５…封止樹脂、６…半田ボール、７〜１０…端子、１１、１２…ボンディングワイヤ、１４…内部回路、１５〜２０…第１端子群の端子、２１〜２６…第２端子群の端子、２７〜３２…第３端子群の端子、３４…コア回路、３５…第１入出力回路、３６…第１伝送路切換回路、３７…第２入出力回路、３８…第２伝送路切換回路、３９…選択回路、４０、４１…セレクタ、４２、４３…入力端子、４５〜５０…出力端子、５１〜５６…出力バッファ、５７〜６２…入力バッファ、６３〜６８…入力端子、７０〜７５…セレクタ、７６〜８１…出力バッファ、８２〜８７…入力バッファ、８８〜９３…制御回路、９５…セレクタ、９６…選択制御回路、９７…セレクタ、９８…選択制御回路、１００〜１０５…入力端子、１０６…出力端子、１０７…選択制御回路、１０８〜１１３…レジスタ、１１４…出力制御回路、１１５…レジスタ、１１６〜１２１…入力端子、１２２…出力端子、１２３〜１２８…レジスタ、１３０…本発明の一実施形態、１３１…基板、１３２…メモリデバイス、１３３〜１５０…端子、１５１〜１６８…ボンディングワイヤ

Claims (5)

1. 外部バスに対応して設けられた第１の複数の端子と、
   他の半導体デバイスと共にシステム・イン・パッケージを構成する場合に、前記他の半導体デバイスとの接続に使用する第２の複数の端子と、
   所定の複数の内部出力端子及び所定の複数の内部入力端子と前記第２の複数の端子との間の伝送路を切り換えて前記第２の複数の端子が取り扱う信号を切り換えることができる伝送路切換回路を有することを特徴とする半導体デバイス。
2. 前記伝送路切換回路は、前記所定の複数の内部出力端子に出力される信号から、前記第２の複数の端子に与える信号を選択する第１の複数のセレクタと、
   前記第２の複数の端子上の信号から、前記所定の複数の内部入力端子に与える所定の信号を選択する第２の複数のセレクタを有することを特徴とする請求項１記載の半導体デバイス。
3. 前記第１の複数の端子の各々と前記第２の複数の端子の各々は、チップ面上に交互に配置されていることを特徴とする請求項１又は２記載の半導体デバイス。
4. 前記第２の複数の端子にモニタ用の端子が接続されていることを特徴とする請求項１、２又は３記載の半導体デバイス。
5. 前記第２の複数の端子は、２本のボンディングワイヤを接続できる大きさとされていることを特徴とする請求項１、２又は３記載の半導体デバイス。
   
   

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