JP4857716B2 - 回路装置とその製造方法 - Google Patents

Description

本発明は、互いに機能を代替可能な複数のモジュールを有する半導体集積回路とその製造方法に係り、特に、モジュールの故障による歩留りの低下の改善を図った半導体集積回路に関するものである。

近年の半導体集積回路においては、加工寸法の微細化と回路構成の大規模化が著しく進んでおり、製造上の欠陥による歩留りの低下が深刻化している。このような歩留りの低下を製造条件の最適化だけで改善するのには限界があるため、冗長回路による欠陥の救済手法が用いられるようになってきている。この手法では、全体の回路の一部に予め冗長な回路を設けておき、欠陥部分を冗長回路に置き換えることによって半導体チップ全体が不良品になることを回避する。

例えば特許文献１に記載されるＦＰＧＡ（field programmable gate array）の論理回路データ生成方法では、故障情報と論理情報から故障回避の必要性を判定し、必要であるなら故障部分の機能を空き部分で代用するように論理情報を変更する。

また、特許文献２に記載される半導体装置では、メモリーマップ型のアドレッシングによって複数の回路モジュール間のデータ転送が行われる。各回路モジュールにＩＤコードが割り当てられており、そのＩＤコードを操作してデータの転送先を制御することにより、故障した回路モジュールを冗長な回路モジュールに置き換える。

他方、近年では、半導体集積回路の全体の消費電力に占めるリーク電力の割合が急激に増大しており、パワーゲートなどを用いたリーク電力削減技術が開発され、利用が始まっている。パワーゲートは、電源のオンオフを行うトランジスタであり、システムの動作中に未使用のモジュールの電源をオフすることによって、そのモジュールの電源をオンにしておいた場合に消費される無駄なリーク電力を削減することができる。

また、製造プロセスのばらつきが消費電力に大きな影響を与えるようになってきているため、ＩＣチップごとに電源電圧を調節することも行われている。例えば、動作の高速なＩＣチップは電源電圧を下げ、動作の低速なＩＣチップは電源電圧を上げることにより、ＩＣチップの動作スピードと消費電力のバランスをとり、消費電力の低減を図っている。更に、ＩＣチップの動作状態に応じて電源電圧を動的に変更することも検討されている。

特許第３４９１５７９号明細書 特許第３１９２２２０号明細書

ところで、冗長回路による欠陥の救済手法と、パワーゲートや電源電圧制御による低消費電力化技術とを組み合わせた場合、以下のような新たな課題が発生する。

冗長回路による欠陥救済手法によってシステムから切り離される未使用のモジュールは、全体の動作に全く関与しないため、その電源は常時オフにすることが好ましい。各モジュールの電源ラインにそれぞれパワーゲートを設ける場合、未使用のモジュールのパワーゲートを常時オフにすれば良いが、どのモジュールが未使用になるかはＩＣチップごとに異なるため、その情報を例えばヒューズなどによって各ＩＣチップに保持する必要がある。ヒューズはトランジスタ等の回路素子に比べて非常に大きいため、これをＩＣチップに形成するとチップサイズが著しく増大する。また、ヒューズを切断するための専用の工程が必要になり、製造工程が増える。

他方、各モジュールの電源ラインをそれぞれ電源ピンに接続すれば、ＩＣチップの外部より電源ピンを介して各モジュールの電源のオンとオフを制御できるため、上述のようなパワーゲートやヒューズが不要になる。しかしながら、この場合、未使用のモジュールがＩＣチップごとに異なるため、電源をオフにすべき電源ピンがＩＣチップごとに異なる。その結果、ＩＣチップを搭載するセット基板において各電源ピンに入力する電源のオンオフ状態をチップごとに変更せねばならなくなり、そのための専用のハードウェアや余分な製造工程が必要になる。

更に、各モジュールの動作状態に応じて各モジュールの電源電圧を動的に制御する場合にも、上述と同様な問題が生じる。すなわち、冗長回路による欠陥救済手法によって、各モジュールに割り当てられる機能がＩＣチップごとに異なるため、電源ピンと各モジュールの機能との対応関係がＩＣチップごとに異なる。その結果、セット基板において各電源ピンの電源電圧の制御方式をチップごとに変更せねばならなくなり、そのための専用のハードウェアや余分な製造工程が必要になる。

また、ＩＣチップの外部で上記のように電源供給をオフしたり電源電圧を制御したりする場合には、そのための回路を冗長モジュールを含む全モジュールの電源ピンに対して設ける必要があるため、回路規模が増大する。

本発明はかかる事情に鑑みてなされたものであり、その目的は、製造工程の増加や回路規模の増大を抑制しつつ、各モジュールに供給される電源を各モジュールに割り当てる機能に応じて適切に制御することが可能な回路装置とその製造方法を提供することにある。

上記の目的を達成するため、本発明の第１の観点に係る回路装置は、互いに機能を代替可能な複数のモジュールと、前記複数のモジュールへ供給される電源を入力するための複数の第１電源入力部と、初期状態において前記複数の第１電源入力部に入力される電圧に応じた信号を保持する信号保持部と、前記信号保持部が保持する信号に応じて、所定の複数の機能と前記複数のモジュールとの１対１の関係を設定し、前記複数のモジュールの各々に当該１対１の関係で対応付けた機能を割り当てる機能割り当て部と、各々が前記所定の複数の機能の少なくとも１つに対応する電源を入力する複数の第２電源入力部と、前記複数の第２電源入力部において入力される各電源が、その電源に対応する機能を割り当てられたモジュールへ供給されるように、前記複数の第１電源入力部の少なくとも一部と前記複数の第２電源入力部とを接続する接続部とを具備する。
好適には、前記機能割り当て部は、前記複数のモジュールの少なくとも１つに冗長な機能を割り当て、前記接続部は、前記冗長な機能が割り当てられたモジュールに電源を入力するための第１電源入力部を基準電位線に接続する。

本発明の第２の観点に係る回路装置の製造方法は、互いに機能を代替可能な複数のモジュール、前記複数のモジュールへ供給される電源を入力するための複数の第１電源入力部、初期状態において前記複数の第１電源入力部に入力される電圧に応じた信号を保持する信号保持部、及び、前記信号保持部が保持する信号に応じて、所定の複数の機能と前記複数のモジュールとの１対１の関係を設定し、前記複数のモジュールの各々に当該１対１の関係によって対応付けた機能を割り当てる機能割り当て部を共通の基板若しくは複数の基板に形成する第１の工程と、各々が前記所定の複数の機能の少なくとも１つに対応する電源を入力する複数の第２電源入力部を、共通の基板若しくは複数の基板に形成する第２の工程と、前記第１の工程で形成した前記複数のモジュールを検査し、当該検査結果に応じて、前記機能割り当て部が各モジュールに割り当てるべき機能を決定する第３の工程と、前記第３の工程で決定した各モジュールの機能割り当てに基づいて、前記複数の第２電源入力部において入力される各電源が、その電源に対応する機能を割り当てられたモジュールへ供給されるように、前記複数の第１電源入力部の少なくとも一部と前記複数の第２電源入力部とを接続する接続部を形成する第４の工程とを有する。
好適には、前記第１の工程では、前記複数のモジュールの少なくとも１つに冗長な機能を割り当てるように前記機能割り当て部を形成し、前記第４の工程では、前記冗長な機能が割り当てられたモジュールに電源を入力するための第１電源入力部を所定の基準電位線に接続するように前記接続部を形成する。

本発明によれば、各モジュールに供給される電源を入力するための電源入力部と各機能に対応する電源を入力するための電源入力部とを、各モジュールに割り当てる機能に応じて接続することにより、特殊な製造工程を追加したり複雑な回路を設けたりすることなく、各モジュールに供給される電源を各モジュールに割り当てる機能に応じて適切に制御することが可能になる。

図１は、本発明の実施形態に係る回路装置の構成の一例を示す図である。
図１に示す回路装置１は、ＩＣチップ２と、接続部４と、第２電源入力部Ｂ１〜Ｂ６と、端子Ｔ１〜Ｔ６とを有する。ＩＣチップ２の半導体基板には、機能割り当て部３と、モジュールＭ１〜Ｍ７と、第１電源入力部Ａ１〜Ａ７とが形成される。

モジュールＭ１〜Ｍ７は、それぞれ本発明のモジュールの一実施形態である。
機能割り当て部３は、本発明の機能割り当て部の一実施形態である。
第１電源入力部Ａ１〜Ａ７は、それぞれ本発明の第１電源入力部の一実施形態である。
第２電源入力部Ｂ１〜Ｂ７は、それぞれ本発明の第２電源入力部の一実施形態である。
接続部４は、本発明の接続部の一実施形態である。

なお図１では、ＩＣチップ２における信号入出力用の回路や端子についての図示を省略している。

モジュールＭ１〜Ｍ７は、それぞれ所定の機能を持つ一まとまりの回路であり、互いに機能を代替することができる。モジュールＭ１〜Ｍ７は、全て同一の回路構成を有していても良いし、互いに機能を代替可能であれば、その一部に異なる回路構成を有するモジュールを含んでいても良い。

モジュールＭ１〜Ｍ７の回路構成や機能は任意である。例えばＤＳＰ（digital signal processor）等の演算・処理機能を持つ回路でも良いし、ルックアップテーブルのように比較的単純な論理演算を行う回路でも良い。また、回路装置に含まれている同等な機能を持った複数の回路の各々を１つのモジュールとして扱っても良い。
また、モジュールＭ１〜Ｍ７は、デジタル回路に限定されるものではなく、アナログ回路でも良い。

機能割り当て部３は、入力される制御信号に応じて、予め定められた７つの機能Ｆ１〜Ｆ７とモジュールＭ１〜Ｍ７との１対１の関係を設定し、モジュールＭ１〜Ｍ７の各々に当該１対１の関係で対応付けた機能を割り当てる。図１の例では、モジュールＭ１〜Ｍ７にそれぞれ機能Ｆ１〜Ｆ７が割り当てられている。モジュールＭ１〜Ｍ７がこの７つの機能Ｆ１〜Ｆ７を分担することによって、ＩＣチップ２の全体若しくは一部の機能が実現される。

モジュールＭ１〜Ｍ７に割り当てる７つの機能Ｆ１〜Ｆ７には、冗長な機能が含まれていても良い。すなわち機能割り当て部３は、モジュールＭ１〜Ｍ７の少なくとも１つに冗長な機能を割り当てても良い。

ここで「冗長な機能」とは、ＩＣチップ２の全体の機能にとってあってもなくても良い機能のことである。冗長な機能を割り当てられたモジュールは、その電源をオフにしてもＩＣチップ２の全体の機能に影響を与えない。
冗長な機能を割り当てられた回路は、例えばＩＣチップ２の他の回路から一切の信号が入力されず、かつ、他の回路へ一切の信号を出力しない状態に設定される。
従って、欠陥のあるモジュールにこの冗長な機能を割り当てれば、ＩＣチップ２の全体の機能を維持することが可能になり、モジュールの欠陥救済を実現できる。

図１の例において、‘Ｆ７’は冗長な機能であり、この機能Ｆ７を割り当てられたモジュールには電源が供給されない。

機能割り当て部３による機能の割り当ての変更は、種々の方法によって実現可能である。例えば後述の図２〜図４に示すように、ＩＣチップ２内の他の回路との接続状態を切り替えることによって各モジュールの機能の割り当て変更を行っても良い。各モジュールがプログラム可能な回路である場合には、上述した接続状態の切り替えに加えて、各モジュールのプログラムを変更することにより機能の変更を行っても良い。また、複数のモジュールが共通のバスを介して通信する場合には、バス上において個々のモジュールを識別するための情報（ＩＤ）を変更することにより、モジュールの機能変更を行っても良い。また、欠陥のあるモジュールを識別するための情報（ＩＤ）に基づき、ソフトウェアでそのモジュールの使用を回避しても良い。

第１電源入力部Ａｎ（‘ｎ’は１から７までの整数を示す）は、モジュールＡｎへ供給される電源を入力する。

第１電源入力部Ａｎは、例えば導体のパッドを有しており、このパッドにボンディングされる導体線を介して、ＩＣチップ２の外部から供給される電源を入力する。

第２電源入力部Ｂｉ（‘ｉ’は１から６までの整数を示す）は、機能Ｆｉに対応する電源電圧ＶＤＤｉを入力する。電源電圧ＶＤＤｉは、機能割り当て部３によって機能Ｆｉを割り当てられたモジュールに供給するための電源電圧であり、回路装置１の外部から端子Ｔｉに印加される。第２電源入力部Ｂｉは、端子Ｔｉから電源電圧ＶＤＤｉを入力する。

第２電源入力部Ｂｉは、例えばインターポーザ基板に形成されており、インターポーザ基板の固定の配線を介して端子Ｔｉと電気的に接続される。
また第２電源入力部Ｂｉは、例えばインターポーザ基板に形成される導体のパッドを含んでおり、このパッドにワイヤボンディングされる導体線を介して、ＩＣチップ２の半導体基板上に形成される機能Ｆｉのモジュールに電源電圧ＶＤＤｉを供給する。

接続部４は、第２電源入力部Ｂｉにおいて入力される電源電圧ＶＤＤｉが機能Ｆｉを割り当てられたモジュールへ供給されるように、第１電源入力部Ａ１〜Ａ７の一部と第２電源入力部Ｂ１〜Ｂ６とを接続する。
接続部４は、例えば、半導体基板に形成される第１電源入力部Ａ１〜Ａ７のパッドとインターポーザ基板に形成される第２電源入力部Ｂ１〜Ｂ６のパッドとをワイヤボンディングによって接続する導体線（例えば金の細線）によって構成される。

なお接続部４は、機能割り当て部３によって冗長機能Ｆ７を割り当てられたモジュールに対応する第１電源入力部に、所定の基準電位線（グランド線）を接続しても良い。例えば図１の例において、機能Ｆ７を割り当てられたモジュールＭ７の電源を入力する第１電源入力部Ａ７に、グランド線を接続しても良い。これにより、冗長な機能を割り当てられたモジュールの電源ラインの電位を安定化できるため、ノイズの発生を抑制できる。

次に、ＩＣチップ２の詳細な構成の一例について、図２〜図４を参照して説明する。

図２は、ＩＣチップ２の構成の一例を示す図である。
ＩＣチップ２は、例えば図２に示すように、モジュールＭ１〜Ｍ７と、一般回路ブロック１００と、スイッチ回路ＳＷＡ１〜ＳＷＡ６と、スイッチ回路ＳＷＢ１〜ＳＷＢ６とを有する。

図２におけるモジュールＭ１〜Ｍ７は、図１における同一の符号と同一の構成要素を示す。
一般回路ブロック１００は、本発明の回路ブロックの一実施形態である。
スイッチ回路ＳＷＡ１〜ＳＷＡ６及びＳＷＢ１〜ＳＷＢ６を含む回路は、図１における機能割り当て部３に対応する回路であり、本発明のモジュール選択部の一実施形態である。

一般回路ブロック１００は、上述したモジュールＭ１〜Ｍ７との間で信号をやり取りするための入出力部Ｐ１〜Ｐ６を有しており、これらのモジュールと共同して所定の処理を実行する。一般回路ブロック１００の回路構成や機能は任意であり、例えば配線のみでも良い。

入出力部Ｐ１〜Ｐ６は、それぞれ、上述したモジュールＭ１〜Ｍ７のうちの１つのモジュールに少なくとも１つの信号を出力する、及び／又は、当該１つのモジュールにおいて発生する少なくとも１つの信号を入力する。

入出力部Ｐ１〜Ｐ６は、全てが同一の組合せの信号を入出力しても良いし、異なる組合せの信号を入出力する異なる種類の入出力部を含んでいても良い。
例えばモジュールＭ１〜Ｍ７が３つの出力端子を有する場合において、この３つの出力端子の全てから信号を入力する入出力部や、１つの出力端子のみから信号を入力する入出力部などが混在していても良い。

スイッチ回路ＳＷＡｉ（１≦ｉ≦６）は、入出力部ＰｉとモジュールＭｉとの間に接続されており、入力される制御信号（不図示）に応じてオン又はオフする。
スイッチ回路ＳＷＢｉは、入出力部ＰｉとモジュールＭ（ｉ＋１）との間に接続されており、入力される制御信号に応じてオン又はオフする。

スイッチ回路ＳＷＡ１〜ＳＷＡ６及びＳＷＢ１〜ＳＷＢ６は、モジュール選択部を構成する。
ここで、モジュール選択部（ＳＷＡ１〜ＳＷＡ６，ＳＷＢ１〜ＳＷＢ６）は、７つのモジュール（Ｍ１〜Ｍ７）の中から制御信号に応じて６つのモジュールを選択し、選択した６つのモジュールと６つの入出力部（Ｐ１〜Ｐ６）とを１対１に接続する機能を有する。

このモジュール選択部（ＳＷＡ１〜ＳＷＡ６，ＳＷＢ１〜ＳＷＢ６）は、６つの入出力部（Ｐ１〜Ｐ６）の各々に、２つのモジュールから制御信号に応じて選択した１つのモジュールを接続する。すなわち、入力される制御信号に応じて、モジュールＭｉ又はモジュールＭ（ｉ＋１）の一方を選択し、選択したモジュールを入出力部Ｐｉに接続する。

モジュール選択部（ＳＷＡ１〜ＳＷＡ６及びＳＷＢ１〜ＳＷＢ６）は、例えば、不図示の制御部から供給される制御信号に応じて、７つのモジュールのうちの故障したモジュール（故障がない場合には予め冗長用に設けられたモジュール）が全ての入出力部から切り離されるように、６つのモジュールを選択する。

例えば、モジュールＭｎ（１≦ｎ≦７）を全ての入出力部から切り離すことを指示する制御信号が入力された場合において、ｎが２から６までの整数であれば（すなわちモジュールＭ２〜Ｍ６を切り離す場合は）、スイッチ回路ＳＷＡ１〜ＳＷＡ（ｎ−１）がオン、スイッチ回路ＳＷＡｎ〜ＳＷＡ６がオフするとともに、スイッチ回路ＳＷＢ１〜ＳＷＢ（ｎ−１）がオフ、スイッチ回路ＳＷＢｎ〜ＳＷＢ６がオンする。
ｎが整数１であれば（すなわちモジュールＭ１を切り離す場合は）、スイッチ回路ＳＷＡ１〜ＳＷＡ６が全てオフし、スイッチ回路ＳＷＢ１〜ＳＷＢ６が全てオンする。
ｎが整数７であれば（すなわちモジュールＭ７を切り離す場合は）、スイッチ回路ＳＷＡ１〜ＳＷＡ６が全てオンし、スイッチ回路ＳＷＢ１〜ＳＷＢ６が全てオフする。

図３は、モジュールＭ３に欠陥が生じている場合の接続状態を示す。この場合、図示しない制御部は、モジュールＭ３を全ての入出力部から切り離すように制御信号を生成する。
この制御信号に応じて、スイッチ回路ＳＷＡ１，ＳＷＡ２がオン、スイッチ回路ＳＷＡ３，ＳＷＡ４，ＳＷＡ５，ＳＷＡ６がオフ、スイッチ回路ＳＷＢ１，ＳＷＢ２がオフ、スイッチ回路ＳＷＢ３，ＳＷＢ４，ＳＷＢ５，ＳＷＢ６がオンする。
これにより、入出力部Ｐ１とモジュールＭ１、入出力部Ｐ２とモジュールＭ２、入出力部Ｐ３とモジュールＭ４、入出力部Ｐ４とモジュールＭ５、入出力部Ｐ５とモジュールＭ６、入出力部Ｐ６とモジュールＭ７とがそれぞれ接続され、モジュールＭ３が一般回路ブロック１００から切り離される。

なお、図１に示すＩＣチップ２においてモジュールに割り当てられる機能（Ｆ１〜Ｆ７）と、図２に示すＩＣチップ２においてモジュールに接続される入出力部との関係は、次の通りである。
すなわち、図１に示すＩＣチップ２において機能Ｆｉ（１≦ｉ≦６）を割り当てられるモジュールは、図２に示すＩＣチップ２において入出力部Ｐｉに接続される。図１に示すＩＣチップ２において冗長な機能Ｆ７を割り当てられるモジュールは、図２に示すＩＣチップ２において全ての入出力部（Ｐ１〜Ｐ６）から切り離される。
従って、図２に示すＩＣチップ２のモジュールＭｊ（‘ｊ’は２から６までの整数を示す）には機能Ｆ（ｊ−１）、機能Ｆｊ、又は機能Ｆ７の何れかが割り当てられ、モジュールＭ１には機能Ｆ１又は機能Ｆ７が割り当てられ、モジュールＭ７には機能Ｆ６又は機能Ｆ７が割り当てられる。
また、入出力部Ｐｉに接続されるモジュール（Ｍｉ又はＭ（ｉ＋１））には、電源電圧ＶＤＤｉが供給される。

図４は、ＩＣチップ２のより詳細な構成の一例を示す図であり、図２と図４の同一符号は同一の構成要素を示す。
図４に示すＩＣチップ２は、モジュールＭ１〜Ｍ７と、入出力部Ｐ１〜Ｐ６を持つ一般回路ブロック１００と、モジュール選択部５０と、制御部６０と、記憶部７０と、信号入力部８０とを有する。
モジュール選択部５０は、本発明のモジュール選択部の一実施形態である。
モジュール選択部５０及び制御部６０を含む回路は、図１における機能割り当て部３に対応する回路である。

モジュール選択部５０は、制御部６０から供給される制御信号に応じて、モジュールＭ１〜Ｍ７から６個のモジュールを選択し、当該選択した６個のモジュールと一般回路ブロック１００の６個の入出力部Ｐ１〜Ｐ６とを１対１に接続する。

モジュール選択部５０は、例えば図４に示すように、スイッチ回路ＳＷＡ１〜ＳＷＡ６とスイッチ回路ＳＷＢ１〜ＳＷＢ６とを有する。
スイッチ回路ＳＷＡｉ（１≦ｉ≦６）は、入出力部ＰｉとモジュールＭｉとの間に接続されており、制御部６０から供給される制御信号Ｓｃｉが値‘０’の場合にオン、値‘１’の場合にオフする。
スイッチ回路ＳＷＢｉは、入出力部ＰｉとモジュールＭ（ｉ＋１）との間に接続されており、制御信号Ｓｃｉが値‘０’の場合にオフ、値‘１’の場合にオンする。

スイッチ回路ＳＷＡｉは、入出力部ＰｉからモジュールＭｉへ伝送される信号をオンオフするスイッチ、及び／又は、モジュールＭｉから入出力部Ｐｉへ伝送される信号をオンオフするスイッチを少なくとも１つ有している。
同様に、スイッチ回路ＳＷＢｉは、入出力部ＰｉからモジュールＭ（ｉ＋１）へ伝送される信号をオンオフするスイッチ、及び／又は、モジュールＭ（ｉ＋１）から入出力部Ｐｉへ伝送される信号をオンオフするスイッチを少なくとも１つ有している。

制御部６０は、モジュール選択部５０を制御する制御信号Ｓｃ１〜Ｓｃ６を発生する。すなわち、第１の動作モードにおいて、信号入力部８０に入力される信号が指示する１のモジュールを全入出力部（Ｐ１〜Ｐ６）から切り離すように制御信号Ｓｃ１〜Ｓｃ６を生成し、第２の動作モードにおいて、記憶部７０に書き込まれた情報が指示する１のモジュールを全入出力部（Ｐ１〜Ｐ６）から切り離すように制御信号Ｓｃ１〜Ｓｃ６を生成する。

制御部６０が動作モードを認識する方法は任意であり、例えば所定の端子に印加される信号に応じて動作モードを認識しても良いし、記憶部７０に書き込まれるフラグの値に応じて動作モードを認識しても良い。
第１の動作モードは、主としてモジュールの検査を行う場合に設定され、第２の動作モードは、モジュールの検査が完了した後の通常状態において設定される。

制御部６０は、信号入力部８０から入力される信号若しくは記憶部７０に書き込まれる情報においてモジュールＭｎ（１≦ｎ≦７）を全ての入出力部から切り離すように指示された場合、整数ｎの値に応じて、次のような制御信号Ｓｃ１〜Ｓｃ６を出力する。

［２≦ｎ≦６］
この場合、制御部６０は、制御信号Ｓｃ１〜Ｓｃ（ｎ−１）を値‘０’に設定し、制御信号Ｓｃｎ〜Ｓｃ６を値‘１’に設定する。
これにより、スイッチ回路ＳＷＡ１〜ＳＷＡ（ｎ−１）がオン、スイッチ回路ＳＷＡｎ〜ＳＷＡ６がオフ、スイッチ回路ＳＷＢ１〜ＳＷＢ（ｎ−１）がオフ、スイッチ回路ＳＷＢｎ〜ＳＷＢ６がオンに設定される。その結果、モジュールＭ１〜Ｍ（ｎ−１）が入出力部Ｐ１〜Ｐ（ｎ−１）と１対１に接続され、モジュールＭ（ｎ＋１）〜Ｍ７が入出力部Ｐｎ〜Ｐ６と１対１に接続され、モジュールＭｎが全入出力部から切り離される。

［ｎ＝１］
この場合、制御部６０は、制御信号Ｓｃ１〜Ｓｃ６を全て値‘１’に設定する。
これにより、スイッチ回路ＳＷＡ１〜ＳＷＡ６が全てオフ、スイッチ回路ＳＷＢ１〜ＳＷＢ６が全てオンに設定される。その結果、モジュールＭ２〜Ｍ７が入出力部Ｐ１〜Ｐ６と１対１に接続され、モジュールＭ１が全入出力部から切り離される。

［ｎ＝７］
この場合、制御部６０は、制御信号Ｓｃ１〜Ｓｃ６を全て値‘０’に設定する。
これにより、スイッチ回路ＳＷＡ１〜ＳＷＡ６が全てオン、スイッチ回路ＳＷＢ１〜ＳＷＢ６が全てオフに設定される。その結果、モジュールＭ１〜Ｍ６が入出力部Ｐ１〜Ｐ６と１対１に接続され、モジュールＭ７が全入出力部から切り離される。

この制御部６０は、例えば図４に示すように、デコード部６０１と、ＯＲ回路６０２−２〜６０２−６とを有する。

デコード部６０１は、記憶部７０若しくは信号入力部８０から入力される信号をデコードし、そのデコード結果を信号Ｓｄ１〜Ｓｄ６として出力する。
すなわち、記憶部７０に記憶される情報若しくは信号入力部８０から入力される信号がモジュールＭｎを全ての入出力部から切り離すように指示する場合、デコード部６０１は、整数ｎの値に応じて、次のような信号Ｓｄ１〜Ｓｄ６を生成する。
‘ｎ’が１から６までの整数であれば、信号Ｓｄｎを‘１’とし、他の信号を‘０’に設定する。
‘ｎ’が整数７であれば、信号Ｓｄ１〜Ｓｄ６を全て値‘０’に設定する。

信号Ｓｄ１〜Ｓｄ６は、モジュールＭ１〜Ｍ７の各々を全入出力部から切り離すか否か指示する信号であることから、以下では指示信号Ｓｄ１〜Ｓｄ６と呼ぶ。

デコード部６０１は、第１の動作モード（モジュール検査時の動作モード）において、信号入力部８０から入力される信号に応じて指示信号Ｓｄ１〜Ｓｄ６を生成し、第２の動作モード（モジュール検査完了後の動作モード）においては、記憶部７０に書き込まれた情報に応じて指示信号Ｓｄ１〜Ｓｄ６を生成する。

なお、図４の例においてデコード部６０１が出力する指示信号Ｓｄ１は、モジュール選択部５０に供給される制御信号Ｓｃ１と同じである。

ＯＲ回路６０２−２〜６０２−６は、それぞれ２つの入力と１つの出力を有する論理和演算回路であり、この順番で縦続接続されている。
ＯＲ回路６０２−２は、２つの入力の一方に指示信号Ｓｄ１（＝制御信号Ｓｃ１）、他方に指示信号Ｓｄ２を入力する。ＯＲ回路６０２−２の出力は、制御信号Ｓｃ２としてモジュール選択部５０に供給される。
ＯＲ回路６０２−ｋ（ｋは、３から６までの整数を示す。）は、２つの入力の一方にＯＲ回路６０２−（ｋ−１）の出力信号を入力し、他方に指示信号Ｓｄｋを入力する。ＯＲ回路６０２−ｋの出力は、制御信号Ｓｃｋとしてモジュール選択部５０に供給される。

デコード部６０１の指示信号Ｓｄｊ（ｊは、２から６までの整数を示す。）が値‘１’になると、この指示信号Ｓｄｊが入力されるＯＲ回路６０２−ｊは値‘１’の制御信号Ｓｃｊを出力する。‘ｊ’が６より小さい場合には、ＯＲ回路６０２−ｊより後段のＯＲ回路６０２−（ｊ＋１）〜６０２−６から出力される制御信号Ｓｃ（ｊ＋１）〜Ｓｃ６も全て値‘１’になる。
デコード部６０１の指示信号Ｓｄ１（＝制御信号Ｓｃ１）が値‘１’になると、この指示信号Ｓｄ１が入力されるＯＲ回路６０２−２は値‘１’の制御信号Ｓｃ２を出力する。ＯＲ回路６０２−２より後段のＯＲ回路６０２−３〜６０２−６から出力される制御信号Ｓｃ３〜Ｓｃ６も全て値‘１’になる。
他方、デコード部６０１の全ての指示信号（Ｓｄ１〜Ｓｄ６）が値‘０’になると、ＯＲ回路６０２−２〜６０２−６の入出力信号が全て値‘０’になるため、モジュール選択部５０に供給される制御信号（Ｓｃ１〜Ｓｃ６）は全て値‘０’になる。

従って、モジュールＭｎを全ての入出力部から切り離す場合において、‘ｎ’が２から６までの整数であるときは、デコード部６０１によって指示信号Ｓｄ１〜Ｓｄ（ｎ−１）が値‘０’、指示信号Ｓｄｎが値‘１’、指示信号Ｓｄ（ｎ＋１）〜Ｓｄ６が値‘０’に設定されるため、制御信号Ｓｃ１〜Ｓｃ（ｎ−１）は値‘０’、制御信号Ｓｃｎ〜Ｓｃ６は値‘１’になる。‘ｎ’が整数１であるときは、デコード部６０１によって指示信号Ｓｄ１が値‘１’に設定されるため、制御信号Ｓｃ１〜Ｓｃ６は全て値‘１’になる。‘ｎ’が整数７であるときは、デコード部６０１によって指示信号Ｓｄ１〜Ｓｄ６が全て値‘０’に設定されるため、制御信号Ｓｃ１〜Ｓｃ６は全て値‘０’になる。

記憶部７０は、７個のモジュール（Ｍ１〜Ｍ７）の中で、全ての入出力部（Ｐ１〜Ｐ６）から切り離すべき１のモジュールを指示する情報を記憶する。
記憶部７０は、例えばヒューズ素子や不揮発性メモリなどによって構成可能である。

信号入力部８０は、全ての入出力部（Ｐ１〜Ｐ６）から切り離すべき１のモジュールを指示する信号を入力するための回路であり、例えばＩＣチップ２の検査を行う場合などにおいて、外部の装置から制御部６０に信号を入力するために用いられる。
以上が、ＩＣチップ２についての説明である。

次に、端子Ｔ１〜Ｔ６から各モジュールへ電源を入力する部分の詳細な構成の一例について、図５〜図１１を参照して説明する。

図５〜図１１の例において、回路装置１はインターポーザ基板５を有しており、そのインターポーザ基板５にはパッドＰＢ１＿１〜ＰＢ６＿１，ＰＢ１＿２〜ＰＢ６＿２，ＰＧ１〜ＰＧ７が形成される。また、ＩＣチップ２の半導体基板には、パッドＰＡ１〜ＰＡ７が形成される。

パッドＰＡｎ（１≦ｎ≦７）は、第１電源入力部Ａｎに含まれており、モジュールＭｎの電源ラインに接続される。

パッドＰＢｉ−１及びＰＢｉ＿２（１≦ｉ≦６）は、第２電源入力部Ｂｉに含まれており、インターポーザ基板５に形成される固定の配線を介して端子Ｔｉに接続される。

パッドＰＧ１〜ＰＧ７は、インターポーザ基板５に形成される固定の配線を介して端子Ｔ７に接続されており、基準電位ＧＮＤに設定される。

上述したインターポーザ基板５のパッド（ＰＢ１＿１〜ＰＢ６＿１，ＰＢ１＿２〜ＰＢ６＿２，ＰＧ１〜ＰＧ７）とＩＣチップ２のパッド（ＰＡ１〜ＰＡ７）は、導体線Ｗ１〜Ｗ７によって選択的にボンディングされる。導体線Ｗ１〜Ｗ７は、先述した接続部４を構成する。

導体線Ｗ１は、モジュールＭ１が入出力部Ｐ１に接続される場合（すなわちモジュールＭ１に機能Ｆ１が割り当てられる場合）、パッドＰＡ１とＰＢ１＿１とを接続し、モジュールＭ１が入出力部Ｐ１から切り離される場合（すなわちモジュールＭ１に機能Ｆ７が割り当てられる場合）、パッドＰＡ１とパッドＰＧ１とを接続する。

導体線Ｗｊ（２≦ｊ≦６）は、モジュールＭｊが入出力部Ｐ（ｊ−１）に接続される場合（すなわちモジュールＭｊに機能Ｆ（ｊ−１）が割り当てられる場合）、パッドＰＡｊとＰＢ（ｊ−１）＿２とを接続し、モジュールＭｊが入出力部Ｐｊに接続される場合（すなわちモジュールＭｊに機能Ｆｊが割り当てられる場合）、パッドＰＡｊとＰＢｊ＿１とを接続し、モジュールＭｊが何れの入出力部からも切り離される場合（すなわちモジュールＭｊに機能Ｆ７が割り当てられる場合）、パッドＰＡｊとパッドＰＧｊとを接続する。

導体線Ｗ７は、モジュールＭ７が入出力部Ｐ６に接続される場合（すなわちモジュールＭ７に機能Ｆ６が割り当てられる場合）、パッドＰＡ７とＰＢ６＿２とを接続し、モジュールＭ７が入出力部Ｐ６から切り離される場合（すなわちモジュールＭ７に機能Ｆ７が割り当てられる場合）、パッドＰＡ７とパッドＰＧ７とを接続する。

この図５〜図１１の例において、インターポーザ基板５のパッド（ＰＢ１＿１〜ＰＢ６＿１，ＰＢ１＿２〜ＰＢ６＿２，ＰＧ１〜ＰＧ７）とＩＣチップ２のパッド（ＰＡ１〜ＰＡ７）は、これらを接続する導体線Ｗ１〜Ｗ７が交差しないように配置されている。

このパッドの配置は、例えば次のように説明することができる。
インターポーザ基板５のパッド（ＰＢ１＿１〜ＰＢ６＿１，ＰＢ１＿２〜ＰＢ６＿２，ＰＧ１〜ＰＧ７）とＩＣチップ２のパッド（ＰＡ１〜ＰＡ７）の全体集合は、７つのモジュール（Ｍ１〜Ｍ７）に対応する７つの部分集合に区分される。
モジュールＭ１に対応する部分集合（第１部分集合と呼ぶ）は、パッドＰＡ１，ＰＢ１＿１，ＰＧ１により構成される。
モジュールＭｊ（２≦ｊ≦６）に対応する部分集合（第ｊ部分集合と呼ぶ）は、パッドＰＡｊ，ＰＢ（ｊ−１）＿２，ＰＢｊ＿１，ＰＧｊにより構成される。
モジュールＭ７に対応する部分集合（第７部分集合と呼ぶ）は、パッドＰＡ７，ＰＢ６＿２，ＰＧ７により構成される。

これらの部分集合では、それぞれ最大１組のパッド対が導体線（Ｗ１〜Ｗ７）により接続される。例えば第２部分集合では、パッドＰＡ２とＰＢ２＿１、パッドＰＡ２とＰＧ２、若しくは、パッドＰＡ２とＰＢ１＿２が導体線Ｗ２により接続され、同時に２組以上のパッドが接続されることはない。

また、同一の部分集合に属するパッドとこれを接続する導体線は、同一の平面上に配置される。
例えば第２部分集合を構成するパッドＰＡ２，ＰＢ１＿２，ＰＧ２，ＰＢ２＿１とこれを接続する導体線Ｗ２は、図において共通の直線上に並んで配置されている。この直線を含む平面として、紙面に対し垂直な平面を想定すると、第２部分集合を構成するパッドＰＡ２，ＰＢ１＿２，ＰＧ２，ＰＢ２＿１とこれを接続する導体線Ｗ２は、何れもこの平面上に配置されている。

上記の平面は、部分集合ごとに異なっており、各部分集合が配置される平面同士は互いに平行関係にある。そのため、各平面上に配置される導体線は、その平面上における配置がどのようであっても、異なる平面上に配置される導体線と重なりあったり交差したりすることがない。
例えば第２部分集合（ＰＡ２，ＰＢ２＿１，ＰＧ２，ＰＢ１＿２）及び導体線Ｗ２が配置される紙面に垂直な平面と、第３部分集合（ＰＡ３，ＰＢ３＿１，ＰＧ３，ＰＢ２＿２）及び導体線Ｗ３が配置される紙面に垂直な平面は互いに平行関係にあり、交わり部分を持たない。従って、この平行な平面にそれぞれ含まれる導体線Ｗ２とＷ３は、各平面上においてどのパッドに接続されても互いに交差することはない。

なお、各部分集合が配置される平面同士は必ずしも平行である必要はなく、少なくとも導体線（Ｗ１〜Ｗ７）の上に平面同士の交わり部分を持っていない条件を満たしていれば、平行でなくても良い。

このように、図５〜図１１に示す回路装置では、導体線Ｗ１〜Ｗ７同士が互いに交差しないように各パッドが配置されているため、導体線Ｗ１〜Ｗ７は通常のワイヤボンディング方式で容易に形成することが可能である。

次に、この図５〜図１１を参照して、各モジュールの接続状態（機能の割り当て状態）と各パッドの接続状態との関係を詳しく説明する。

図５は、モジュールＭ１に欠陥が生じている場合の各パッドの接続状態を示す図である。
この場合、ＩＣチップ２の先述したモジュール選択部５０では、モジュールＭ１が全ての入出力部から切り離され、モジュールＭ２〜Ｍ７と入出力部Ｐ１〜Ｐ６とが接続される。そのため、導体線Ｗ１〜Ｗ７は、モジュールＭ２〜Ｍ７に電源電圧ＶＤＤ１〜ＶＤＤ６がそれぞれ供給され、モジュールＭ１の電源電圧がゼロ（基準電位ＧＮＤ）になるように、各パッドを接続する。
すなわち、導体線Ｗ１は、モジュールＭ１に電源を供給するパッドＰＡ１と基準電位を有するパッドＰＧ１とを接続する。
導体線Ｗ２は、モジュールＭ２に電源を供給するパッドＰＡ２と端子Ｔ１から電源電圧ＶＤＤ１を入力するパッドＰＢ１＿２とを接続する。
導体線Ｗ３は、モジュールＭ３に電源を供給するパッドＰＡ３と端子Ｔ２から電源電圧ＶＤＤ２を入力するパッドＰＢ２＿２とを接続する。
導体線Ｗ４は、モジュールＭ４に電源を供給するパッドＰＡ４と端子Ｔ３から電源電圧ＶＤＤ３を入力するパッドＰＢ３＿２とを接続する。
導体線Ｗ５は、モジュールＭ５に電源を供給するパッドＰＡ５と端子Ｔ４から電源電圧ＶＤＤ４を入力するパッドＰＢ４＿２とを接続する。
導体線Ｗ６は、モジュールＭ６に電源を供給するパッドＰＡ６と端子Ｔ５から電源電圧ＶＤＤ５を入力するパッドＰＢ５＿２とを接続する。
導体線Ｗ７は、モジュールＭ７に電源を供給するパッドＰＡ７と端子Ｔ６から電源電圧ＶＤＤ６を入力するパッドＰＢ６＿２とを接続する。

図６は、モジュールＭ２に欠陥が生じている場合の各パッドの接続状態を示す図である。
この場合、ＩＣチップ２のモジュール選択部５０では、モジュールＭ２が全ての入出力部から切り離され、モジュールＭ１と入出力部Ｐ１、モジュールＭ３〜Ｍ７と入出力部Ｐ２〜Ｐ６とが接続される。そのため、導体線Ｗ１〜Ｗ７は、モジュールＭ１に電源電圧ＶＤＤ１、モジュールＭ３〜Ｍ７に電源電圧ＶＤＤ２〜ＶＤＤ６がそれぞれ供給され、モジュールＭ２の電源電圧がゼロ（基準電位ＧＮＤ）になるように、各パッドを接続する。
すなわち、導体線Ｗ１は、モジュールＭ１に電源を供給するパッドＰＡ１と端子Ｔ１から電源電圧ＶＤＤ１を入力するパッドＰＢ１＿１とを接続する。
導体線Ｗ２は、モジュールＭ２に電源を供給するパッドＰＡ２と基準電位を有するパッドＰＧ２とを接続する。
導体線Ｗ３は、モジュールＭ３に電源を供給するパッドＰＡ３と端子Ｔ２から電源電圧ＶＤＤ２を入力するパッドＰＢ２＿２とを接続する。
導体線Ｗ４は、モジュールＭ４に電源を供給するパッドＰＡ４と端子Ｔ３から電源電圧ＶＤＤ３を入力するパッドＰＢ３＿２とを接続する。
導体線Ｗ５は、モジュールＭ５に電源を供給するパッドＰＡ５と端子Ｔ４から電源電圧ＶＤＤ４を入力するパッドＰＢ４＿２とを接続する。
導体線Ｗ６は、モジュールＭ６に電源を供給するパッドＰＡ６と端子Ｔ５から電源電圧ＶＤＤ５を入力するパッドＰＢ５＿２とを接続する。
導体線Ｗ７は、モジュールＭ７に電源を供給するパッドＰＡ７と端子Ｔ６から電源電圧ＶＤＤ６を入力するパッドＰＢ６＿２とを接続する。

図７は、モジュールＭ３に欠陥が生じている場合の各パッドの接続状態を示す図である。
この場合、ＩＣチップ２のモジュール選択部５０では、モジュールＭ３が全ての入出力部から切り離され、モジュールＭ１，Ｍ２と入出力部Ｐ１，Ｐ２、モジュールＭ４〜Ｍ７と入出力部Ｐ３〜Ｐ６とが接続される。そのため、導体線Ｗ１〜Ｗ７は、モジュールＭ１，Ｍ２に電源電圧ＶＤＤ１，ＶＤＤ２、モジュールＭ４〜Ｍ７に電源電圧ＶＤＤ３〜ＶＤＤ６がそれぞれ供給され、モジュールＭ３の電源電圧がゼロ（基準電位ＧＮＤ）になるように、各パッドを接続する。
すなわち、導体線Ｗ１は、モジュールＭ１に電源を供給するパッドＰＡ１と端子Ｔ１から電源電圧ＶＤＤ１を入力するパッドＰＢ１＿１とを接続する。
導体線Ｗ２は、モジュールＭ２に電源を供給するパッドＰＡ２と端子Ｔ２から電源電圧ＶＤＤ２を入力するパッドＰＢ２＿１とを接続する。
導体線Ｗ３は、モジュールＭ３に電源を供給するパッドＰＡ３と基準電位を有するパッドＰＧ３とを接続する。
導体線Ｗ４は、モジュールＭ４に電源を供給するパッドＰＡ４と端子Ｔ３から電源電圧ＶＤＤ３を入力するパッドＰＢ３＿２とを接続する。
導体線Ｗ５は、モジュールＭ５に電源を供給するパッドＰＡ５と端子Ｔ４から電源電圧ＶＤＤ４を入力するパッドＰＢ４＿２とを接続する。
導体線Ｗ６は、モジュールＭ６に電源を供給するパッドＰＡ６と端子Ｔ５から電源電圧ＶＤＤ５を入力するパッドＰＢ５＿２とを接続する。
導体線Ｗ７は、モジュールＭ７に電源を供給するパッドＰＡ７と端子Ｔ６から電源電圧ＶＤＤ６を入力するパッドＰＢ６＿２とを接続する。

図８は、モジュールＭ４に欠陥が生じている場合の各パッドの接続状態を示す図である。
この場合、ＩＣチップ２のモジュール選択部５０では、モジュールＭ４が全ての入出力部から切り離され、モジュールＭ１〜Ｍ３と入出力部Ｐ１〜Ｐ３、モジュールＭ５〜Ｍ７と入出力部Ｐ４〜Ｐ６とが接続される。そのため、導体線Ｗ１〜Ｗ７は、モジュールＭ１〜Ｍ３に電源電圧ＶＤＤ１〜ＶＤＤ３、モジュールＭ５〜Ｍ７に電源電圧ＶＤＤ４〜ＶＤＤ６がそれぞれ供給され、モジュールＭ４の電源電圧がゼロ（基準電位ＧＮＤ）になるように、各パッドを接続する。
すなわち、導体線Ｗ１は、モジュールＭ１に電源を供給するパッドＰＡ１と端子Ｔ１から電源電圧ＶＤＤ１を入力するパッドＰＢ１＿１とを接続する。
導体線Ｗ２は、モジュールＭ２に電源を供給するパッドＰＡ２と端子Ｔ２から電源電圧ＶＤＤ２を入力するパッドＰＢ２＿１とを接続する。
導体線Ｗ３は、モジュールＭ３に電源を供給するパッドＰＡ３と端子Ｔ３から電源電圧ＶＤＤ３を入力するパッドＰＢ３＿１とを接続する。
導体線Ｗ４は、モジュールＭ４に電源を供給するパッドＰＡ４と基準電位を有するパッドＰＧ４とを接続する。
導体線Ｗ５は、モジュールＭ５に電源を供給するパッドＰＡ５と端子Ｔ４から電源電圧ＶＤＤ４を入力するパッドＰＢ４＿２とを接続する。
導体線Ｗ６は、モジュールＭ６に電源を供給するパッドＰＡ６と端子Ｔ５から電源電圧ＶＤＤ５を入力するパッドＰＢ５＿２とを接続する。
導体線Ｗ７は、モジュールＭ７に電源を供給するパッドＰＡ７と端子Ｔ６から電源電圧ＶＤＤ６を入力するパッドＰＢ６＿２とを接続する。

図９は、モジュールＭ５に欠陥が生じている場合の各パッドの接続状態を示す図である。
この場合、ＩＣチップ２のモジュール選択部５０では、モジュールＭ５が全ての入出力部から切り離され、モジュールＭ１〜Ｍ４と入出力部Ｐ１〜Ｐ４、モジュールＭ６，Ｍ７と入出力部Ｐ５，Ｐ６とが接続される。そのため、導体線Ｗ１〜Ｗ７は、モジュールＭ１〜Ｍ４に電源電圧ＶＤＤ１〜ＶＤＤ４、モジュールＭ６，Ｍ７に電源電圧ＶＤＤ５，ＶＤＤ６がそれぞれ供給され、モジュールＭ５の電源電圧がゼロ（基準電位ＧＮＤ）になるように、各パッドを接続する。
すなわち、導体線Ｗ１は、モジュールＭ１に電源を供給するパッドＰＡ１と端子Ｔ１から電源電圧ＶＤＤ１を入力するパッドＰＢ１＿１とを接続する。
導体線Ｗ２は、モジュールＭ２に電源を供給するパッドＰＡ２と端子Ｔ２から電源電圧ＶＤＤ２を入力するパッドＰＢ２＿１とを接続する。
導体線Ｗ３は、モジュールＭ３に電源を供給するパッドＰＡ３と端子Ｔ３から電源電圧ＶＤＤ３を入力するパッドＰＢ３＿１とを接続する。
導体線Ｗ４は、モジュールＭ４に電源を供給するパッドＰＡ４と端子Ｔ４から電源電圧ＶＤＤ４を入力するパッドＰＢ４＿１とを接続する。
導体線Ｗ５は、モジュールＭ５に電源を供給するパッドＰＡ５と基準電位を有するパッドＰＧ５とを接続する。
導体線Ｗ６は、モジュールＭ６に電源を供給するパッドＰＡ６と端子Ｔ５から電源電圧ＶＤＤ５を入力するパッドＰＢ５＿２とを接続する。
導体線Ｗ７は、モジュールＭ７に電源を供給するパッドＰＡ７と端子Ｔ６から電源電圧ＶＤＤ６を入力するパッドＰＢ６＿２とを接続する。

図１０は、モジュールＭ６に欠陥が生じている場合の各パッドの接続状態を示す図である。
この場合、ＩＣチップ２のモジュール選択部５０では、モジュールＭ６が全ての入出力部から切り離され、モジュールＭ１〜Ｍ５と入出力部Ｐ１〜Ｐ５、モジュールＭ７と入出力部Ｐ６とが接続される。そのため、導体線Ｗ１〜Ｗ７は、モジュールＭ１〜Ｍ５に電源電圧ＶＤＤ１〜ＶＤＤ５、モジュールＭ７に電源電圧ＶＤＤ６がそれぞれ供給され、モジュールＭ６の電源電圧がゼロ（基準電位ＧＮＤ）になるように、各パッドを接続する。
すなわち、導体線Ｗ１は、モジュールＭ１に電源を供給するパッドＰＡ１と端子Ｔ１から電源電圧ＶＤＤ１を入力するパッドＰＢ１＿１とを接続する。
導体線Ｗ２は、モジュールＭ２に電源を供給するパッドＰＡ２と端子Ｔ２から電源電圧ＶＤＤ２を入力するパッドＰＢ２＿１とを接続する。
導体線Ｗ３は、モジュールＭ３に電源を供給するパッドＰＡ３と端子Ｔ３から電源電圧ＶＤＤ３を入力するパッドＰＢ３＿１とを接続する。
導体線Ｗ４は、モジュールＭ４に電源を供給するパッドＰＡ４と端子Ｔ４から電源電圧ＶＤＤ４を入力するパッドＰＢ４＿１とを接続する。
導体線Ｗ５は、モジュールＭ５に電源を供給するパッドＰＡ５と端子Ｔ５から電源電圧ＶＤＤ５を入力するパッドＰＢ５＿１とを接続する。
導体線Ｗ６は、モジュールＭ６に電源を供給するパッドＰＡ６と基準電位を有するパッドＰＧ６とを接続する。
導体線Ｗ７は、モジュールＭ７に電源を供給するパッドＰＡ７と端子Ｔ６から電源電圧ＶＤＤ６を入力するパッドＰＢ６＿２とを接続する。

図１１は、モジュールＭ７に欠陥が生じている場合の各パッドの接続状態を示す図である。
この場合、ＩＣチップ２のモジュール選択部５０では、モジュールＭ７が全ての入出力部から切り離され、モジュールＭ１〜Ｍ６と入出力部Ｐ１〜Ｐ６とが接続される。そのため、導体線Ｗ１〜Ｗ７は、モジュールＭ１〜Ｍ６に電源電圧ＶＤＤ１〜ＶＤＤ６が供給され、モジュールＭ７の電源電圧がゼロ（基準電位ＧＮＤ）になるように、各パッドを接続する。
すなわち、導体線Ｗ１は、モジュールＭ１に電源を供給するパッドＰＡ１と端子Ｔ１から電源電圧ＶＤＤ１を入力するパッドＰＢ１＿１とを接続する。
導体線Ｗ２は、モジュールＭ２に電源を供給するパッドＰＡ２と端子Ｔ２から電源電圧ＶＤＤ２を入力するパッドＰＢ２＿１とを接続する。
導体線Ｗ３は、モジュールＭ３に電源を供給するパッドＰＡ３と端子Ｔ３から電源電圧ＶＤＤ３を入力するパッドＰＢ３＿１とを接続する。
導体線Ｗ４は、モジュールＭ４に電源を供給するパッドＰＡ４と端子Ｔ４から電源電圧ＶＤＤ４を入力するパッドＰＢ４＿１とを接続する。
導体線Ｗ５は、モジュールＭ５に電源を供給するパッドＰＡ５と端子Ｔ５から電源電圧ＶＤＤ５を入力するパッドＰＢ５＿１とを接続する。
導体線Ｗ６は、モジュールＭ６に電源を供給するパッドＰＡ６と端子Ｔ６から電源電圧ＶＤＤ６を入力するパッドＰＢ６＿１とを接続する。
導体線Ｗ７は、モジュールＭ７に電源を供給するパッドＰＡ７と基準電位を有するパッドＰＧ７とを接続する。

次に、本実施形態に係る回路装置の変形例について説明する。

図１２は、本実施形態に係る回路装置の第１の変形例を示す図である。
第１の変形例が上述の回路装置と異なる点は、機能割り当て部３において割り当てを設定する際の制御信号として、第１電源入力部Ａ１〜Ａ７のパッドＰＡ１〜ＰＡ７に入力される電圧を用いることにある。すなわち、機能割り当て部３は、パッドＰＡ１〜ＰＡ７に入力される電圧に応じてモジュールＭ１〜Ｍ７と機能Ｆ１〜Ｆ７との１対１の関係を設定し、モジュールＭ１〜Ｍ７の各々に当該１対１の関係で対応付けた機能を割り当てる。

第１の変形例において、ＩＣチップ２の半導体基板には、第１電源入力部Ａ１〜Ａ７に入力される電圧に応じた７ビットの信号を保持する信号保持部６が形成される。
信号保持部６は、例えば回路装置１の電源が投入された直後などの初期状態において、パッドＰＡ１〜ＰＡ７に入力される電圧を‘１’又は‘０’の論理信号として保持する。例えばパッドＰＡ１〜ＰＡ７の電圧が所定のしきい値より高いハイレベルの電圧である場合に‘１’、このしきい値より低いローレベルの電圧である場合に‘０’の信号を保持する。これにより、‘０’の信号が保持されたパッドには基準電位ＧＮＤが入力されており、当該パッドに対応するモジュールには冗長な機能Ｆ７が割り当てられるべき（すなわち当該モジュールは全ての入出力部より切り離されるべき）ことが分かる。従って、信号保持部６に保持される信号を機能割り当て部３の制御信号として利用することが可能である。例えば、図４における記憶部７０を信号保持部６に置き換えても良い。

図１３は、本実施形態に係る回路装置の第２の変形例を示す図である。
第２の変形例は、各モジュールの電源入力用に複数のパッドを設けている点で、上述の回路装置と異なっている。例えばモジュールの消費電力が大きい場合、１つの電源パッドでは電流容量が足りないために、複数の電源パッドが必要になることがある。この場合、ＩＣチップ２に形成される各パッドとインターポーザ基板５に形成される各パッドをそれぞれ複数に増やし、必要なパッド同士をワイヤボンディングで接続すれば、上述の回路装置と同一の電気的接続関係を保ちつつ、モジュールの給電経路の電流容量を大きくすることができる。

図１３における２つのパッドＰＡｎａ及びＰＡｎｂ（１≦ｎ≦７）は、図５〜図１１に示す回路装置におけるパッドＰＡｎと同一の電気的接続関係を有する。
図１３における２つのパッドＰＢｉ＿１ａ及びＰＢｉ＿１ｂ（１≦ｉ≦７）は、図５〜図１１におけるパッドＰＢｉ＿１と同一の電気的接続関係を有する。
図１３における２つのパッドＰＢｉ＿２ａ及びＰＢｉ＿２ｂは、図５〜図１１におけるパッドＰＢｉ＿２と同一の電気的接続関係を有する。
図１３における２つのパッドＰＧｎａ及びＰＧｎｂは、図５〜図１１におけるパッドＰＧｎと同一の電気的接続関係を有する。

パッドＰＡ１ａ，ＰＢ１＿１ａ，ＰＧ１ａは、モジュールＭ１に対応する１つの部分集合を構成する。導体線Ｗ１ａは、この部分集合に属するパッドＰＡ１ａとＰＢ１＿１ａ若しくはパッドＰＡ１ａとＰＧ１ａを接続する。
パッドＰＡ１ｂ，ＰＢ１＿１ｂ，ＰＧ１ｂは、モジュールＭ１に対応する他の１つの部分集合を構成する。導体線Ｗ１ｂは、この部分集合を構成するパッドＰＡ１ｂ及びＰＢ１＿１ｂ若しくはパッドＰＡ１ｂ及びＰＧ１ｂを接続する。

パッドＰＡｊａ，ＰＢ（ｊ−１）＿２ａ，ＰＢｊ＿１ａ，ＰＧｊａは、モジュールＭｊに対応する１つの部分集合を構成する（２≦ｊ≦６）。導体線Ｗｊａは、パッドＰＡｊａ及びＰＢ（ｊ−１）＿２ａ、パッドＰＡｊａ及びＰＢｊ＿１ａ、若しくは、パッドＰＡｊａ及びＰＧｊａを接続する。
パッドＰＡｊｂ，ＰＢ（ｊ−１）＿２ｂ，ＰＢｊ＿１ｂ，ＰＧｊｂは、モジュールＭｊに対応する他の１つの部分集合を構成する。導体線Ｗｊｂは、パッドＰＡｊｂ及びＰＢ（ｊ−１）＿２ｂ、パッドＰＡｊｂ及びＰＢｊ＿１ｂ、若しくは、パッドＰＡｊｂ及びＰＧｊｂを接続する。

パッドＰＡ７ａ，ＰＢ６＿２ａ，ＰＧ７ａは、モジュールＭ７に対応する１つの部分集合を構成する。導体線Ｗ７ａは、この部分集合に属するパッドＰＡ７ａ及びＰＢ６＿２ａ若しくはパッドＰＡ７ａ及びＰＧ７ａを接続する。
パッドＰＡ７ｂ，ＰＢ６＿２ｂ，ＰＧ７ｂは、モジュールＭ７に対応する１つの部分集合を構成する。導体線Ｗ７ｂは、この部分集合に属するパッドＰＡ７ｂ及びＰＢ６＿２ｂ若しくはパッドＰＡ７ｂ及びＰＧ７ｂを接続する。

先の図５〜図１１における説明と同様に、同一の部分集合に属するパッドとこれを接続する導体線は、同一の平面上に配置される。また、上記の平面は部分集合ごとに異なっており、各部分集合が配置される平面同士は互いに平行関係にあるか、若しくは、導体線の上に交わり部分を持たない。
従って導体線Ｗ１ａ〜Ｗ７ａ及びＷ１ｂ〜Ｗ７ｂは、図１３に示すように、互いに交差することなくパッド同士を接続することができる。

図１４は、本実施形態に係る回路装置の第３の変形例を示す図である。
第３の変形例は、各モジュールの電源入力用に複数のパッドを設けており、かつ、その複数のパッドから１つのモジュールへ異なる系統の電源が供給される点で、上述の回路装置と異なっている。

図１４に示す回路装置では、図１３に示す回路装置におい端子Ｔｉと共通に接続されている４つのパッド（ＰＢｉ＿１ａ，ＰＢｉ＿２ａ，ＰＢｉ＿１ｂ，ＰＢｉ＿２ｂ）のうち、２つのパッドＰＢｉ＿１ａ及びＰＢｉ＿２ａが端子Ｔｉａに接続され、他の２つのパッドＰＢｉ＿１ｂ及びＰＢｉ＿２ｂが端子Ｔｉｂに接続されるとともに、パッドＰＢｉ＿１ａ及びＰＢｉ＿２ａとパッドＰＢｉ＿１ｂ及びＰＢｉ＿２ｂとが電気的に分離されるようにインターポーザ基板５の配線が形成されている。
なお、図１４に示す回路装置において構成されるパッドの部分集合は、図１３に示す回路装置において説明した部分集合と同じである。そのため、導体線Ｗ１ａ〜Ｗ７ａ及びＷ１ｂ〜Ｗ７ｂが互いに交差しない点については、図１３に示す回路装置と同じである。

図１４に示す回路装置では、各モジュールが動作するとき、モジュールＭｊには電源電圧ＶＤＤ（ｊ−１）ａ及びＶＤＤ（ｊ−１）ｂ若しくはＶＤＤｊａ及びＶＤＤｊｂが供給され（２≦ｊ≦６）、モジュールＭ１には電源電圧ＶＤＤ１ａ及びＶＤＤ１ｂが供給され、モジュールＭ７には電源電圧ＶＤＤ６ａ及びＶＤＤ６ｂが供給される。

図１５は、本実施形態に係る回路装置の第４の変形例を示す図である。
第４の変形例では、回路装置１にＩＣチップ２とは別のＩＣチップ７が設けられており、この別のＩＣチップ７からＩＣチップ２に対して電源電圧ＶＤＤ１〜ＶＤＤ６が供給される点で、上述した回路装置と異なっている。
すなわち、第４の変形例は、１つのパッケージ内に複数のＩＣチップが集積されるＳＩＰ（system in package）やＭＣＭ（multi chip module）と称されるタイプの回路装置に相当する。

インターポーザ基板５には、電源電圧ＶＤＤが入力される端子Ｔ８に接続されたパッドＰＣ２と、基準電位ＧＮＤが入力される端子Ｔ７に接続されたパッドＰＣ１が形成される。

ＩＣチップ７には、図５〜図１１に示す回路装置においてインターポーザ基板５に形成されるものと同様なパッドＰＢ１＿１〜ＰＢ６＿１，ＰＢ１＿２〜ＰＢ６＿２，ＰＧ１〜ＰＧ７と、インターポーザ基板５のパッドＰＣ１，ＰＣ２にワイヤボンディングされるパッドＰＤ１，ＰＤ２と、電圧レギュレータ回路Ｕ１〜Ｕ６とが形成される。
電圧レギュレータ回路Ｕ１〜Ｕ６は、パッドＰＤ２より入力される電源電圧ＶＤＤをそれぞれ電源電圧ＶＤＤ１〜ＶＤＤ６に変換する。
基準電位ＧＮＤを入力するパッドＰＤ１は、ＩＣチップ７上の配線によってパッドＰＧ１〜ＰＧ７に接続される。

ＩＣチップ７に形成されるパッドＰＢ１＿１〜ＰＢ６＿１，ＰＢ１＿２〜ＰＢ６＿２，ＰＧ１〜ＰＧ７と、ＩＣチップ２に形成されるパッドＰＡ１〜ＰＡ７と、これらを接続する導体線Ｗ１〜Ｗ７は、図５〜図１１に示す回路装置における同一符号と同様な接続関係を有している。また、各パッドと導体線の配置も図５〜図１１に示す回路装置と同様である。すなわち、ＩＣチップ２に形成されるパッド（ＰＡ１〜ＰＡ７）とＩＣチップ７に形成されるパッド（ＰＢ１＿１〜ＰＢ６＿１，ＰＢ１＿２〜ＰＢ６＿２，ＰＧ１〜ＰＧ７）とが、導体線Ｗ１〜Ｗ７によってワイヤボンディングされる。
従って、図１５に示すように複数のＩＣチップを有する回路装置においても、図５〜図１１に示す回路装置と同様に、各モジュールに対する機能の割り当てに合わせて電源系統の接続を変更することが可能である。

次に、上述した本実施形態に係る回路装置の製造方法について、図１６のフローチャートを参照して説明する。

ステップＳＴ１０１：
半導体ウェーハ上に上述したＩＣチップ２の回路が形成される。図１５に示す回路装置の場合は、別の半導体ウェーハ上にＩＣチップ７の回路が形成される。

ステップＳＴ１０２：
回路装置に組み込まれるインターポーザ基板５などの各部品が作成される。インターポーザ基板５には、ＩＣチップ２とボンディングされる電源パッドなどが形成される。

ステップＳＴ１０３：
半導体ウェーハに形成された各ＩＣチップのテストが行われる。ＩＣチップ２については、モジュールＭ１〜Ｍ７のそれぞれに欠陥があるか否かが判定される。

ステップＳＴ１０４：
ステップＳＴ１０３におけるテストの結果、全モジュールに欠陥がない場合には所定のモジュールを未使用とし、欠陥が見つかった場合はその欠陥モジュールを未使用とするように、各ＩＣチップ２におけるモジュールの機能の割り当てが決定される。

ステップＳＴ１０５：
ステップＳＴ１０４において決定された各モジュールの機能の割り当てに基づいて、ＩＣチップ２に形成されるモジュールＭ１〜Ｍ７の電源入力部とインターポーザ基板５に形成される電源電圧ＶＤＤ１〜ＶＤＤ６の電源入力部（図１５に示す回路装置の場合は、ＩＣチップ７に形成される電源電圧ＶＤＤ１〜ＶＤＤ６の電源入力部）との接続関係が決定される。すなわち、機能Ｆｉ（１≦ｉ≦６）を割り当てられたモジュールに電源電圧ＶＤＤｉが入力され、冗長機能Ｆ７を割り当てられたモジュールの電源電圧がゼロになるように、上記の接続関係が決定される。決定された接続関係は、ボンディング情報としてボンディング装置に渡される。
検査後のＩＣチップ２、インターポーザ基板５などの各部品が組み立てられて、ボンディング装置に搭載される。ボンディング装置では、ＩＣチップ２ごとに渡されるボンディング情報に基づいて、ＩＣチップ２とインターポーザ基板５とのワイヤボンディング（図１５に示す回路装置の場合はＩＣチップ２とＩＣチップ７とのワイヤボンディング）が行われる。

ステップＳＴ１０６：
ワイヤボンディング後のパッケージにおいて更にテストが行われ、ワイヤボンディングの成否や、各モジュールの冗長救済の成否が確認される。例えば、冗長機能が割り当てられたモジュールに電源が供給されず、その他のモジュールに電源が供給されることや、システム全体が正しく動作することなどが、最終的に確認される。

次に、図１２に示す第１の変形例の回路装置における電源投入後の動作について、図１７のフローチャートを参照して説明する。

ステップＳＴ２０１：
回路装置の全ての電源ピンに電源が供給される。これにより、冗長機能Ｆ７を割り当てられた欠陥モジュールの電源入力用パッドはローレベル（論理値‘０’）、その他の正常なモジュールの電源入力用パッドはハイレベル（論理値‘１’）になる。

ステップＳＴ２０２：
全モジュールの電源電圧に対応した論理値が、信号保持部６に保持される。
動作中のモジュールに常に一定の電源電圧ＶＤＤ１〜ＶＤＤ６が供給され続ける場合、信号保持部６には常に同じ論理値の信号が保持されるので、信号保持部６は不要である。しかしながら、システムの動作中に休止状態となったモジュールへの電源供給を止めたり、各モジュールの動作スピードに応じて電源電圧ＶＤＤ１〜ＶＤＤ６を動的に調節したりする低消費電力対策を講じる場合は、各モジュールに供給される電源電圧が初期状態と異なる。この場合、初期状態においてモジュールに供給される電源電圧の情報を記憶しておかないと、動作の途中で機能割り当て部３における機能の割り当てが正しく行われなくなる。従って、モジュールの電源電圧が変化する場合には、信号保持部６によって初期状態におけるモジュール電源電圧の情報を保持する必要がある。

ステップＳＴ２０３：
信号保持部６に保持される各モジュールの電源電圧に対応した信号が、機能割り当て部３に制御信号として入力される。これにより、機能割り当て部３では、欠陥モジュールを未使用とするように各モジュールの機能の割り当てが行われる。
機能割り当て部３によって機能の割り当てが完了すると（例えばモジュール選択部５０におけるモジュールと入出力部との切り替えが完了すると）、システムの動作が開始される。
システムの動作中において、欠陥モジュールの電源は常にオフしているため、欠陥モジュールにおける無駄なリーク電力が抑制される。
また、システムの動作中においては、低消費電力対策として、休止状態にあるモジュールへの電源供給をオフしたり、モジュールに要求される動作スピードに応じて電源電圧を上下に調節したりする制御が行われる。
信号保持部６を参照することにより、動作中の６つのモジュールと６つの電源電圧（ＶＤＤ１〜ＶＤＤ６）との対応関係が分かるため、任意のモジュールが休止状態に入った場合には、そのモジュールに供給される電源をオフにしてリーク電力を削減できる。また、任意のモジュールの動作スピードが低下する場合には、そのモジュールに供給される電源電圧を下げることによって動作電力を削減できる。

以上説明したように、本実施形態に係る回路装置によると、第１電源入力部Ａｎ（１≦ｎ≦７）においては、モジュールＭｎに供給される電源が入力され、第２電源入力部Ｂｉ（１≦ｉ≦６）においては、機能Ｆｉを有するモジュールに供給される電源電圧ＶＤＤｉが入力される。機能割り当て部３では、入力される制御信号に応じて、機能Ｆ１〜Ｆ７とモジュールＭ１〜Ｍ７との１対１の関係が設定され、モジュールＭ１〜Ｍ７の各々に当該１対１の関係で対応付けられた機能が割り当てられる。接続部４では、機能Ｆｉを割り当てられたモジュールに電源電圧ＶＤＤｉが供給されるように、第１電源入力部Ａ１〜Ａ７の一部と第２電源入力部Ｂ１〜Ｂ６とがワイヤボンディング等によって接続される。
これにより、特殊な製造工程を追加したり複雑な回路を設けたりすることなく、モジュールＭ１〜Ｍ７に供給される電源電圧を各モジュールに割り当てられる機能に応じて適切に制御することが可能になる。
すなわち、機能Ｆｉを割り当てられたモジュールには、機能割り当て部３における機能の割り当て状態に依存することなく、常に第２電源入力部Ｂｉを通じて電源を供給できるため、例えば欠陥救済の実施によってモジュールに対する機能の割り当てがＩＣチップごとに異なっても、回路装置の外部から第２電源入力部に入力する電源を変更する必要がない。これにより、第２電源入力部に入力する電源を変更するための専用のハードウェアを回路装置の外部に設けたり、電源の入力先を回路装置ごとに変更するための余分な製造工程を設けたりする必要がない。

例えば、動作中に休止状態となるモジュールの電源を回路装置の外部に設けた回路によってオンオフ制御すれば、休止状態のモジュールにおけるリーク電力を抑制できる。また、製造プロセスのばらつき等によって各モジュールのリーク電力がばらつく場合、各モジュールの電源電圧を個別に調節すれば、回路の静的なリーク電力を抑制できる。更に、動作状態に応じてモジュールに要求される動作スピードが刻々と変化する場合において、各モジュールの電源電圧を動作状態に応じて調節すれば、回路の動的な消費電力を削減できる。このような電源の制御を行う場合、所定の機能を割り当てられたモジュールに対して所定の電源を供給するする必要がある。ところが、欠陥救済の実施によって、回路装置のパッケージの外部に設けられた電源入力用の端子と、その端子を通じて電源が供給されるモジュールの機能とが製造された回路装置ごとに異なってしまうと、所定のモジュールに所定の電源を供給できなくなるため、上記のような電源制御を行えなくなる。これを行うためには、余分なハードウェアや製造工程が必要になる。
本実施形態に係る回路装置によれば、モジュールに対する機能の割り当てに依存することなく、常に第２電源入力部Ｂｉを通じて機能Ｆｉのモジュールに電源電圧ＶＤＤｉを供給できるため、余分なハードウェアや製造工程を追加せずに、上記のようなモジュールごとの電源制御を行うことができる。

また、本実施形態に係る回路装置によれば、第１電源入力部と第２電源入力部との接続を変更することによって機能割り当て部３における機能の割り当て変更に対応できるため、未使用のモジュールの電源をオフするためにパワーゲートなどの回路を設ける必要がない。これにより、ＩＣチップの面積の増大を回避できる。
加えて、パワーゲートを用いて未使用モジュールの電源をオフする際に必要となるヒューズが不要になるため、ヒューズをチップ上に形成する場合に比べて面積の増大を効果的に抑制できる。また、ヒューズが不要になることから、ヒューズをカットするための専用の工程が不要になる。

更に、本実施形態に係る回路装置によれば、冗長モジュールの電源をオフする処理が回路装置のパッケージ内部で完結しており、パッケージの外部に設けられる電源入力用の端子Ｔ１〜Ｔ６は何れも正常なモジュールに電源を入力するための端子になる。そのため、冗長モジュールの電源ラインにつながる余分な端子が存在する場合に比べて、パッケージの端子数を削減し、回路装置の製造コストを抑制できる。
また、回路装置を搭載するセット基板において冗長モジュール用の余分な電源配線パターンを設けなくて良いため、セット基板の設計が容易になり、製造コストを抑制できる。
しかも、各モジュールに供給する電源をオンオフするための回路をパッケージ外部に設ける場合や、各モジュールの電源電圧を動的に制御する回路をパッケージの外部に設ける場合には、冗長モジュール用の余分な回路を設けなくて済むため、その分の製造コストを削減できる。

また、本実施形態に係る回路装置によれば、第１電源入力部Ａ１〜Ａ７に入力される各モジュールの電源電圧に応じて、機能割り当て部３における機能の割り当てが設定されるため、各モジュールの機能の割り当てに関する情報をＩＣチップ２内に保存しなくても良い。これにより、例えば図４における記憶部７０など、ＩＣチップ２内において情報を保持するためのヒューズや不揮発メモリなどが不要になるため、チップサイズの小型化と製造工程の簡略化を図ることができる。

以上、本発明の一実施形態について説明したが、本発明は上記の形態のみに限定されるものではなく、更に種々のバリエーションを含んでいる。

例えば、上述の実施形態では、冗長なモジュールによって欠陥救済を行う回路装置を例に挙げているが、本発明はこれに限定されない。すなわち、冗長なモジュールを含まずにモジュールの機能を置換するような回路装置（例えばチップごとの動作性能のばらつきに応じて回路の機能の割り当てを変更する回路装置など）にも本発明は適用可能である。

本発明において検査される回路装置は半導体集積回路やＳＩＰなどに限定されるものではなく、より大きな単位の装置に対しても本発明は適用可能である。

上述の実施形態において具体的に示した数値（モジュールの数、電源入出力部の数、入出力部の数、モジュールブロックの数など）は一例であり、適宜任意の数値に変更可能である。

本発明の実施形態に係る回路装置の構成の一例を示す図である。 図１に示す回路装置におけるＩＣチップの構成の一例を示す図である。 特定のモジュールに欠陥が生じている場合における各モジュールと各入出力部との接続状態の一例を示す図である。 図１に示す回路装置におけるＩＣチップのより詳細な構成の一例を示す図である。 特定のモジュールに欠陥が生じている場合の各パッドの接続状態を示す第１の図である。 特定のモジュールに欠陥が生じている場合の各パッドの接続状態を示す第２の図である。 特定のモジュールに欠陥が生じている場合の各パッドの接続状態を示す第３の図である。 特定のモジュールに欠陥が生じている場合の各パッドの接続状態を示す第４の図である。 特定のモジュールに欠陥が生じている場合の各パッドの接続状態を示す第５の図である。 特定のモジュールに欠陥が生じている場合の各パッドの接続状態を示す第６の図である。 特定のモジュールに欠陥が生じている場合の各パッドの接続状態を示す第７の図である。 本実施形態に係る回路装置の第１の変形例を示す図である。 本実施形態に係る回路装置の第２の変形例を示す図である。 本実施形態に係る回路装置の第３の変形例を示す図である。 本実施形態に係る回路装置の第４の変形例を示す図である。 本実施形態に係る回路装置の製造方法の一例を示すフローチャートである。 図１２に示す第１の変形例の回路装置における電源投入後の動作の一例を示すフローチャートである。

符号の説明

１…回路装置、２，７…ＩＣチップ、３…機能割り当て部、４…接続部、５…インターポーザ基板、６…信号保持部、５０…モジュール選択部、６０…制御部、７０…記憶部、８０…信号入力部、１００…一般回路ブロック、Ｍ１〜Ｍ７…モジュール、Ａ１〜Ａ７…第１電源入力部、Ｂ１〜Ｂ６…第２電源入力部、Ｐ１〜Ｐ６…入出力部、ＳＷＡ１〜ＳＷＡ６，ＳＷＢ１〜ＳＷＢ６…スイッチ回路、Ｔ１〜Ｔ８…端子、Ｕ１〜Ｕ６…電圧レギュレータ回路

Claims (8)

1. 互いに機能を代替可能な複数のモジュールと、
   前記複数のモジュールへ供給される電源を入力するための複数の第１電源入力部と、
   初期状態において前記複数の第１電源入力部に入力される電圧に応じた信号を保持する信号保持部と、
   前記信号保持部が保持する信号に応じて、所定の複数の機能と前記複数のモジュールとの１対１の関係を設定し、前記複数のモジュールの各々に当該１対１の関係で対応付けた機能を割り当てる機能割り当て部と、
   各々が前記所定の複数の機能の少なくとも１つに対応する電源を入力する複数の第２電源入力部と、
   前記複数の第２電源入力部において入力される各電源が、その電源に対応する機能を割り当てられたモジュールへ供給されるように、前記複数の第１電源入力部の少なくとも一部と前記複数の第２電源入力部とを接続する接続部と
   を具備する回路装置。
2. 前記機能割り当て部は、前記複数のモジュールの少なくとも１つに冗長な機能を割り当て、
   前記接続部は、前記冗長な機能が割り当てられたモジュールに電源を入力するための第１電源入力部を基準電位線に接続する、
   請求項１に記載の回路装置。
3. 前記第１電源入力部と前記第２電源入力部は、異なる基板上に形成されており、
   前記接続部は、異なる基板上に形成された回路を電気的に接続する導体を含む、
   請求項１または２に記載の回路装置。
4. 前記第１電源入力部及び前記第２電源入力部は、前記導体と接合可能な少なくとも１つのパッドをそれぞれ有し、
   前記パッドの全体集合は、それぞれ最大１組のパッド対が前記導体により接続される複数の部分集合に区分され、
   同一の部分集合に属するパッドとこれを接続する導体は、同一の平面上に配置され、
   上記平面は部分集合ごとに異なっており、
   各部分集合が配置される上記平面同士は互いに平行関係にある、若しくは、少なくとも前記導体上に交わり部分を持たない
   請求項３に記載の回路装置。
5. 各々が１つのモジュールに少なくとも１つの信号を出力する、及び／又は、当該１つのモジュールにおいて発生する少なくとも１つの信号を入力するＲ個（Ｒは１より大きく前記モジュールの個数Ｎより小さい整数を示す）の入出力部を有した回路ブロックを有し、
   前記機能割り当て部は、入力される制御信号に応じて前記Ｎ個のモジュールからＲ個のモジュールを選択し、当該選択したＲ個のモジュールと前記回路ブロックのＲ個の入出力部とを１対１に接続し、かつ、前記Ｒ個の入出力部の各々に、少なくとも２つのモジュールから前記制御信号に応じて選択した１つのモジュールを接続するモジュール選択部を含み、
   前記複数の第２電源入力部の各々は、前記Ｒ個の入出力部の少なくとも１つに対応する電源を入力し、
   前記接続部は、前記複数の第２電源入力部において入力される各電源が、その電源に対応する入出力部と接続されたモジュールへ供給されるように、前記複数の第１電源入力部の少なくとも一部と前記複数の第２電源入力部とを接続する、
   請求項１または２に記載の回路装置。
6. 前記Ｒ個の入出力部は、第１入出力部から第Ｒ入出力部までのＲ個の入出力部を含み、
   前記Ｎ個のモジュールは、第１モジュールから第（Ｒ＋１）モジュールまでの（Ｒ＋１）個のモジュールを含み、
   前記モジュール選択部は、前記制御信号に応じて第ｉモジュール（ｉは１からＲまでの整数を示す）又は第（ｉ＋１）モジュールの一方を選択し、当該選択したモジュールを第ｉ入出力部に接続し、
   前記接続部は、前記第ｉ入出力部に対応する電源を入力する第２電源入力部と、前記第ｉ入出力部に接続される前記第ｉモジュール又は前記第（ｉ＋１）モジュールの一方のモジュールへ供給される電源を入力する第１電源入力部とを接続する、
   請求項５に記載の回路装置。
7. 互いに機能を代替可能な複数のモジュール、前記複数のモジュールへ供給される電源を入力するための複数の第１電源入力部、初期状態において前記複数の第１電源入力部に入力される電圧に応じた信号を保持する信号保持部、及び、前記信号保持部が保持する信号に応じて、所定の複数の機能と前記複数のモジュールとの１対１の関係を設定し、前記複数のモジュールの各々に当該１対１の関係によって対応付けた機能を割り当てる機能割り当て部を共通の基板若しくは複数の基板に形成する第１の工程と、
   各々が前記所定の複数の機能の少なくとも１つに対応する電源を入力する複数の第２電源入力部を、共通の基板若しくは複数の基板に形成する第２の工程と、
   前記第１の工程で形成した前記複数のモジュールを検査し、当該検査結果に応じて、前記機能割り当て部が各モジュールに割り当てるべき機能を決定する第３の工程と、
   前記第３の工程で決定した各モジュールの機能割り当てに基づいて、前記複数の第２電源入力部において入力される各電源が、その電源に対応する機能を割り当てられたモジュールへ供給されるように、前記複数の第１電源入力部の少なくとも一部と前記複数の第２電源入力部とを接続する接続部を形成する第４の工程と
   を有する回路装置の製造方法。
8. 前記第１の工程では、前記複数のモジュールの少なくとも１つに冗長な機能を割り当てるように前記機能割り当て部を形成し、
   前記第４の工程では、前記冗長な機能が割り当てられたモジュールに電源を入力するための第１電源入力部を所定の基準電位線に接続するように前記接続部を形成する、
   請求項７に記載の回路装置の製造方法。

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