JPH0992781A - 統合した回路を有するマルチチップ半導体構造およびその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 統合された回路を有するマルチチップ半導体
構造、ならびにチップの入出力ノードを静電放電（ＥＳ
Ｄ）から保護するプログラミング可能な回路を開示す
る。 【解決手段】 所定の回路機能を与える第１の回路を有
する第１の半導体チップと、これに電気的、機械的に結
合された第２の半導体チップを有する。第２の半導体チ
ップは、第１の回路に少なくとも部分的に回路機能を与
える第２の回路を有する。第１の半導体チップはメモリ
・アレイ・チップを備え、第２の半導体チップは論理チ
ップを備え、論理チップ内には、メモリ・アレイにアク
セスするために必要な周辺回路が置かれている。これに
より、マルチチップ構造の同一のチップから、冗長回路
をなくすることができる。マルチチップ・スタックの入
出力ノード上のＥＳＤ回路の負荷を追加したり平衡させ
たりすることも開示する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、全般的に三次元マ
ルチチップ・パッケージ内の集積回路チップの保護に関
するものであり、さらに詳細には、三次元マルチチップ
・パッケージの製造中、またはその後の取り扱いおよび
試験中に生じる静電放電、またはその他損傷を与える可
能性のある破壊電圧過渡から集積回路チップを保護する
ためのチップ間放電抑制ネットワークに関するものであ
る。

【０００２】

【従来の技術】チップの三次元アレイを含む半導体構造
が、重要なパッケージングの手段として使用されてい
る。典型的な三次元電子構造は、平坦な主表面が互いに
接着されてモノリシック構造（「スタック」または「キ
ューブ」と呼ばれる）を形成する、複数の集積回路チッ
プで構成される。チップを相互接続し、スタックを外部
回路に電気的に接続するために、メタライゼーション・
パターンを、マルチチップ・スタックの１つまたは複数
の縁部表面に直接設けることが多い。この露出したメタ
ライゼーション・パターンは、個別の電気接続点をも、
母線で接続された電気接続点をも含むことができる。

【０００３】静電放電（ＥＳＤ）は、個別電子部品を劣
化または破壊する現象として知られている。特に、加工
技術の向上にともなって、回路フィーチャが小型化して
いくと、現在の集積回路の多くが、静電気により破壊さ
れ、またはかなりの障害を受けることがある。摩擦電荷
は、２つの表面が分離するとき常に生じ、１つまたは複
数の表面が非導電性であると、静電荷が発生する。これ
は自然現象であり、静電荷が放電するか、電荷を集積回
路中に誘導する場合のみ、問題となる。このようなＥＳ
Ｄの事象は、数千ボルトにも達することがある。放電は
極めて急速に起こり、通常の故障や劣化は、装置内の金
属が気化し、気化した金属が微細な放電経路に沿って堆
積することによって生じる。

【０００４】静電放電によって生じる損傷は、瞬時にし
て破壊的なこともある。しかし、集積回路全体が破損す
るのではなく、最終的には故障をもたらす潜在的な欠陥
を有しながら、作動可能なことが多い。静電放電はま
た、集積回路の動作特性を変化させ、不満足な、時には
予測不能な動作をすることもある。半導体装置チップの
入出力接続点間での静電放電は、たとえば個別の集積回
路チップの人による取り扱い、自動回路試験、またはパ
ッケージング中に生じることがある。

【０００５】三次元マルチチップの製造中に、たとえば
キューブの側面の加工中に隣接する２個のチップの間に
電位差が生じると、チップ間でＥＳＤによる故障が発生
することが知られている。これにより、チップの切換金
属ピンから基板または隣接するチップの切換金属ピンへ
のアーク放電が生じ、静電放電の原因となる。ＥＳＤは
また、マルチチップ半導体スタックの試験中に、試験機
と構造内のスタックのメタライゼーション、または集積
回路チップの基板との間で発生し、チップ間のＥＳＤ現
象の原因となることもある。

【０００６】すべてではないにしても、周知のほとんど
の静電放電保護ネットワークは、単一の半導体装置のチ
ップに関して動作する。静電放電抑制回路は、負荷の９
０％が入出力ノードにかかるため、三次元マルチチップ
構造内のこのような回路の最適化が必要である。さらに
一般的に述べれば、マルチチップ・パッケージングの技
術分野では、冗長回路を除去または統合することによ
り、三次元構造の性能を最適化する方法が必要とされて
いる。本明細書に示す概念、回路、および方法は、この
必要性を満たすためのものである。

【０００７】

【発明が解決しようとする課題】本願は、統合された回
路を有するマルチチップ半導体構造、ならびにチップの
入出力ノードを静電放電（ＥＳＤ）から保護するプログ
ラミング可能な回路を開示することを目的とする。

【０００８】

【課題を解決するための手段】本発明の第１の態様は、
電気的および機械的に結合された第１の半導体装置のチ
ップと、第２の半導体装置のチップを有する半導体構造
である。第１の半導体装置のチップは、少なくとも部分
的に第１の所定の回路機能を与える第１の回路を有し、
第２の半導体装置のチップは、第１の半導体装置のチッ
プの第１の回路に少なくとも部分的に一部は回路機能を
与える第２の回路を有する第２の半導体装置のチップを
有する。この概念の拡張として、複数のメモリ・アレイ
・チップと１個の論理チップからなるマルチチップ半導
体構造が提供される。複数のメモリ・アレイ・チップは
平行な主表面を有し、各メモリ・アレイ・チップの平坦
な主表面が平行で、かつ構造的に隣接するメモリ・アレ
イ・チップの平坦な主表面に結合するように積層され、
これによりマルチチップ・スタックを画定する。マルチ
チップ・スタックは、側面と端面を有する。論理チップ
は、スタックの端面に装着され、スタック中の各メモリ
・アレイ・チップに電気的に結合されており、複数のメ
モリ・アレイ・チップの各メモリ・アレイ・チップの動
作に必要な、これがなければ上記メモリ・アレイ・チッ
プが非機能性になるような、周辺回路機能を有する。

【０００９】他の態様では、本発明は第１の半導体装置
のチップと第２の半導体装置のチップを有するマルチチ
ップ構造である。第１の半導体装置のチップは、第１の
入出力ノードと第１の入出力回路要素を有し、第２の半
導体装置のチップは第２の入出力ノードを有する。第１
の入出力回路要素は、第１の入出力ノードに電気的に接
続するように設計されている。導体は、第１の入出力ノ
ードと第２の入出力ノードとを電気的に相互接続し、こ
れにより共通の入出力ノードを規定する。第１の入出力
ノード回路要素と第１の半導体装置のチップの第１の入
出力ノードとの電気的接続は、第１の入出力ノード回路
要素が共通入出力ノードに接続されないように開路にな
っている。

【００１０】さらに他の態様では、本発明は第１の半導
体装置のチップと第２の半導体装置のチップを有するマ
ルチチップ構造である。第１の半導体装置のチップは、
第１の入出力ノードと第１の入出力回路要素を有し、第
２の半導体装置のチップは、第２の入出力ノードを有す
る。第１の手段は、第１の入出力回路要素と上記第１の
入出力ノードとを電気的に結合する。導体が、第１の入
出力ノードと上記第２の入出力ノードとを電気的に相互
接続して共通の入出力接続を規定する。このようにし
て、第１の半導体装置のチップの第１の入出力回路要素
が、共通の入出力接続に選択的に電気的に結合される。

【００１１】さらに他の態様では、静電放電保護を行う
入出力ノードを有するマルチチップ半導体スタックの製
造方法が提供される。この方法は、入出力ノードに接続
された集積回路と、入出力ノードへの電気的接続を有す
るように設計された静電放電抑制回路とをそれぞれ具備
する複数の半導体装置のチップを形成する工程と、複数
の半導体装置のチップの各半導体装置のチップの平坦な
主表面が、隣接する半導体装置のチップの平坦な主表面
と平行で、かつ構造的に結合されるように複数の集積回
路チップを積層し、これにより側面を有するマルチチッ
プ・スタックを画定する工程と、マルチチップ・スタッ
クの側面上に、複数の半導体装置のチップから各入出力
ノードへ電気的に接続する導電性パターンを形成し、少
なくとも入出力ノードの一部が共通入出力ノードとして
導電性パターンにより電気的に接続されるようにする工
程と、静電放電抑制回路の少なくとも一部の、共通入出
力ノードの一部を形成する各入出力ノードへの電気的接
続を開放し、それによって共通入出力ノードに結合され
た静電放電保護をカストマイズする工程とを含む。

【００１２】要約すれば、第１に、マルチチップ・スタ
ック中の複数の実質的に同一のチップの冗長回路を１個
のチップに統合することにより、冗長ネットワークによ
る信号の遅れが排除されるため、スタック全体の性能が
改善される。たとえば、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）スタック中のＤＲＡＭチップ
からの出力データは、１組はＤＲＡＭチップ自体にあ
り、他の１組は外部スタック回路と連絡している論理エ
ンドキャップ上にある、２組のオフチップ・ドライバを
通って進まなければならない。冗長なオフチップ・ドラ
イバを排除することにより、性能は２ナノ秒も改善され
る。さらに、従来のＤＲＡＭチップと異なり、個々の論
理チップで定義される動作機能とメモリ・アレイ構成
は、論理チップを設計し直すか、論理チップの他を設計
のものと交換するかによって、特定用途の仕様に変換す
ることができる。各メモリ・アレイ・チップは、主とし
てメモリ・アレイ、アレイ・デコーダ、ビット・スイッ
チおよびセンス・アンプを備え、アレイの利用を高めて
いる。このような複雑さを減少させることにより、製造
も検査も簡単になる。このようにして、交換可能な論理
チップに定義された同期動作、入出力幅、動力定格、電
源単一レベル、その他特定の特徴を有する万能の三次元
メモリ・アレイ・スタックが形成される。

【００１３】本発明のもう一つの特徴は、マルチチップ
構造の入出力パッドへの負荷が減少または平均化される
ことである。静電放電抑制回路はその９０％が入出力パ
ッドへの容量性負荷であるため、この概念はマルチチッ
プ構造内のＥＳＤ回路の排除または再分配を中心とする
ものである。しかし、外部装置とインターフェースする
どのような回路も、マルチチップ・パッケージ・レベル
で平衡を取り直すことができる。この概念は、単一の入
出力パッドだけでなく、バスで接続された入出力パッド
にも適用される。適用に当たっては、バスで接続された
入出力パッドで電気的に接続されたすべての受信装置を
保護するのに、ＥＳＤ回路は１個のみでよい。この１個
の回路は、相互接続されたどのチップ中に置いても、ま
た外部回路と相互動作を行う別のチップ、たとえばエン
ドキャップ・チップとしてもよい。さらに、冗長静電放
電回路を開放するためのいくつかの技術も使用できる。

【００１４】

【発明の実施の形態】一般に、本発明の第１の概念は、
マルチチップ構造の同一の集積回路チップから、冗長な
周辺回路を識別し除去することである。（本明細書で
は、「マルチチップ構造」とは、他に指定しない限り、
従来のマルチチップ・モジュール（ＭＣＭ）だけでな
く、マルチチップ「スタック」または「キューブ」をも
示すものとする。）たとえば、ダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）上の周辺回路は、メモ
リ・セルの読み書きまたは書換えを行うとともに、業界
基準またはカスタム操作、オフチップの駆動およびパッ
ケージの適合性を与えるのに必要である。当業界では、
アレイの利用率とは、周辺回路の面積を含む全チップ面
積に対するメモリ・アレイの面積の測定値をいう。標準
のＤＲＡＭチップを積み重ねてマルチチップ半導体スタ
ックを形成すると、多くの周辺機能および回路に冗長な
ものが生じる。本明細書では、メモリ・チップ内のアレ
イの利用率を高めるために、この冗長度を低下させるこ
とを提案する。

【００１５】具体的には、マルチチップ半導体構造中の
周辺（入出力ともいう）回路の機能をメモリ・チップか
ら異なる論理チップに移すことにより、個々のメモリ・
チップから周辺回路をなくすることができる。このよう
な入出力機能回路は、たとえば行アドレス・ストローブ
／列アドレス・ストローブ（ＲＡＳ／ＣＡＳ）機能、メ
モリ読み書き制御、リフレッシュ制御、オフチップ・ド
ライバ、保護装置、およびボンディング・パッドを有す
る。上述のように、すべてのメモリ・チップを単一の論
理チップに統合することにより、得られる構造の性能が
著しく増大する。

【００１６】本明細書のもう一つの概念は、マルチチッ
プ半導体スタックの外部の入出力ノードまたはパッドへ
の静電放電（ＥＳＤ）回路の負荷の選択的除去、追加、
または平均化である。単一の集積回路チップ内の特定の
入出力ノードからＥＳＤ回路を選択的に除去することも
意図している。一例として、パッケージングされた集積
回路チップの１本または複数本のピンへの負荷を減少さ
せることが望ましい。ＥＳＤ回路はその容量性負荷の９
０％までをピンに与えるため、ピンからＥＳＤ回路を除
去することが重要である。外部入出力ノードに負荷を与
え、または与えないという概念が、単一のチップ、およ
びスタック、ＭＣＭ、カードおよびボードを含むあらゆ
るマルチチップ構造に適用される。さらに、外部装置と
インターフェースするほとんどどのような回路も、この
概念を使用してマルチチップ・パッケージ・レベルで平
衡を取り直すことができる。

【００１７】本発明による構造と方法を、図１ないし図
１９を参照して以下に詳細に述べるが、同一または類似
の構成要素には、同一または類似の符号を使用する。図
１に、ワード・デコーダ１４が中央にタップを有するワ
ード線のためにアレイを分割するメモリ・アレイ１２を
備えるメモリ・アレイ・チップ１０を示す。チップ１０
の縁部１８に沿って、メモリ・アレイのビット・スイッ
チ、センス・アンプ、およびドライバ１６が配設されて
いる。回路１４および１６は、本明細書では「メモリ・
アクセス回路」と呼ぶ。この図から、従来の周辺（すな
わち入出力）回路機能、たとえばＲＡＳ／ＣＡＳ機能、
メモリ読み書き制御、リフレッシュ制御、オフチップ・
ドライバ、保護装置などは、マルチチップ半導体構造内
のメモリ・チップ１０とともにパッケージングされる、
第２の半導体チップに移されていることに注意されたい
（図２）。チップ１０はこのように、メモリ・アレイ１
２の密度が最大になるように構成されている。

【００１８】図２は、位置合わせされた縁部表面１８を
有する複数のメモリ・アレイ・チップ１０を備えるマル
チチップ半導体スタック２０を示す。エンドキャップ・
チップ２２が、スタック２０の一端に配設され、導電性
パターン２６がマルチチップ半導体スタックの少なくと
も一つの側面２４に設けられ、スタックのメモリ・チッ
プをエンドキャップ・チップ２２に電気的に接続する。
チップ２２は、（一実施例では）スタック中のメモリ・
チップ１０のすべての入出力回路機能を含む論理チップ
を備える。各メモリ・チップの縁部表面１８に沿ってビ
ット・スイッチ、センス・アンプ、およびドライバを置
くことにより、性能の観点から伝達距離が減少するとい
うレイアウト上の利点が得られる。代替方法として、こ
れらの構造は、メモリ・アレイの中央に置いた後（図
３）、従来の伝達配線により縁部表面１８に移してもよ
い。変形態様として、エンドキャップ・チップに移した
周辺回路の機能は、スタック内の任意の場所に置かれた
論理チップ上に置くこともできる。

【００１９】動作の際に、相補型金属酸化物半導体（Ｃ
ＭＯＳ）レベル信号が、論理エンドキャップ・チップ２
２から個々のメモリ・チップのワード・デコーダへとス
タック２０を下方に駆動され、そこで信号はワード・イ
ネイブル・バッファを介してラッチされる。センス・ア
ンプがセットされた後、受信したビット・アドレスに応
答して、チップの縁部に沿って置かれたビット・スイッ
チが開く。データは論理エンドキャップ・チップ２２
へ、スタックを下方に駆動され、スタックを離れて外部
回路に送られる。この構造は、既存のスタック技術に比
べて多くの利点を有する。たとえば、メモリ・アレイ入
出力接続が、スタックの側面の配線に近い各メモリ・チ
ップの縁部に沿って直接行われ、これにより、メモリ・
アレイを越えての長くて速度の遅い配線の必要がなくな
る。また、論理チップに入出力の必要がなくなるため、
側面配線の本数が減少し、標準のＤＲＡＭチップからす
べての入出力機能を引き出すのに必要なリソグラフィ上
の制約が緩和され、またはチップ間のデータ転送速度が
増大する。

【００２０】図３は、メモリ・チップ３０のメモリ・ア
レイ３２内のメモリ・アクセス回路の代替レイアウトを
示す。この例でも、ワード・デコーダ３４は中央にタッ
プを有するワード線のためにアレイを分割し、一方ビッ
ト・スイッチ、センス・アンプ、およびドライバ３６
は、アレイの中央でワード・デコーダ３４を横切って配
置される。アレイからの配線の出口は、チップの１つま
たは複数の縁部表面への配線によるものでも、図３およ
び図４に示すように、チップを貫通するメタライズされ
たバイアまたはトレンチでもよい。このようにメタライ
ズされたトレンチを形成する方法の一つが、米国特許第
５２７０２６１号明細書に記載されている。得られたマ
ルチチップ半導体スタック４０を図４に示す。金属を充
填したトレンチ３８が、複数のメモリ・チップ３０とエ
ンドキャップ・チップ４２を電気的に相互接続してい
る。アクセス回路の近くに置かれたメタライズされたト
レンチ３８を介してメモリ・アドレスを駆動し感知する
ことにより、論理エンドキャップまでのかなりの距離が
不要になり、これにより得られる構造の性能が改善され
る。変形態様として、エンドキャップ・チップまで除去
された周辺回路の機能は、スタック内の任意の位置に置
かれた論理チップ上に置くことができることに注意され
たい。

【００２１】上記のアレイの例は、個別のチップ上にＲ
ＡＳ／ＣＡＳタイミング回路、リフレッシュ制御回路な
どを装着したＤＲＡＭ型のメモリ・アレイ・チップに焦
点を合わせたものである。他のメモリ、たとえばスタテ
ィック・ランダム・アクセス・メモリ（ＳＲＡＭ）も、
個別チップでのパイプライン動作を実施することが可能
である。電気的に消去可能なプログラミング可能読取り
専用メモリ（ＥＥＰＲＯＭ）は、複数のアレイを制御す
るために、個別のチップ上で共通のプログラミング制御
および検証回路機能を行うことができる。さらに、構造
論理機能、たとえばプログラミング可能論理アレイ（Ｐ
ＬＡ）は、ＡＮＤ／ＯＲアレイ機能を１つのチップに、
入力、出力、ビット分割、およびフィードバック回路を
他のチップに分離するのに適している。マイクロプロセ
ッサ論理機能も、１つのチップ上のコア演算論理ユニッ
ト（ＡＬＵ）、レジスタ・ファイル／実行ユニット、お
よびマイクロコード、他のチップ上のローカル・キャッ
シュ（Ｌ１）、命令待ち行列／復号、バス・ユニットな
どの周りで最適化することができる。

【００２２】さらに他の変形態様として、チップを相互
接続する金属充填トレンチを有する半導体スタックは、
各種の寸法の回路チップを収納することが可能で、メモ
リ・アレイおよびコア・マイクロプロセッサ論理エレメ
ントと、メモリ・アレイおよびコア論理機能と同一のチ
ップ上に通常見られる回路を含む、特殊用途向け集積回
路（ＡＳＩＣ）との、各種の組み合わせを行うのに便利
である。たとえば、図５はマイクロプロセッサ機能のエ
レメントを二つの部分に分けて示したものである。この
マイクロプロセッサ機能に関しては、Ｈ．Ｂ．バコグル
ー（H.B. Bakoglu）、「Circuits, Interconnections a
nd Packaging」、ｐ．１４５〜１４６、（１９９０年）
に詳細に記載されている。図６は、集積コンピュータ・
システムとして相互接続された、コア論理、メモリおよ
びＡＳＩＣチップからなる金属充填トレンチ・スタック
（全体を４１で示す）を示す。

【００２３】上述のように、図５は二つの部分に分割さ
れた機能を有するマイクロプロセッサ・チップ３１を示
す。第１の部分３３は、ローカル・キャッシュ（Ｌ
１）、命令復号機能、バス・インターフェース機能等を
有し、第２の部分３５は、マイクロプロセッサＡＬＵ、
レジスタ、実行およびマイクロコード機能を有する。図
６で、部分３５のマイクロプロセッサ機能は、集積マイ
クロプロセッサ・チップ３５'として最適化されてお
り、残りのマイクロプロセッサ機能は、他の論理回路と
一体化されて外部インターフェース・エンドキャップ・
チップ（３３'）を形成するバス・インターフェース機
能を有するチップ３３'として最適化されている。マイ
クロプロセッサ・チップ３１の機能は、これら二つの異
なるチップ３３'および３５'として実施されるが、金属
充填バイアによって容易にスタック４１と一体化され
る。たとえば、ＳＲＡＭキャッシュ・アレイ３７は、マ
イクロプロセッサのために二次キャッシュ（Ｌ２）を行
う。ＤＲＡＭアレイ３９は、マイクロプロセッサのメモ
リに使用され、ＡＳＩＣチップ４３は、メモリ制御機
能、ＳＲＡＭのデータ速度ＤＲＡＭのタイミングならび
にリフレッシュを増大するＳＲＡＭパイプライン回路、
およびＳＲＡＭとＤＲＡＭアレイの両方の入出力回路を
含んでいる。スタックの熱管理を容易にするため、トレ
ンチ充填バイアによる相互接続のための開口を有する熱
伝導性材料（図示せず）をスタックに含めることができ
る。寸法の異なるチップの配線も、１つまたは複数の平
坦化したマルチチップ・スタックの側面上に配線するこ
とが可能で、論理回路およびアレイ・スタックは、側面
およびトレンチ充填バイア接続を組み合わせることによ
って配線することができる。

【００２４】図７は、マルチチップ半導体スタックから
冗長回路要素をなくする概念のもう一つの例を示す。冗
長構成をなくする重要な用途は、静電放電保護回路であ
る。多くの用途で、マルチチップ・スタック内の並列に
配置されたすべての受信装置を保護するには、１個のＥ
ＳＤ装置だけでよい。この１個のＥＳＤ回路は、どのメ
モリ・チップ中に置いても、外部回路と相互作用のある
別のチップ（たとえばエンドキャップ・チップ）中に置
いてもよい。マルチチップ・スタック中にｎ個の同一の
メモリ・チップがあり、それぞれが共通の入出力ノード
に接続されたＥＳＤ保護回路を有する場合は、共通ノー
ドに不必要に高度のＥＳＤ保護が行われることがある。
というのは、そのノードにおける容量性負荷と漏れがｎ
倍になるからである。

【００２５】一般に、同一のチップを統合して１個のマ
ルチチップ構造にした結果、ある入出力ノードに好まし
くない数の並列エレメントがある場合はいつでも、本発
明は所期の漏れ、キャパシタンス、インピーダンス、ま
たは機能上の目的に合うようにマルチチップ構造を最適
化する機構を提供する。最適化は、たとえばヒューズ、
アンチ・ヒューズ、配線のパーソナル化、エッチング技
術、合焦イオン・ビーム（ＦＩＢ）パーソナル化、また
は能動回路制御を使用して、不必要な冗長エレメントを
分離することにより行う。実際に、集積回路の分離のた
めに半導体業界で使用される標準的な方法ならどれも使
用することができる。

【００２６】冗長ＥＳＤ保護回路を除去する一つの方法
を図７に示す。図７では、マルチチップ・スタック５０
は、各チップ５２の平坦な主表面が、スタック中の隣接
するチップの平坦な主表面と積層されるように配列され
た複数の集積回路のチップ５２で構成されている。スタ
ック５０の側面５４には、単一チップ入出力パッド５
６、５６'５８'およびバスで接続され、または共通の入
出力パッド５８が含まれる導電性パターンがある。たと
えば、チップｋ＋１は、共通入出力ノード５８と、その
チップの特定の保護回路ノード５６'を相互接続する導
線６０を含んでいる。各パッド５６は、各チップ５２内
に置かれた保護回路６４に電気的に接続されていると仮
定する。同様に、配線５８および５８'は、各チップの
入出力集積回路６２中で電気的に接続されている。この
ように、共通入出力接続５８を静電放電から保護するた
めには、そのノードをたとえばチップＫ−１、ｋ、ｋ＋
１、ｋ＋２内に置かれた１個または複数の保護回路６４
に電気的に接続する必要がある。

【００２７】図８の等価回路に示すように、共通入出力
ノードを４個の保護回路の代わりに１個の保護回路に接
続することにより、容量性負荷は著しく減少する。たと
えば、チップＫ−１、ｋ、ｋ＋１、ｋ＋２のそれぞれの
入出力回路から共通入出力ノードへの容量性負荷がＣ／
１０とすると、共通入出力ノード５８（図７）に接続さ
れた１個のみの保護回路への容量性負荷は１．３Ｃとな
る。反対に、各入出力回路がチップＫ−１、ｋ、ｋ＋
１、ｋ＋２の対応する保護回路に電気的に接続されると
すると、共通バス５８への負荷は４Ｃとなり、著しい差
がある。

【００２８】図９は冗長ＥＳＤネットワークを除去する
もう一つの方法を示す。図９に示すように、マルチチッ
プ半導体スタック７０は複数の集積回路チップ７２から
なり、一側面７４上に導電性パターン７６、７８および
７８'を有する。各パッド７６は、チップ７２の対応す
る保護回路８４に電気的に接続され、入出力パターン７
８および７８'は、チップ７２の対応する少なくとも１
個の入出力回路８２に電気的に接続される。各チップ７
２は、各保護回路８４と入出力回路８２をＥＳＤ現象か
ら保護するために相互接続する電気ヒューズ８０を有す
る。当業者は、そのパッド７６と１つのチップの７８
（または７８'）の間に適当な電位を供給することによ
り、保護回路８４と入出力回路８２との間の接続を開路
にすることができることを理解するであろう。このよう
に、側面７４上の入出力回路のノード７８と７８'への
ＥＳＤ保護の量を電気的にプログラミングすることがで
きる。

【００２９】これは、共通入出力ノードに電気的に接続
した１個または複数のチップから冗長な保護回路８４を
容易に「除去する」ことができるので重要である。さら
に、入出力回路がバスで７８に接続されていても、チッ
プ上の個々のヒューズ８０は、各保護回路への入出力パ
ッドが電気的に分離されている限り、開路になっている
ことに注目されたい。その結果、１個のチップの入出力
パッド７８'または共通入出力パッド７８のいずれかか
らＥＳＤ保護開路が除去される。この方法は、個々のチ
ップがマルチチップ・スタック中で処理され、組み立て
られている間、得られたスタックの入出力ノードに余分
な負荷を与えることなく、保護開路が入出力パッドに接
続されるという利点を有する。すなわち、その後に１個
または複数のチップのパッド７６と７８の間に適当な電
流を供給することにより、ヒューズが開路になる。もう
一つの変形態様として、この概念をシングル・チップ環
境で使用して、製造処理中はチップを保護し、パッケー
ジングした後は、高度のアセンブリで不必要なＥＳＤ保
護を電気的に除去することができる。

【００３０】図１０は冗長ＥＳＤネットワークを除去す
るさらに別の方法を示す。図１０では、マルチチップ・
スタック９０は積層された複数のチップ９２からなる。
スタック９０の側面９４は、パッドの導電性パターン９
６、９７、９７'、９８、９８'を有する。各パッド９６
は、配線を介して、ＥＳＤ保護開路１０６に電気的に接
続されており、これらはそれぞれ対応する入出力回路１
０４に接続されたヒューズ１００である。複数の入出力
１０４は、バスで接続された入出力ノード９８に結合し
ている。本実施例では、補助的なＥＳＤ保護回路１０８
も、スタック中のチップ９２の少なくとも一部に存在す
る。この保護回路は、適当な配線を介して、側面９４上
のパッド９７に接続されている。導体は、このようなパ
ッド９７'を、ヒューズ１０２を介して共通入出力バス
９８に相互接続する。回路１０８によるＥＳＤ保護の量
は、回路１０６によるものと同一でも異なるものでもよ
い。

【００３１】この方法により、適当な側面配線によるマ
ルチチップ・スタックの組立後に、入出力回路１０４の
入出力ノードにＥＳＤ保護が加えられることに注目され
たい。これにより、マルチチップ・スタックの入出力パ
ッドのＥＳＤ保護の最適化と均一化の柔軟性が増大す
る。これは、マルチチップ構造の保護定格が任意の入出
力パッドに与えられる最少の保護であるので重要であ
る。このように、スタック・レベルでＥＳＤ保護を削除
したり追加したりすることができることにより、スタッ
クの入出力パッドの負荷が均一化し、マルチチップ構造
のＥＳＤ定格全体が増大する。

【００３２】選択的ＥＳＤ保護の他の方法を図１１、図
１２および図１３に示す。この構造または回路の基礎と
なる概念は、入出力回路１１４に接続された入出力ノー
ド１１２を有する集積回路チップｉ１１０について、静
電放電保護回路１１６は通常、チップの製造および取り
扱い中に発生する静電放電現象に対して回路１１４を保
護するということである。その後、チップが最終のパッ
ケージまたはシステムに装着されると、スイッチ１１８
（図１１）が開いて負荷が与えられた入出力ノード１１
２から保護回路１１６を分離する。容量性負荷が低く、
漏れ電流が少ないスイッチを選択することにより、得ら
れたチップの動作速度が速く、電力の放散が少なくな
る。保護回路は、パス・ゲート１１８のコントロール・
ゲートに電気的に接続された選択ノード１２０に適当な
信号を送ることにより、外部から始動させることができ
る。このノード１２０は、ノードにおける静電放電現象
からの保護のために、ノード自体の保護回路１２２を有
することが好ましい。上記の回路の代りに、他のパッド
に印加された試験パターンまたは配置パターンによって
起動される回路を使用して、チップ（またはマルチチッ
プ構造）内部でスイッチを始動させることもできる。一
実施例では、スイッチは図１２に示すようなパス・ゲー
ト１１８'であってもよい。

【００３３】図１２の回路の部分的な構造を図１３に示
す。図に示すように、パス・ゲート１１８'は、Ｐ型基
板にＮ⁺型不純物を拡散することにより形成したＮチャ
ネル装置で構成されたものとすることができる。選択ノ
ード保護回路１１２および入出力ノード保護回路１１６
は、Ｐ型基板に配置される。取り扱い中は、入出力ノー
ドに加えられるＥＳＤ信号の極性はＰ型基板の材料に対
して正でも負でもよい。負であれば、ＮＭＯＳトランス
ファー装置はラテラルＮＰＮトランジスタとして挙動す
る。具体的には、入出力ノードに結合した拡散領域が負
になるほど、Ｎ⁺拡散領域はラテラルＮＰＮトランジス
タのエミッタのように挙動する。Ｐ型基板はベースとし
て機能し、コレクタ機能は入出力ノード保護回路１１６
に結合したＮ⁺拡散領域によって得られる。正のＥＳＤ
現象が入出力ノードで発生した場合は、入出力ノードに
結合したＮ⁺拡散領域が正になる。装置は、ＮＭＯＳ装
置のゲートに電圧を結合し、それによってＮＭＯＳ電界
効果トランジスタから入出力ノード保護回路１１６に結
合したＮ⁺拡散領域への供給をして、チャネルが完成
し、保護装置への回路が完成する。

【００３４】回路またはマルチチップ構造が最終的に組
み立てられると、選択ノード１２０（図１１および図１
２）におけるスイッチまたはトランスファ・ゲートがオ
フになり、これにより入出力回路がわずかな負荷が与え
られるだけとなり、したがって性能が向上し、電力の漏
れが減少する。裸の集積回路チップ、カードまたはボー
ド上にパッケージングされまたはパッケージングされな
い単一またはマルチチップ構造中のチップなどは、すべ
て入出力回路の入出力ノードへの保護回路の接続を電子
的に制御できるこの機能が発揮できる電子アセンブリの
例である。代替方法として、スイッチまたはトランスフ
ァ・ゲートは選択ノード１２０を使用せずに、最終パッ
ケージングされた形のチップ上で、電子的に非活動化さ
せることもできる。

【００３５】図１４ないし図１７は、概要を示すための
ものである。図１４では、マルチチップ・スタックやマ
ルチチップ・モジュール（ＭＣＭ）などのマルチチップ
構造の共通入出力ノード１３０が、ノードに結合された
活動回路および保護回路をそれぞれ有するＮ型チップ１
３２を電気的に相互接続する。保護回路は、上記のよう
に、共通入出力ノード１３０に顕著な容量性負荷を与え
るＥＳＤ型の保護回路であると仮定する。容量性負荷の
増大に加えて、ＥＳＤ保護の余分な部分、すなわちＮ型
保護回路は単に不必要である。したがって、本発明によ
り、図１５に示すように、共通入出力ノード１４０は、
ノード１４０に結合された活動回路をそれぞれ有する複
数の集積回路チップ１４２に接続され、そのうちの一部
だけがノードに結合された保護回路を有する。この例で
は、各保護回路とノードの間の電気的接続を解放するこ
とにより、Ｍ集積回路からの保護回路がノード１４０か
ら除去されている。任意の装置中で除去すべき保護回路
の数は、当業者が実験的に決定することができる。たと
えば、保護回路が約４０００ボルトのＥＳＤ抑制保護を
行い、これらの装置の内の１０個が共通入出力ピンに結
合されているとすると、約４０，０００ボルトのＥＳＤ
保護レベルがある。このような保護レベルは過剰であ
る。１６，０００ボルトのＥＳＤ保護定格が望ましいと
仮定すると、１０個のチップの内の４個の保護回路を共
通入出力ノードに電気的に接続し、残りの６個の保護回
路をノードから解放することができる。

【００３６】図１６に示すように、マルチチップ構造上
の一部の入出力パッドは、単一の集積回路ｉ１５２に結
合された入出力ノード１５０を備える。チップｉ中の保
護回路が、図１４および図１５のＮチップ中の保護回路
と実質的に同一であれば、ノード１５０のＥＳＤ保護定
格は約４０００ボルトである。上述のように、マルチチ
ップ構造のＥＳＤ抑制定格は、構造中の最少保護ノード
のＥＳＤ保護定格レベルを有する。したがって、１個の
入出力ノード１５０を除くすべての入出力パッド上に１
６，０００ボルトのＥＳＤ抑制保護を有するマルチチッ
プ構造は、なお４０００ボルトの構造としての定格を有
する。したがって、本明細書に示した概念は、マルチチ
ップ構造中の単一チップの入出力ノード１５０が、マル
チチップ構造全体の所期のＥＳＤ保護レベルを有するよ
うに、保護回路の負荷を平均化し直すことである。

【００３７】図１７に示すように、これは、たとえばス
タック中の他の集積回路チップ（チップＡ、チップ
Ｂ、．．．チップＭ）からの複数の保護回路を単一チッ
プ１５２の入出力ノード１５０'に接続することにより
行う。保護回路をマルチチップ・スタック内に再分配す
ることにより、負荷が改善され、静電放電に対する耐性
が得られる。マルチチップ構造の入出力ノードまたはピ
ンを平均化するという概念は、静電放電保護回路のみに
限定されないことに注目されたい。たとえば、減結合キ
ャパシタ、リード・トランジスタ、およびおそらくドラ
イバは、すべてマルチチップ構造内で負荷を平均化する
ことのできる入出力回路エレメントで構成される。一般
に、どのような入出力回路もこの方法で平均化すること
ができる。

【００３８】さらに、保護回路は構造中の別の集積回路
チップからのものである必要はなく、追加する回路を、
マルチチップ構造中の集積回路チップのオンチップ保護
回路を補助する目的の、論理エンドキャップ・チップな
ど単一のチップ上に配置することができる。特定の入出
力ノードへの負荷への回路の追加または除去は、上述の
ように、たとえばマルチチップ構造の縁部に配線し、そ
の配線を縁部にある露出した配線が配線のエッチングに
より開路になるようにループにしてチップに戻すことに
より、行うことができる。

【００３９】本明細書に示す新規の概念を、三次元マル
チチップ構造に関して説明したが、たとえば印刷回路板
（ＰＣＢ）などのパッケージ上に取り付けられた単一チ
ップ・モジュールに応用できることも言及した。図１８
は、"Ｘ"×"Ｙ"の寸法のシングル・インライン・メモリ
・モジュール（ＳＩＭＭ）パッケージを示す。"Ｘ"は１
１５ｍｍ、"Ｙ"は１５ｍｍとすることができる。ＰＣＢ
ＳＩＭＭ２００は、ＰＣＢ２００の表面に配置された
パッド上に表面取付けした外部接続ピン２０４および複
数のメモリ・モジュール２０１を有する。たとえば、パ
ッドは単一入出力配線２０３と、８本の相互接続された
モジュール入力線２０２などの複数の平行な配線に電気
的に接続されている。短い入出力線２０３のＰＣＢ Ｓ
ＩＭＭ配線キャパシタンスは、メモリ・モジュール（４
Ｍｂまたは１６Ｍｂのダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）など）の入力キャパシタンスを
Ｃ（約４〜５ピコファラッド（ｐｆ））とすると約０．
２Ｃであるが、並列に接続した線２０２では約４Ｃであ
る。

【００４０】ＳＩＭＭカードは、コンピュータ・ボード
にソケットで差し込むように製作されており、それぞれ
がコンピュータ・ボード内のメモリ・コントローラによ
り駆動される。このカードの設計には、二つの重要な考
慮事項がある。その一つは、ＳＩＭＭを取り扱うときの
ＥＳＤ保護のレベルで、もう一つはＳＩＭＭピンがコン
トローラに与える容量性負荷である。これは、システム
内のメモリ特性と電力放散に影響するためである。一般
に、取り扱い中のＥＳＤ保護を最大にすると同時に、Ｓ
ＩＭＭをコンピュータ・ボードに装着した後の容量性負
荷を最少にすることが望ましい。保護装置は通常、容量
性負荷Ｃの９０％を発生するので、ＳＩＭＭをコンピュ
ータ・システムに差し込んだ後、チップの保護装置を切
り離せることが望ましい。

【００４１】たとえば、モジュール２０１が従来のＤＲ
ＡＭモジュールである場合は、保護装置は恒久的に入出
力回路に接続されたままになり、モジュールの各端子に
おける容量性負荷の値はＣである。したがって、従来の
ＤＲＡＭモジュールの場合、図１８のＳＩＭＭは下記の
ような特性を有する。 プラグを抜いた場合のＥＳＤ保護： 単一チップの入出力ピン＝４，０００Ｖ ８本の並列チップの入出力ピン＝３２，０００Ｖ 差し込んだ場合の回路板へのキャパシタンス： 単一チップの入出力ピン＝１．２Ｃ （モジュール・ピン＝Ｃ、ＳＩＭＭ配線＝０．２Ｃ） ８本の並列チップの入出力ピン＝１２Ｃ （モジュール・ピン＝８Ｃ、ＳＩＭＭ配線＝４Ｃ）

【００４２】モジュール２０１が、モジュール内の保護
装置への接続を電子的に解放できる入出力を備える特別
に設計されたものである場合は、ボードのソケットにモ
ジュールを差し込んだ後、回路板へのキャパシタンスは
下記のようになる。 単一チップの入出力ピン＝０．３Ｃ （モジュール・ピン＝０．１Ｃ、ＳＩＭＭ配線＝０．２
Ｃ） ８本の並列チップの入出力ピン＝４．８Ｃ （モジュール・ピン＝０．８Ｃ、ＳＩＭＭ配線＝４Ｃ）

【００４３】図１９は、印刷回路板２０５、外部コネク
タ・ピン２１０、シングル・チップ・メモリ・モジュー
ル２０６、単一チップ入出力接続２０８、および複数モ
ジュール入出力接続２０７で構成されたＳＩＭＭを示
す。さらに、特定用途向け集積回路（ＡＳＩＣ）モジュ
ール２０９も示す。このモジュールは、各ＳＩＭＭピン
における全保護を所期の最大値に増大させる補助ＥＳＤ
保護を含んでいる。この追加のＥＳＤ保護は、ＳＩＭＭ
がボードに差し込まれたときに除去される。この保護回
路を非活動化するために、コントロール線２１１が設け
られている。非活動化された場合、追加の接続は各モジ
ュール・ピン２０９に０．１ＣとＳＩＭＭ配線キャパシ
タンス０．２Ｃを追加する。代替方法として、ＡＳＩＣ
ＥＳＤ保護を、ＡＳＩＣモジュール２０９に供給され
るパターンまたはパターンのタイミングのシーケンスに
よりトリガされる電子的手段により、内部的に非活動化
することもできる。これを使用すれば、コントロール線
２１１が不要になる。

【００４４】モジュール２０６が、保護装置が恒久的に
入出力ピンに接続されたままの従来のＤＲＡＭモジュー
ルである場合は、各入力のキャパシタンスの値はＣであ
る。追加したＡＳＩＣモジュール２０９は、単一入力の
それぞれに接続され、ＥＳＤ保護を既知の電圧だけ増大
する。したがって、単一ピンの保護はすべてのＳＩＭＭ
ピンについて、現在のＳＩＭＭ保護レベルである４００
０ボルトではなく、３２，０００ボルトとなる。ＳＩＭ
Ｍをシステムに差し込むと、追加のＥＳＤ保護が、入力
２１１の電子信号によりモジュール２０９から解放され
る。このＳＩＭＭをボードに差し込んだ場合の負荷キャ
パシタンスは下記のようになる。 単一チップの入出力ピン＝１．５Ｃ （モジュール・ピン＝Ｃ、ＡＳＩＣモジュール・ピン＝
０．１Ｃ、合計ＳＩＭＭ配線＝０．４Ｃ） ８本の並列チップの入出力ピン＝１２Ｃ （モジュール・ピン＝８Ｃ、ＳＩＭＭ配線＝４Ｃ）

【００４５】モジュール２０６が、モジュール内の保護
装置への入出力接続を電子的に解放できる入出力を備え
る特別に設計されたものである場合は、ボードのソケッ
トにモジュールを差し込んだ後、回路板へのキャパシタ
ンスは下記のようになる。 単一チップの入出力ピン＝０．６Ｃ （モジュール・ピン＝０．１Ｃ、ＡＳＩＣモジュール・
ピン＝０．１Ｃ、合計ＳＩＭＭ配線＝０．４Ｃ） ８本の並列チップの入出力ピン＝４．８Ｃ （モジュール・ピン＝０．８Ｃ、ＳＩＭＭ配線＝４Ｃ）

【００４６】このように、特殊設計のＤＲＡＭモジュー
ルとＡＳＩＣモジュールを図１９のＳＩＭＭ中で使用す
ることにより、ＳＩＭＭピンの最低ＥＳＤ保護レベル
は、従来のＤＲＡＭモジュールを実装した図１８のＳＩ
ＭＭと比較して、４０００ボルトから３２，０００ボル
トに増大することができる。さらに、差し込まれて電力
を供給されたＳＩＭＭのリード・キャパシタンスが減少
する。単一チップの入出力ピンの場合、キャパシタンス
は１．２Ｃから０．６Ｃに減少し、８本の並列チップの
入出力ピンの場合、キャパシタンスは１２Ｃから４．８
Ｃに減少する。図１９のＳＩＭＭの場合も、本明細書に
開示する原理を適用することにより、最低ＳＩＭＭピン
・レベルのＥＳＤ保護は８倍増大し、ピン負荷キャパシ
タンスは２倍減少するとともに、保護装置の影響を排除
することにより、漏れ電流も減少した。ＡＳＩＣモジュ
ール２０９により、実質的にＥＳＤ保護が増大する。さ
らに、モジュール２０６の入出力のために、駆動能力、
その他の電気的機能を追加するように設計することも可
能である。

【００４７】要約すると、本明細書に開示した概念は、
既存の技術と比較して多数の新規の特徴および利点を有
する半導体構造である。第１に、複数の実質的に同一の
チップの冗長回路をマルチチップ・スタック中の単一の
チップに選択的に統合することにより、冗長ネットワー
クによる信号の遅れが排除され、スタック全体の性能が
改善される。たとえば、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）スタック中のＤＲＡＭチップ
から出力されるデータは、１組はＤＲＡＭチップ自体に
あり、他の１組は外部スタック回路中の論理エンドキャ
ップにある、２組のドライバを通過しなければならな
い。冗長ＤＲＡＭチップのオフチップ・ドライバを除去
することにより、性能が２ナノ秒も改善される。さら
に、従来のＤＲＡＭチップと異なり、異なる論理チップ
・エンドキャップに定義された動作機能とアレイ構成
を、論理チップの設計を変更するか、他の設計の論理チ
ップに交換することにより、容易に特定用途の必要条件
を満たすように変換することができる。各メモリ・アレ
イ・チップは、主としてメモリ・アレイ、アレイ・デコ
ーダ、ビット・スイッチおよびセンス・アンプを備え、
アレイの利用が大幅に増大する。このような複雑さの減
少により、製造および試験も簡単になる。このように、
同期動作、入出力幅、電力定格、その他交換可能な論理
チップで定義された特定用途の特徴を有する、万能の三
次元メモリ・アレイ・スタックを製造することができ
る。

【００４８】本発明のもう一つの特徴は、マルチチップ
構造の入出力パッドの負荷の減少および平均化である。
静電放電抑制回路は、容量性負荷の９０％を入出力パッ
ドに与えるため、この概念はマルチチップ構造内のＥＳ
Ｄ回路の除去および再分配を中心としたものである。し
かし、外部装置とインターフェースするどのような回路
も、マルチチップ・パッケージ・レベルで再平均化する
ことができる。この概念は、単一の入出力パッドだけで
なく、バスで接続された入出力パッドにも適用される。
適用に当たっては、バスで接続された入出力パッドで電
気的に接続されたすべての受信装置を保護するのに１個
のＥＳＤ回路しか必要としない。この単一の回路は、相
互接続されたチップ、または外部回路、たとえばエンド
キャップ・チップと相互作用する分離したチップのどれ
にも配置することができる。さらに、冗長な静電放電回
路を解放するのに、何種類の技術を使用してもよい。

【００４９】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００５０】（１）少なくとも部分的に第１の所定の回
路機能を与える第１の回路を有する第１の半導体装置の
チップと、上記第１の半導体装置のチップに電気的、機
械的に結合され、上記第１の半導体装置のチップの第１
の回路に少なくとも部分的に回路機能を与える第２の回
路を有する第２の半導体装置のチップを具備する、マル
チチップ半導体構造。 （２）さらに複数の半導体装置のチップを具備し、上記
複数の半導体装置のチップの各半導体装置のチップが少
なくとも部分的に第１の所定の回路機能を与える第１の
回路を有し、上記第２の半導体装置のチップが第１の半
導体装置のチップに電気的、機械的に結合され、上記第
１の半導体装置のチップの第２の回路に少なくとも部分
的に回路機能を与えることを特徴とする、上記（１）に
記載の構造。 （３）上記第１の半導体装置のチップおよび上記複数の
半導体装置のそれぞれが、メモリ・アレイ・チップを備
えることを特徴とする、上記（２）に記載の構造。 （４）上記第１の半導体装置のチップ、上記第２の半導
体装置のチップ、および上記複数の半導体装置のチップ
が、それぞれ平坦な主表面を有し、各チップが、その平
坦な主表面が平行になり、隣接するチップの平坦な主表
面に構造的に結合されるように積層され、これにより側
面および端面を有するモノリシック・マルチチップ・ス
タックを画定し、上記マルチチップ半導体構造がさら
に、上記第２の半導体装置のチップを上記第１の半導体
装置のチップおよび上記複数の半導体装置のチップに電
気的に接続するための導電性の配線を上記マルチチップ
・スタックの上記側面に有することを特徴とする、上記
（３）に記載の構造。 （５）上記第２の回路が、上記第１の半導体装置のチッ
プの上記第１の回路に、入出力機能を与えることを特徴
とする、上記（１）に記載の構造。 （６）上記第２の回路が、上記第１の半導体装置のチッ
プの上記第１の回路に入出力機能を与え、上記第１の半
導体装置のチップがメモリ・チップを備え、上記第２の
半導体装置のチップが論理チップを備えることを特徴と
する、上記（５）に記載の構造。 （７）上記第１の半導体装置のチップがメモリ・アレイ
・チップを備え、上記第２の半導体装置のチップが論理
チップを備え、上記論理チップの第２の回路が上記メモ
リ・アレイ・チップに行アドレス・ストローブ／列アド
レス・ストローブ（ＲＡＳ／ＣＡＳ）機能、メモリ読み
書き制御機能、リフレッシュ制御機能、オフチップ・ド
ライバ機能、および静電放電保護機能のうち、少なくと
も一つを与えることを特徴とする、上記（５）に記載の
構造。 （８）上記メモリ・アレイ・チップが、メモリ・アレイ
およびアレイ・アクセス回路のみを含み、上記アレイ・
アクセス回路が、メモリ・アレイ用のワード線デコー
ダ、ビット・スイッチ、センス・アンプ、およびドライ
バを備えることを特徴とする、上記（７）に記載の構
造。 （９）上記ワード線デコーダが、上記メモリ・アレイと
交差し、上記ビット・スイッチ、センス・アンプ、およ
びドライバが、上記メモリ・アレイの縁部に沿って配設
されていることを特徴とする、上記（８）に記載の構
造。 （１０）上記ワード線デコーダ、ビット・スイッチ、セ
ンス・アンプ、およびドライバが、上記メモリ・アレイ
と交差することを特徴とする、上記（８）に記載の構
造。 （１１）それぞれが平行な主表面を有し、各メモリ・ア
レイ・チップの平坦な主表面が平行で、かつ隣接するメ
モリ・アレイ・チップの平坦な主表面に構造的に結合さ
れるように積層され、これにより側面および端面を有す
るマルチチップ・スタックを画定する複数のメモリ・ア
レイ・チップと、上記マルチチップ・スタックの上記端
面に置かれ、上記複数のメモリ・アレイ・チップの各メ
モリ・アレイ・チップに電気的に結合され、上記複数の
メモリ・アレイ・チップの各メモリ・アレイ・チップの
動作に必要で、上記マルチチップ半導体構造と分離され
ると上記複数のメモリ・アレイ・チップが非機能性とな
るような周辺回路を有する論理チップとを具備する、マ
ルチチップ半導体構造。 （１２）上記マルチチップ・スタックの上記側面に、上
記論理チップと上記複数のメモリ・アレイ・チップを電
気的に相互接続するための導電性配線をさらに有し、上
記メモリ・アレイ・チップが、メモリ・アレイおよびア
レイ・アクセス回路のみを備え、上記アレイ・アクセス
回路が、メモリ・アレイ用のワード線デコーダ、ビット
・スイッチ、センス・アンプ、およびドライバを備え、
各メモリ・アレイ・チップの上記メモリ・アクセス回路
の少なくとも一部が、上記メモリ・アレイ・チップの縁
部表面に沿って置かれ、かつ上記複数のメモリ・アレイ
・チップの上記縁部表面が、上記マルチチップ・スタッ
クの上記側面を形成するように位置合わせされているこ
とを特徴とする、上記（１１）に記載の構造。 （１３）各メモリ・アレイ・チップ内で、上記メモリ・
アクセス回路の上記ワード線のみが上記メモリ・アレイ
に交差することを特徴とする、上記（１２）に記載の構
造。 （１４）各メモリ・アレイ・チップ内で、上記アレイ・
アクセス回路のメモリ・アレイの上記ワード・デコー
ダ、ビット・スイッチ、センス・アンプ、およびドライ
バが上記メモリ・アレイに交差することを特徴とする、
上記（１２）に記載の構造。 （１５）上記周辺回路機能が、行アドレス・ストローブ
／列アドレス・ストローブ（ＲＡＳ／ＣＡＳ）機能、メ
モリ読み書き制御機能、リフレッシュ制御機能、オフチ
ップ・ドライバ機能、および静電放電保護機能のうち、
少なくとも一つを含むことを特徴とする、上記（１１）
に記載の構造。 （１６）第１の入出力ノードを有し、かつ上記第１の入
出力ノードに電気的に接続された第１の入出力回路を有
する第１の半導体装置のチップと、第２の入出力ノード
を有する第２の半導体装置のチップと、上記第１の入出
力ノードと上記第２の入出力ノードとを電気的に相互接
続して、共通の入出力ノードを規定する導体を具備し、
上記第１の入出力ノード回路要素と上記第１の半導体装
置のチップの第１の入出力ノードとの電気的接続が、上
記第１の入出力ノード回路要素が上記共通入出力ノード
に接続されないように開路になっている、マルチチップ
構造。 （１７）上記第１の入出力回路要素と上記第１の半導体
装置のチップの第１の入出力ノードとの電気的接続がヒ
ューズによって行われ、上記ヒューズが、上記第１の入
出力回路要素が上記共通入出力ノードに接続しないよう
に開放されることを特徴とする、上記（１６）に記載の
構造。 （１８）上記ヒューズが上記第１の半導体装置のチップ
内に配設されることを特徴とする、上記（１７）に記載
の構造。 （１９）上記第１の半導体装置のチップと上記第２の半
導体装置のチップが、上記第１の半導体装置のチップの
平坦な主表面が上記第２の平坦な主表面と平行で、かつ
構造的に結合するように積層され、これにより側面を有
するマルチチップ・スタックが画定され、上記ヒューズ
が上記マルチチップ・スタックの上記側面から電気的に
プログラミング可能であることを特徴とする、上記（１
６）に記載の構造。 （２０）上記ヒューズが、上記マルチチップ・スタック
の上記側面に置かれたことを特徴とする、上記（１９）
に記載の構造。 （２１）上記第１の入出力回路要素が第１の静電放電抑
制回路を備え、上記第２の半導体装置のチップが、上記
第２の入出力ノードに電気的に接続された第２の静電放
電抑制回路を有し、上記第２の静電放電抑制回路と上記
半導体装置のチップの上記第２の入出力ノードとの電気
的接続が、上記第２の静電放電抑制回路を上記共通入出
力ノードに接続するものであることを特徴とする、上記
（１６）に記載の構造。 （２２）第１の入出力ノードと第１の入出力回路要素を
有する第１の半導体装置のチップと、上記第１の入出力
回路要素と上記第１の入出力ノードとを電気的に結合す
る第１の手段と、第２の入出力ノードを有する第２の半
導体装置のチップと、上記第１の入出力ノードと上記第
２の入出力ノードとを電気的に相互接続して共通の入出
力接続を規定する導体とを具備し、上記第１の半導体装
置のチップの上記第１の入出力回路要素を、上記第１の
手段を介して上記共通の入出力接続に選択的に電気的に
結合することができることを特徴とする、マルチチップ
構造。 （２３）上記第２の半導体装置のチップが、第２の入出
力回路要素を含み、上記マルチチップ構造がさらに、上
記第２の入出力回路要素を上記第２の入出力ノードに選
択的に電気的に接続して、これにより上記共通の入出力
接続に選択的に電気的に結合することを特徴とする、上
記（２２）に記載の構造。 （２４）上記第１の手段が、上記第１の入出力回路要素
と上記第１の入出力ノードとを電気的に結合するパス・
ゲートを備えることを特徴とする、上記（２２）に記載
の構造。 （２５）上記第１の入出力回路要素が、静電放電抑制回
路を備えることを特徴とする、上記（２４）に記載の構
造。 （２６）上記パス・ゲートが、固有の入出力ノードを介
して電気的に活動化され、上記構造がさらに、上記固有
の入出力ノードに電気的に接続された補助的な静電放電
抑制回路を具備することを特徴とする、上記（２５）に
記載の構造。 （２７）上記マルチチップ構造がマルチチップ・モジュ
ールを具備し、上記マルチチップ・モジュールが印刷回
路カードを有し、上記共通入出力接続が上記印刷回路カ
ードの入出力接続を行い、これにより上記第１の半導体
装置のチップを上記印刷回路カードに装着した後に、上
記第１の入出力回路要素が上記共通の入出力接続から電
気的に解結合されることを特徴とする、上記（２２）に
記載の構造。 （２８）上記第１の入出力回路要素が、第１の静電放電
抑制回路を備えることを特徴とする、上記（２７）に記
載の構造。 （２９）上記構造がさらに、上記印刷回路カードに装着
された特定用途向け集積回路（ＡＳＩＣ）モジュールを
具備し、上記ＡＳＩＣモジュールが第２の静電放電抑制
回路を有し、上記構造がさらに、上記共通入出力ノード
における静電放電抑制能力を補助するために、上記第２
の静電放電抑制回路を上記共通の入出力接続に選択的に
電気的に結合する電気的スイッチを具備することを特徴
とする、上記（２８）に記載の構造。 （３０）入出力ノードを有する集積回路チップと、上記
集積回路チップに含まれる第１の静電放電（ＥＳＤ）抑
制回路と、上記集積回路チップ内に置かれた、上記第１
の入出力ノードと上記第１の静電放電抑制回路とを電気
的に結合するためのスイッチとを具備し、上記スイッチ
が選択的に電気的に起動されて、上記第１の入出力ノー
ドで発生する静電放電現象から保護するために、上記第
１の静電放電抑制回路を上記第１の入出力ノードに電気
的に接続することを特徴とする、半導体構造。 （３１）上記スイッチが、上記第１の静電放電抑制回路
を上記第１の入出力ノードに電気的に接続するパス・ゲ
ートを有することを特徴とする、上記（３０）に記載の
半導体構造。 （３２）上記集積回路チップがさらに、上記第１の静電
放電抑制回路と上記第１の入出力ノードとを相互接続す
る上記パス・ゲートのコントロール・ゲートに電気的に
接続されたＥＳＤ保護選択ノードを有することを特徴と
する、上記（３１）に記載の半導体構造。 （３３）上記半導体構造がさらに、上記ＥＳＤ選択ノー
ドに電気的に接続された、静電放電現象発生時に上記Ｅ
ＳＤ選択ノードを保護するための第２の静電放電抑制回
路を有することを特徴とする、上記（３２）に記載の半
導体構造。 （３４）入出力ノードを有する第１の集積回路チップ
と、静電放電（ＥＳＤ）抑制回路を有する第２の集積回
路チップと、上記第１の集積回路チップと上記第２の集
積回路チップを装着するための印刷回路カードと、上記
第２の集積回路チップのＥＳＤ抑制回路を、上記第１の
集積回路チップの上記第１の入出力ノードに電気的に結
合する手段とを具備する、半導体構造。 （３５）（ａ）入出力ノードに接続された集積回路と、
上記入出力ノードへの電気的接続を有するように設計さ
れた静電放電抑制回路とをそれぞれ具備する複数の半導
体装置のチップを形成する工程と、（ｂ）上記複数の半
導体装置のチップの各半導体装置のチップの平坦な主表
面が、隣接する半導体装置のチップの平坦な主表面と平
行で、かつ構造的に結合されるように、上記複数の集積
回路チップを積層し、これにより側面を有するマルチチ
ップ・スタックを画定する工程と、（ｃ）上記マルチチ
ップ・スタックの上記側面上に、複数の半導体装置のチ
ップから各入出力ノードへ電気的に接続する導電性パタ
ーンを形成し、少なくとも上記入出力ノードの一部が共
通入出力ノードとして上記導電性パターンにより電気的
に接続されるようにする工程と、（ｄ）上記静電放電抑
制回路の少なくとも一部の、上記共通入出力ノードの一
部を形成する各入出力ノードへの電気的接続を開放する
工程とを含む、静電放電から保護された入出力ノードを
有するマルチチップ半導体スタックの製造方法。

【図面の簡単な説明】

【図１】本発明によるマルチチップ半導体構造に使用す
るメモリ・アレイ・チップの一実施例を示す平面図であ
る。

【図２】図１の複数のメモリ・アレイ・チップを含むマ
ルチチップ半導体構造を示す斜視図である。

【図３】本発明によるマルチチップ半導体構造に使用す
るメモリ・アレイ・チップの他の実施例を示す図であ
る。

【図４】図３の複数のメモリ・アレイ・チップを含むマ
ルチチップ半導体構造を示す斜視図である。

【図５】代表的なマイクロプロセッサ・チップの機能を
示すブロック線図である。

【図６】メモリ・アレイ・チップ、マイクロプロセッサ
機能チップ、および特殊用途向け集積回路（ＡＳＩＣ）
チップを備えるマルチチップ半導体構造を示す部分斜視
図である。

【図７】本発明による保護回路を選択的に使用するマル
チチップ半導体構造を示す部分斜視図である。

【図８】図７のチップｋ−１ないしｋ＋２を組み込んだ
共通入出力ノード上の容量性負荷を示す略図である。

【図９】本発明による電気的に「取り外し可能な」保護
回路を使用したマルチチップ半導体構造を示す部分斜視
図である。

【図１０】本発明による電気的に「取り外し可能な」保
護回路を使用したマルチチップ半導体構造の他の実施例
を示す部分斜視図である。

【図１１】保護非選択ノードを介して制御可能なスイッ
チを使用した選択可能な入出力保護回路を有する集積回
路を示す略図である。

【図１２】保護非選択ノードを介して制御可能なパス・
ゲート・スイッチを使用した選択可能な入出力保護回路
を有する集積回路を示す略図である。

【図１３】図１２の集積回路チップの一実施例を示す部
分構造、部分回路図である。

【図１４】電気的に接続されたｎ個のチップを有する、
マルチチップ半導体構造の共通入出力ノードを示す略図
である。

【図１５】電気的に接続されたｎ個のチップを有し、回
路が共通の入出力ノードから分離されるように、ｍ個の
チップの保護回路への回路の接続が解放された、マルチ
チップ半導体構造の共通入出力ノードを示す略図であ
る。

【図１６】電気的に接続された単一の集積回路を有する
入出力ノードを示す略図である。

【図１７】複数の保護回路が、たとえばマルチチップ構
造中の他のチップからノードに電気的に接続されて、上
記ノードにおける保護を強化する、図１６の単一チップ
の入出力ノードを示す略図である。

【図１８】複数のメモリ・モジュールを有するシングル
・インライン・メモリ・モジュール（ＳＩＭＭ）カード
を示す図である。

【図１９】複数のメモリ・モジュールおよび特定用途向
け集積回路（ＡＳＩＣ）モジュールを有するＳＩＭＭカ
ードを示す図である。

【符号の説明】

１０ メモリ・アレイ・チップ １２ メモリ・アレイ １４ ワード・デコーダ １６ ドライバ １８ 縁部表面 ２０ マルチチップ半導体スタック ２２ エンドキャップ・チップ ２４ 側面 ３０ メモリ・アレイ・チップ ３１ マイクロプロセッサ・チップ ３２ メモリ・アレイ ３３ チップ ３３' チップ ３４ ワード・デコーダ ３５ チップ ３５' チップ ３６ ドライバ ３８ トレンチ ３９ ＤＲＡＭアレイ ４０ マルチチップ半導体スタック ４２ エンドキャップ・チップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール・エヴァンス・ベークマン・ジュニ ア アメリカ合衆国05403 バーモント州サウ ス・バーリントン ベドフォード・グリー ン ３

Claims (35)

【特許請求の範囲】
1. 【請求項１】少なくとも部分的に第１の所定の回路機能
   を与える第１の回路を有する第１の半導体装置のチップ
   と、上記第１の半導体装置のチップに電気的、機械的に
   結合され、上記第１の半導体装置のチップの第１の回路
   に少なくとも部分的に回路機能を与える第２の回路を有
   する第２の半導体装置のチップを具備する、 マルチチップ半導体構造。
2. 【請求項２】さらに複数の半導体装置のチップを具備
   し、上記複数の半導体装置のチップの各半導体装置のチ
   ップが少なくとも部分的に第１の所定の回路機能を与え
   る第１の回路を有し、上記第２の半導体装置のチップが
   第１の半導体装置のチップに電気的、機械的に結合さ
   れ、上記第１の半導体装置のチップの第２の回路に少な
   くとも部分的に回路機能を与えることを特徴とする、請
   求項１に記載の構造。
3. 【請求項３】上記第１の半導体装置のチップおよび上記
   複数の半導体装置のそれぞれが、メモリ・アレイ・チッ
   プを備えることを特徴とする、請求項２に記載の構造。
4. 【請求項４】上記第１の半導体装置のチップ、上記第２
   の半導体装置のチップ、および上記複数の半導体装置の
   チップが、それぞれ平坦な主表面を有し、各チップが、
   その平坦な主表面が平行になり、隣接するチップの平坦
   な主表面に構造的に結合されるように積層され、これに
   より側面および端面を有するモノリシック・マルチチッ
   プ・スタックを画定し、上記マルチチップ半導体構造が
   さらに、上記第２の半導体装置のチップを上記第１の半
   導体装置のチップおよび上記複数の半導体装置のチップ
   に電気的に接続するための導電性の配線を上記マルチチ
   ップ・スタックの上記側面に有することを特徴とする、
   請求項３に記載の構造。
5. 【請求項５】上記第２の回路が、上記第１の半導体装置
   のチップの上記第１の回路に、入出力機能を与えること
   を特徴とする、請求項１に記載の構造。
6. 【請求項６】上記第２の回路が、上記第１の半導体装置
   のチップの上記第１の回路に入出力機能を与え、上記第
   １の半導体装置のチップがメモリ・チップを備え、上記
   第２の半導体装置のチップが論理チップを備えることを
   特徴とする、請求項５に記載の構造。
7. 【請求項７】上記第１の半導体装置のチップがメモリ・
   アレイ・チップを備え、上記第２の半導体装置のチップ
   が論理チップを備え、上記論理チップの第２の回路が上
   記メモリ・アレイ・チップに行アドレス・ストローブ／
   列アドレス・ストローブ（ＲＡＳ／ＣＡＳ）機能、メモ
   リ読み書き制御機能、リフレッシュ制御機能、オフチッ
   プ・ドライバ機能、および静電放電保護機能のうち、少
   なくとも一つを与えることを特徴とする、請求項５に記
   載の構造。
8. 【請求項８】上記メモリ・アレイ・チップが、メモリ・
   アレイおよびアレイ・アクセス回路のみを含み、上記ア
   レイ・アクセス回路が、メモリ・アレイ用のワード線デ
   コーダ、ビット・スイッチ、センス・アンプ、およびド
   ライバを備えることを特徴とする、請求項７に記載の構
   造。
9. 【請求項９】上記ワード線デコーダが、上記メモリ・ア
   レイと交差し、上記ビット・スイッチ、センス・アン
   プ、およびドライバが、上記メモリ・アレイの縁部に沿
   って配設されていることを特徴とする、請求項８に記載
   の構造。
10. 【請求項１０】上記ワード線デコーダ、ビット・スイッ
    チ、センス・アンプ、およびドライバが、上記メモリ・
    アレイと交差することを特徴とする、請求項８に記載の
    構造。
11. 【請求項１１】それぞれが平行な主表面を有し、各メモ
    リ・アレイ・チップの平坦な主表面が平行で、かつ隣接
    するメモリ・アレイ・チップの平坦な主表面に構造的に
    結合されるように積層され、これにより側面および端面
    を有するマルチチップ・スタックを画定する複数のメモ
    リ・アレイ・チップと、 上記マルチチップ・スタックの上記端面に置かれ、上記
    複数のメモリ・アレイ・チップの各メモリ・アレイ・チ
    ップに電気的に結合され、上記複数のメモリ・アレイ・
    チップの各メモリ・アレイ・チップの動作に必要で、上
    記マルチチップ半導体構造と分離されると上記複数のメ
    モリ・アレイ・チップが非機能性となるような周辺回路
    を有する論理チップとを具備する、 マルチチップ半導体構造。
12. 【請求項１２】上記マルチチップ・スタックの上記側面
    に、上記論理チップと上記複数のメモリ・アレイ・チッ
    プを電気的に相互接続するための導電性配線をさらに有
    し、上記メモリ・アレイ・チップが、メモリ・アレイお
    よびアレイ・アクセス回路のみを備え、上記アレイ・ア
    クセス回路が、メモリ・アレイ用のワード線デコーダ、
    ビット・スイッチ、センス・アンプ、およびドライバを
    備え、各メモリ・アレイ・チップの上記メモリ・アクセ
    ス回路の少なくとも一部が、上記メモリ・アレイ・チッ
    プの縁部表面に沿って置かれ、かつ上記複数のメモリ・
    アレイ・チップの上記縁部表面が、上記マルチチップ・
    スタックの上記側面を形成するように位置合わせされて
    いることを特徴とする、請求項１１に記載の構造。
13. 【請求項１３】各メモリ・アレイ・チップ内で、上記メ
    モリ・アクセス回路の上記ワード線のみが上記メモリ・
    アレイに交差することを特徴とする、請求項１２に記載
    の構造。
14. 【請求項１４】各メモリ・アレイ・チップ内で、上記ア
    レイ・アクセス回路のメモリ・アレイの上記ワード・デ
    コーダ、ビット・スイッチ、センス・アンプ、およびド
    ライバが上記メモリ・アレイに交差することを特徴とす
    る、請求項１２に記載の構造。
15. 【請求項１５】上記周辺回路機能が、行アドレス・スト
    ローブ／列アドレス・ストローブ（ＲＡＳ／ＣＡＳ）機
    能、メモリ読み書き制御機能、リフレッシュ制御機能、
    オフチップ・ドライバ機能、および静電放電保護機能の
    うち、少なくとも一つを含むことを特徴とする、請求項
    １１に記載の構造。
16. 【請求項１６】第１の入出力ノードを有し、かつ上記第
    １の入出力ノードに電気的に接続された第１の入出力回
    路を有する第１の半導体装置のチップと、第２の入出力
    ノードを有する第２の半導体装置のチップと、 上記第１の入出力ノードと上記第２の入出力ノードとを
    電気的に相互接続して、共通の入出力ノードを規定する
    導体を具備し、 上記第１の入出力ノード回路要素と上記第１の半導体装
    置のチップの第１の入出力ノードとの電気的接続が、上
    記第１の入出力ノード回路要素が上記共通入出力ノード
    に接続されないように開路になっている、 マルチチップ構造。
17. 【請求項１７】上記第１の入出力回路要素と上記第１の
    半導体装置のチップの第１の入出力ノードとの電気的接
    続がヒューズによって行われ、上記ヒューズが、上記第
    １の入出力回路要素が上記共通入出力ノードに接続しな
    いように開放されることを特徴とする、請求項１６に記
    載の構造。
18. 【請求項１８】上記ヒューズが上記第１の半導体装置の
    チップ内に配設されることを特徴とする、請求項１７に
    記載の構造。
19. 【請求項１９】上記第１の半導体装置のチップと上記第
    ２の半導体装置のチップが、上記第１の半導体装置のチ
    ップの平坦な主表面が上記第２の平坦な主表面と平行
    で、かつ構造的に結合するように積層され、これにより
    側面を有するマルチチップ・スタックが画定され、上記
    ヒューズが上記マルチチップ・スタックの上記側面から
    電気的にプログラミング可能であることを特徴とする、
    請求項１６に記載の構造。
20. 【請求項２０】上記ヒューズが、上記マルチチップ・ス
    タックの上記側面に置かれたことを特徴とする、請求項
    １９に記載の構造。
21. 【請求項２１】上記第１の入出力回路要素が第１の静電
    放電抑制回路を備え、上記第２の半導体装置のチップ
    が、上記第２の入出力ノードに電気的に接続された第２
    の静電放電抑制回路を有し、上記第２の静電放電抑制回
    路と上記半導体装置のチップの上記第２の入出力ノード
    との電気的接続が、上記第２の静電放電抑制回路を上記
    共通入出力ノードに接続するものであることを特徴とす
    る、請求項１６に記載の構造。
22. 【請求項２２】第１の入出力ノードと第１の入出力回路
    要素を有する第１の半導体装置のチップと、 上記第１の入出力回路要素と上記第１の入出力ノードと
    を電気的に結合する第１の手段と、 第２の入出力ノードを有する第２の半導体装置のチップ
    と、 上記第１の入出力ノードと上記第２の入出力ノードとを
    電気的に相互接続して共通の入出力接続を規定する導体
    とを具備し、上記第１の半導体装置のチップの上記第１
    の入出力回路要素を、上記第１の手段を介して上記共通
    の入出力接続に選択的に電気的に結合することができる
    ことを特徴とする、 マルチチップ構造。
23. 【請求項２３】上記第２の半導体装置のチップが、第２
    の入出力回路要素を含み、上記マルチチップ構造がさら
    に、上記第２の入出力回路要素を上記第２の入出力ノー
    ドに選択的に電気的に接続して、これにより上記共通の
    入出力接続に選択的に電気的に結合することを特徴とす
    る、請求項２２に記載の構造。
24. 【請求項２４】上記第１の手段が、上記第１の入出力回
    路要素と上記第１の入出力ノードとを電気的に結合する
    パス・ゲートを備えることを特徴とする、請求項２２に
    記載の構造。
25. 【請求項２５】上記第１の入出力回路要素が、静電放電
    抑制回路を備えることを特徴とする、請求項２４に記載
    の構造。
26. 【請求項２６】上記パス・ゲートが、固有の入出力ノー
    ドを介して電気的に活動化され、上記構造がさらに、上
    記固有の入出力ノードに電気的に接続された補助的な静
    電放電抑制回路を具備することを特徴とする、請求項２
    ５に記載の構造。
27. 【請求項２７】上記マルチチップ構造がマルチチップ・
    モジュールを具備し、上記マルチチップ・モジュールが
    印刷回路カードを有し、上記共通入出力接続が上記印刷
    回路カードの入出力接続を行い、これにより上記第１の
    半導体装置のチップを上記印刷回路カードに装着した後
    に、上記第１の入出力回路要素が上記共通の入出力接続
    から電気的に解結合されることを特徴とする、請求項２
    ２に記載の構造。
28. 【請求項２８】上記第１の入出力回路要素が、第１の静
    電放電抑制回路を備えることを特徴とする、請求項２７
    に記載の構造。
29. 【請求項２９】上記構造がさらに、上記印刷回路カード
    に装着された特定用途向け集積回路（ＡＳＩＣ）モジュ
    ールを具備し、上記ＡＳＩＣモジュールが第２の静電放
    電抑制回路を有し、上記構造がさらに、上記共通入出力
    ノードにおける静電放電抑制能力を補助するために、上
    記第２の静電放電抑制回路を上記共通の入出力接続に選
    択的に電気的に結合する電気的スイッチを具備すること
    を特徴とする、請求項２８に記載の構造。
30. 【請求項３０】入出力ノードを有する集積回路チップ
    と、 上記集積回路チップに含まれる第１の静電放電（ＥＳ
    Ｄ）抑制回路と、 上記集積回路チップ内に置かれた、上記第１の入出力ノ
    ードと上記第１の静電放電抑制回路とを電気的に結合す
    るためのスイッチとを具備し、上記スイッチが選択的に
    電気的に起動されて、上記第１の入出力ノードで発生す
    る静電放電現象から保護するために、上記第１の静電放
    電抑制回路を上記第１の入出力ノードに電気的に接続す
    ることを特徴とする、 半導体構造。
31. 【請求項３１】上記スイッチが、上記第１の静電放電抑
    制回路を上記第１の入出力ノードに電気的に接続するパ
    ス・ゲートを有することを特徴とする、請求項３０に記
    載の半導体構造。
32. 【請求項３２】上記集積回路チップがさらに、上記第１
    の静電放電抑制回路と上記第１の入出力ノードとを相互
    接続する上記パス・ゲートのコントロール・ゲートに電
    気的に接続されたＥＳＤ保護選択ノードを有することを
    特徴とする、請求項３１に記載の半導体構造。
33. 【請求項３３】上記半導体構造がさらに、上記ＥＳＤ選
    択ノードに電気的に接続された、静電放電現象発生時に
    上記ＥＳＤ選択ノードを保護するための第２の静電放電
    抑制回路を有することを特徴とする、請求項３２に記載
    の半導体構造。
34. 【請求項３４】入出力ノードを有する第１の集積回路チ
    ップと、 静電放電（ＥＳＤ）抑制回路を有する第２の集積回路チ
    ップと、 上記第１の集積回路チップと上記第２の集積回路チップ
    を装着するための印刷回路カードと、 上記第２の集積回路チップのＥＳＤ抑制回路を、上記第
    １の集積回路チップの上記第１の入出力ノードに電気的
    に結合する手段とを具備する、 半導体構造。
35. 【請求項３５】（ａ）入出力ノードに接続された集積回
    路と、上記入出力ノードへの電気的接続を有するように
    設計された静電放電抑制回路とをそれぞれ具備する複数
    の半導体装置のチップを形成する工程と、（ｂ）上記複
    数の半導体装置のチップの各半導体装置のチップの平坦
    な主表面が、隣接する半導体装置のチップの平坦な主表
    面と平行で、かつ構造的に結合されるように、上記複数
    の集積回路チップを積層し、これにより側面を有するマ
    ルチチップ・スタックを画定する工程と、（ｃ）上記マ
    ルチチップ・スタックの上記側面上に、複数の半導体装
    置のチップから各入出力ノードへ電気的に接続する導電
    性パターンを形成し、少なくとも上記入出力ノードの一
    部が共通入出力ノードとして上記導電性パターンにより
    電気的に接続されるようにする工程と、（ｄ）上記静電
    放電抑制回路の少なくとも一部の、上記共通入出力ノー
    ドの一部を形成する各入出力ノードへの電気的接続を開
    放する工程とを含む、 静電放電から保護された入出力ノードを有するマルチチ
    ップ半導体スタックの製造方法。