JP2001274329A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
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- H03K—PULSE TECHNIQUE
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- H03K3/037—Bistable circuits
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- General Physics & Mathematics (AREA)
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 回路規模の増大を抑えつつ、伝搬遅延時間の
モニタリングと機能テストとをともに実現する半導体集
積回路装置を得ること。 【解決手段】 通常動作用信号Ｄと回路診断用入力信号
ＳＩとを第１のモード切り替え用入力信号ＳＭＣに応じ
て選択するセレクタ部１１と、セレクタ部１１において
選択された通常動作用信号Ｄおよび回路診断用入力信号
ＳＩのいずれか一方の信号（以下、伝送信号）に対し、
クロック信号Ｔに応じて保持または伝送のいずれか一方
を実行するスキャンテスト・モードと、上記伝送信号を
クロック信号Ｔの状態とは無関係に伝送するＬｏｎｇ
Ｄｅｌａｙ Ｐａｔｈ機能・モードと、を第２のモード
切り替え用入力信号ＬＤＰに応じて選択して実行する第
１のラッチ部１２および第２のラッチ部１３と、を備え
る。
モニタリングと機能テストとをともに実現する半導体集
積回路装置を得ること。 【解決手段】 通常動作用信号Ｄと回路診断用入力信号
ＳＩとを第１のモード切り替え用入力信号ＳＭＣに応じ
て選択するセレクタ部１１と、セレクタ部１１において
選択された通常動作用信号Ｄおよび回路診断用入力信号
ＳＩのいずれか一方の信号（以下、伝送信号）に対し、
クロック信号Ｔに応じて保持または伝送のいずれか一方
を実行するスキャンテスト・モードと、上記伝送信号を
クロック信号Ｔの状態とは無関係に伝送するＬｏｎｇ
Ｄｅｌａｙ Ｐａｔｈ機能・モードと、を第２のモード
切り替え用入力信号ＬＤＰに応じて選択して実行する第
１のラッチ部１２および第２のラッチ部１３と、を備え
る。
Description
【０００１】
【発明の属する技術分野】この発明は、設計規格通りの
所望の回路性能を満足しているか否か等のウエハプロセ
ス製造状態のテストを容易化する設計が施された半導体
集積回路装置に関するものである。
所望の回路性能を満足しているか否か等のウエハプロセ
ス製造状態のテストを容易化する設計が施された半導体
集積回路装置に関するものである。
【０００２】
【従来の技術】通常、半導体集積回路装置は、動作の信
頼性向上のためにも、所望の回路性能を満足しているか
否か等のウエハプロセス製造状態のテストが必要であ
る。このテストを実現する方法としては、一般に、ゲー
ト回路群（Ｌｏｎｇ ＤｅｌａｙＰａｔｈ）を付加する
方法と、いわゆるテスト容易化設計に基づいて構成され
るスキャンパス群を付加する方法とが知られている。
頼性向上のためにも、所望の回路性能を満足しているか
否か等のウエハプロセス製造状態のテストが必要であ
る。このテストを実現する方法としては、一般に、ゲー
ト回路群（Ｌｏｎｇ ＤｅｌａｙＰａｔｈ）を付加する
方法と、いわゆるテスト容易化設計に基づいて構成され
るスキャンパス群を付加する方法とが知られている。
【０００３】図４は、上記したゲート回路群の回路構成
を示す図である。図４に示すように、ゲート回路群は、
入力バッファ部と出力バッファ部との間に、ＡＮＤゲー
トやＯＲゲート等の論理ゲートを直列に数百段接続する
ことで構成される。また、このゲート回路群は、半導体
集積回路装置内において、本来の機能を実現する回路と
は独立して動作するような位置に配置される。このゲー
ト回路群を用いたテストでは、まず、その入力端子（Ｉ
Ｎ）に所望の信号を入力し、入力した信号が出力端子
（ＯＵＴ）から出力されるまでの伝搬遅延時間をモニタ
リングすることで回路診断をおこなう。
を示す図である。図４に示すように、ゲート回路群は、
入力バッファ部と出力バッファ部との間に、ＡＮＤゲー
トやＯＲゲート等の論理ゲートを直列に数百段接続する
ことで構成される。また、このゲート回路群は、半導体
集積回路装置内において、本来の機能を実現する回路と
は独立して動作するような位置に配置される。このゲー
ト回路群を用いたテストでは、まず、その入力端子（Ｉ
Ｎ）に所望の信号を入力し、入力した信号が出力端子
（ＯＵＴ）から出力されるまでの伝搬遅延時間をモニタ
リングすることで回路診断をおこなう。
【０００４】これは、同一の半導体集積回路装置上、す
なわち同一ウエハ上で形成された論理ゲート（半導体素
子）は、ほぼ同一の特性を有し、ゲート回路群の回路診
断が、本来の機能を実現する論理回路の診断に等価でき
ることに基づいている。
なわち同一ウエハ上で形成された論理ゲート（半導体素
子）は、ほぼ同一の特性を有し、ゲート回路群の回路診
断が、本来の機能を実現する論理回路の診断に等価でき
ることに基づいている。
【０００５】他方、スキャンパス群を構成する回路は、
半導体集積回路装置内において、本来の機能を実現する
論理回路中に組み込まれるように設計され、所定のスキ
ャン信号の入力に対する論理回路の出力結果を検証する
ことで、回路性能の診断をおこなう（以下、スキャンテ
ストと称する）。スキャンパス群を構成する回路の代表
例としては、スキャン・フリップ・フロップ回路を多段
接続したものが知られている。
半導体集積回路装置内において、本来の機能を実現する
論理回路中に組み込まれるように設計され、所定のスキ
ャン信号の入力に対する論理回路の出力結果を検証する
ことで、回路性能の診断をおこなう（以下、スキャンテ
ストと称する）。スキャンパス群を構成する回路の代表
例としては、スキャン・フリップ・フロップ回路を多段
接続したものが知られている。
【０００６】一般に、スキャンパス群が組み込まれるよ
うに設計された半導体集積回路装置、すなわちスキャン
設計された半導体集積回路装置には、本来の機能を実現
する順序回路または組み合わせ回路（以下、これら回路
を組み合わせ回路と総称する）の入力前段および出力後
段において、通常動作時に入力される通常動作用入力信
号またはテストをおこなうための回路診断用入力信号を
入力するまたは出力する複数のスキャン・フリップ・フ
ロップが配置されている。
うに設計された半導体集積回路装置、すなわちスキャン
設計された半導体集積回路装置には、本来の機能を実現
する順序回路または組み合わせ回路（以下、これら回路
を組み合わせ回路と総称する）の入力前段および出力後
段において、通常動作時に入力される通常動作用入力信
号またはテストをおこなうための回路診断用入力信号を
入力するまたは出力する複数のスキャン・フリップ・フ
ロップが配置されている。
【０００７】上記入力前段において配置される複数のス
キャン・フリップ・フロップ（以下、フリップフロップ
前段部と称する）は、通常モードが選択されている場合
に、外部から入力された複数の通常の信号が上記組み合
わせ回路に並列に入力されるように、かつ、テストモー
ドが選択されている場合に、回路診断用入力信号が直列
に伝達されるように構成されている。
キャン・フリップ・フロップ（以下、フリップフロップ
前段部と称する）は、通常モードが選択されている場合
に、外部から入力された複数の通常の信号が上記組み合
わせ回路に並列に入力されるように、かつ、テストモー
ドが選択されている場合に、回路診断用入力信号が直列
に伝達されるように構成されている。
【０００８】同様に、上記出力後段において配置される
複数のスキャン・フリップ・フロップ（以下、フリップ
・フロップ後段部と称する）は、通常動作モードが選択
されている場合に、上記組み合わせ回路から出力された
複数の信号が並列に入力されるように、かつ、テストモ
ードが選択されている場合に、上記フリップ・フロップ
前段部において直列に伝達された回路診断用入力信号が
引き続き直列に伝達されるように構成されている。
複数のスキャン・フリップ・フロップ（以下、フリップ
・フロップ後段部と称する）は、通常動作モードが選択
されている場合に、上記組み合わせ回路から出力された
複数の信号が並列に入力されるように、かつ、テストモ
ードが選択されている場合に、上記フリップ・フロップ
前段部において直列に伝達された回路診断用入力信号が
引き続き直列に伝達されるように構成されている。
【０００９】よって、スキャンパス群は、通常動作モー
ド時においては、組み合わせ回路本来の入出力動作が実
行され、テストモード時においては、回路診断用入力信
号の入力に対して得られる組み合わせ回路の出力を、フ
リップ・フロップ後段部の所定のスキャン・フリップ・
フロップから外部へと順次取り出すことができ、その結
果に基づいて組み合わせ回路の回路診断をおこなうこと
ができる。
ド時においては、組み合わせ回路本来の入出力動作が実
行され、テストモード時においては、回路診断用入力信
号の入力に対して得られる組み合わせ回路の出力を、フ
リップ・フロップ後段部の所定のスキャン・フリップ・
フロップから外部へと順次取り出すことができ、その結
果に基づいて組み合わせ回路の回路診断をおこなうこと
ができる。
【００１０】図５は、上記したスキャン・フリップ・フ
ロップの回路構成を示す図である。図５に示すスキャン
・フリップ・フロップは、セレクタ部１０１と、第１の
ラッチ部１０２と、第２のラッチ部１０３と、クロック
信号Ｔを反転して出力するインバータＧ１０と、から構
成されている。セレクタ部１０１は、通常動作用入力信
号Ｄと回路診断用入力信号ＳＩとを、モード切り替え用
入力信号ＳＭＣに応じて選択出力する回路である。
ロップの回路構成を示す図である。図５に示すスキャン
・フリップ・フロップは、セレクタ部１０１と、第１の
ラッチ部１０２と、第２のラッチ部１０３と、クロック
信号Ｔを反転して出力するインバータＧ１０と、から構
成されている。セレクタ部１０１は、通常動作用入力信
号Ｄと回路診断用入力信号ＳＩとを、モード切り替え用
入力信号ＳＭＣに応じて選択出力する回路である。
【００１１】このセレクタ部１０１は、モード切り替え
入力信号ＳＭＣを反転して出力するインバータＧ１１１
と、モード切り替え入力信号ＳＭＣを制御端子（ゲー
ト）に入力するとともに、接点端子の一方（ソースまた
はドレイン）に通常動作用入力信号Ｄを入力するＮチャ
ネル・トランスミッション・ゲートＮ１１１と、インバ
ータＧ１１１の出力信号を制御端子（ゲート）に入力す
るとともに、接点端子の一方（ソースまたはドレイン）
に回路診断用入力信号ＳＩを入力するＮチャネル・トラ
ンスミッション・ゲートＮ１１２と、から構成されてい
る。そして、Ｎチャネル・トランスミッション・ゲート
Ｎ１１１およびＮ１１２の接点端子の他方（ドレインま
たはソース）は互いに接続され、その接続点から、回路
診断用入力信号ＳＩまたは通常動作用入力信号Ｄが選択
的に出力される。
入力信号ＳＭＣを反転して出力するインバータＧ１１１
と、モード切り替え入力信号ＳＭＣを制御端子（ゲー
ト）に入力するとともに、接点端子の一方（ソースまた
はドレイン）に通常動作用入力信号Ｄを入力するＮチャ
ネル・トランスミッション・ゲートＮ１１１と、インバ
ータＧ１１１の出力信号を制御端子（ゲート）に入力す
るとともに、接点端子の一方（ソースまたはドレイン）
に回路診断用入力信号ＳＩを入力するＮチャネル・トラ
ンスミッション・ゲートＮ１１２と、から構成されてい
る。そして、Ｎチャネル・トランスミッション・ゲート
Ｎ１１１およびＮ１１２の接点端子の他方（ドレインま
たはソース）は互いに接続され、その接続点から、回路
診断用入力信号ＳＩまたは通常動作用入力信号Ｄが選択
的に出力される。
【００１２】また、第１のラッチ部１０２は、セレクタ
部１０１により選択された通常動作用入力信号Ｄまたは
回路診断用入力信号ＳＩを入力し、入力した信号の保持
と次段の第２のラッチ部１０３への伝達とを、クロック
信号Ｔに応じておこなう回路である。
部１０１により選択された通常動作用入力信号Ｄまたは
回路診断用入力信号ＳＩを入力し、入力した信号の保持
と次段の第２のラッチ部１０３への伝達とを、クロック
信号Ｔに応じておこなう回路である。
【００１３】この第１のラッチ部１０２は、クロック信
号Ｔを制御端子（ゲート）に入力するとともに、接点端
子の一方（ソースまたはドレイン）を第１のラッチ部１
０２の入力端子としてセレクタ部１０１の出力端子に接
続するＮチャネル・トランスミッション・ゲートＮ１２
１と、インバータＧ１０の出力信号を制御端子（ゲー
ト）に入力するとともに、接点端子の一方（ソースまた
はドレイン）にトランスミッション・ゲートＮ１２１の
接点端子の他方（ドレインまたはソース）を接続するＮ
チャネル・トランスミッション・ゲートＮ１２２と、入
力端子をトランスミッション・ゲートＮ１２１の接点端
子の他方（ドレインまたはソース）に接続するととも
に、出力端子を第１のラッチ部１０２の出力端子とする
インバータＧ１２１と、入力端子をインバータＧ１２１
の出力端子に接続するとともに、出力端子をトランスミ
ッション・ゲートＮ１２２の接点端子の他方（ドレイン
またはソース）に接続するインバータＧ１２２と、から
構成される。
号Ｔを制御端子（ゲート）に入力するとともに、接点端
子の一方（ソースまたはドレイン）を第１のラッチ部１
０２の入力端子としてセレクタ部１０１の出力端子に接
続するＮチャネル・トランスミッション・ゲートＮ１２
１と、インバータＧ１０の出力信号を制御端子（ゲー
ト）に入力するとともに、接点端子の一方（ソースまた
はドレイン）にトランスミッション・ゲートＮ１２１の
接点端子の他方（ドレインまたはソース）を接続するＮ
チャネル・トランスミッション・ゲートＮ１２２と、入
力端子をトランスミッション・ゲートＮ１２１の接点端
子の他方（ドレインまたはソース）に接続するととも
に、出力端子を第１のラッチ部１０２の出力端子とする
インバータＧ１２１と、入力端子をインバータＧ１２１
の出力端子に接続するとともに、出力端子をトランスミ
ッション・ゲートＮ１２２の接点端子の他方（ドレイン
またはソース）に接続するインバータＧ１２２と、から
構成される。
【００１４】また、第２のラッチ部１０３は、クロック
信号Ｔに応じて、第１のラッチ部１０２から出力された
信号の保持と出力とをおこなう回路である。この第２の
ラッチ部１０３は、インバータＧ１０の出力信号を制御
端子（ゲート）に入力するとともに、接点端子の一方
（ソースまたはドレイン）を第２のラッチ部１０３の入
力端子として第１のラッチ部１０２の出力端子に接続す
るＮチャネル・トランスミッション・ゲートＮ１３１
と、制御端子（ゲート）にクロック信号Ｔを入力すると
ともに、接点端子の一方（ソースまたはドレイン）にト
ランスミッション・ゲートＮ１３１の接点端子の他方
（ドレインまたはソース）を接続するＮチャネル・トラ
ンスミッション・ゲートＮ１３２と、入力端子をトラン
スミッション・ゲートＮ１３１の接点端子の他方（ドレ
インまたはソース）と接続するとともに、出力端子を第
２のラッチ部１０３の出力端子（すなわち、このスキャ
ン・フリップ・フロップの出力信号Ｑを出力する端子）
とするインバータＧ１３１と、入力端子をインバータＧ
１３１の出力端子に接続するとともに、出力端子をトラ
ンスミッション・ゲートＮ１３２の接点端子の他方（ド
レインまたはソース）に接続するインバータＧ１３２
と、から構成される。
信号Ｔに応じて、第１のラッチ部１０２から出力された
信号の保持と出力とをおこなう回路である。この第２の
ラッチ部１０３は、インバータＧ１０の出力信号を制御
端子（ゲート）に入力するとともに、接点端子の一方
（ソースまたはドレイン）を第２のラッチ部１０３の入
力端子として第１のラッチ部１０２の出力端子に接続す
るＮチャネル・トランスミッション・ゲートＮ１３１
と、制御端子（ゲート）にクロック信号Ｔを入力すると
ともに、接点端子の一方（ソースまたはドレイン）にト
ランスミッション・ゲートＮ１３１の接点端子の他方
（ドレインまたはソース）を接続するＮチャネル・トラ
ンスミッション・ゲートＮ１３２と、入力端子をトラン
スミッション・ゲートＮ１３１の接点端子の他方（ドレ
インまたはソース）と接続するとともに、出力端子を第
２のラッチ部１０３の出力端子（すなわち、このスキャ
ン・フリップ・フロップの出力信号Ｑを出力する端子）
とするインバータＧ１３１と、入力端子をインバータＧ
１３１の出力端子に接続するとともに、出力端子をトラ
ンスミッション・ゲートＮ１３２の接点端子の他方（ド
レインまたはソース）に接続するインバータＧ１３２
と、から構成される。
【００１５】つぎに、このスキャン・フリップ・フロッ
プの動作について説明する。まず、モード切り替え用入
力信号ＳＭＣの論理レベルが“Ｌ”となることで、Ｎチ
ャネル・トランスミッション・ゲートＮ１１１はオフと
なり、Ｎチャネル・トランスミッション・ゲートＮ１１
２はオンとなる。これにより、セレクタ部１０１から
は、回路診断用入力信号ＳＩが選択されて出力される。
すなわち、論理レベル“Ｌ”のモード切り替え用入力信
号ＳＭＣの入力により、スキャン・フリップ・フロップ
は、テストモードとなる。
プの動作について説明する。まず、モード切り替え用入
力信号ＳＭＣの論理レベルが“Ｌ”となることで、Ｎチ
ャネル・トランスミッション・ゲートＮ１１１はオフと
なり、Ｎチャネル・トランスミッション・ゲートＮ１１
２はオンとなる。これにより、セレクタ部１０１から
は、回路診断用入力信号ＳＩが選択されて出力される。
すなわち、論理レベル“Ｌ”のモード切り替え用入力信
号ＳＭＣの入力により、スキャン・フリップ・フロップ
は、テストモードとなる。
【００１６】そして、クロック信号Ｔの論理レベルが
“Ｈ”の状態では、第１のラッチ部１０２において、Ｎ
チャネル・トランスミッション・ゲートＮ１２１はオン
となるため、セレクタ部１０１から出力された回路診断
用入力信号ＳＩは、Ｎチャネル・トランスミッション・
ゲートＮ１２１を介してインバータＧ１２１に入力され
る。同じ状態で、Ｎチャネル・トランスミッション・ゲ
ートＮ１２２は、制御端子に論理レベル“Ｈ”のクロッ
ク信号Ｔの反転信号“Ｌ”が入力されるためにオフとな
り、インバータＧ１２２の出力端子は開放状態となっ
て、その出力信号はインバータＧ１２１に入力されな
い。すなわち、第１のラッチ部１０２は、回路診断用入
力信号ＳＩを反転させた信号を次段の第２のラッチ部１
０３に伝達する。
“Ｈ”の状態では、第１のラッチ部１０２において、Ｎ
チャネル・トランスミッション・ゲートＮ１２１はオン
となるため、セレクタ部１０１から出力された回路診断
用入力信号ＳＩは、Ｎチャネル・トランスミッション・
ゲートＮ１２１を介してインバータＧ１２１に入力され
る。同じ状態で、Ｎチャネル・トランスミッション・ゲ
ートＮ１２２は、制御端子に論理レベル“Ｈ”のクロッ
ク信号Ｔの反転信号“Ｌ”が入力されるためにオフとな
り、インバータＧ１２２の出力端子は開放状態となっ
て、その出力信号はインバータＧ１２１に入力されな
い。すなわち、第１のラッチ部１０２は、回路診断用入
力信号ＳＩを反転させた信号を次段の第２のラッチ部１
０３に伝達する。
【００１７】また、同じくクロック信号Ｔの論理レベル
が“Ｈ”の状態で、第２のラッチ部１０３においては、
Ｎチャネル・トランスミッション・ゲートＮ１３１は、
制御端子に論理レベル“Ｈ”のクロック信号Ｔの反転信
号“Ｌ”が入力されてオフとなるために、第１のラッチ
部１０２から出力された信号は、インバータＧ１３１に
伝達されない。他方、同じ状態で、Ｎチャネル・トラン
スミッション・ゲートＮ１３２は、制御端子に論理レベ
ル“Ｈ”のクロック信号Ｔが入力されるためにオンとな
り、インバータＧ１３１から出力された信号は、インバ
ータＧ１３２を介して反転され、再度インバータＧ１３
１に入力される。
が“Ｈ”の状態で、第２のラッチ部１０３においては、
Ｎチャネル・トランスミッション・ゲートＮ１３１は、
制御端子に論理レベル“Ｈ”のクロック信号Ｔの反転信
号“Ｌ”が入力されてオフとなるために、第１のラッチ
部１０２から出力された信号は、インバータＧ１３１に
伝達されない。他方、同じ状態で、Ｎチャネル・トラン
スミッション・ゲートＮ１３２は、制御端子に論理レベ
ル“Ｈ”のクロック信号Ｔが入力されるためにオンとな
り、インバータＧ１３１から出力された信号は、インバ
ータＧ１３２を介して反転され、再度インバータＧ１３
１に入力される。
【００１８】すなわち、第２のラッチ部１０３は、クロ
ック信号Ｔの論理レベルが“Ｈ”の状態となる直前にお
いてインバータＧ１３１から出力されていた論理レベル
の信号を保持する。よって、この状態では、第２のラッ
チ部１０３のインバータＧ１３１およびＧ１３２によっ
て保持された論理レベルの信号が、出力信号Ｑとして出
力される。
ック信号Ｔの論理レベルが“Ｈ”の状態となる直前にお
いてインバータＧ１３１から出力されていた論理レベル
の信号を保持する。よって、この状態では、第２のラッ
チ部１０３のインバータＧ１３１およびＧ１３２によっ
て保持された論理レベルの信号が、出力信号Ｑとして出
力される。
【００１９】つづいて、クロック信号Ｔの論理レベルが
“Ｌ”の状態では、第１のラッチ部１０２において、Ｎ
チャネル・トランスミッション・ゲートＮ１２１はオフ
となるため、セレクタ部１０１から出力された回路診断
用入力信号ＳＩは、インバータＧ１２１に入力されな
い。他方、同じ状態で、Ｎチャネル・トランスミッショ
ン・ゲートＮ１２２は、制御端子に論理レベル“Ｌ”の
クロック信号Ｔの反転信号“Ｈ”が入力されるためにオ
ンとなり、インバータＧ１２１から出力された信号は、
インバータＧ１２２を介して反転され、再度インバータ
Ｇ１２１に入力される。すなわち、第１のラッチ部１０
２は、クロック信号Ｔの論理レベルが“Ｌ”の状態とな
る直前においてインバータＧ１２１から出力されていた
論理レベルの信号を保持する。
“Ｌ”の状態では、第１のラッチ部１０２において、Ｎ
チャネル・トランスミッション・ゲートＮ１２１はオフ
となるため、セレクタ部１０１から出力された回路診断
用入力信号ＳＩは、インバータＧ１２１に入力されな
い。他方、同じ状態で、Ｎチャネル・トランスミッショ
ン・ゲートＮ１２２は、制御端子に論理レベル“Ｌ”の
クロック信号Ｔの反転信号“Ｈ”が入力されるためにオ
ンとなり、インバータＧ１２１から出力された信号は、
インバータＧ１２２を介して反転され、再度インバータ
Ｇ１２１に入力される。すなわち、第１のラッチ部１０
２は、クロック信号Ｔの論理レベルが“Ｌ”の状態とな
る直前においてインバータＧ１２１から出力されていた
論理レベルの信号を保持する。
【００２０】また、同じくクロック信号Ｔの論理レベル
が“Ｌ”の状態で、第２のラッチ部１０３においては、
Ｎチャネル・トランスミッション・ゲートＮ１３１は、
制御端子に論理レベル“Ｌ”のクロック信号Ｔの反転信
号“Ｈ”が入力されてオンとなるために、第１のラッチ
部１０２から出力された信号、すなわち第１のラッチ部
１０２のインバータＧ１２１およびＧ１２２によって保
持された論理レベルの信号は、Ｎチャネル・トランスミ
ッション・ゲートＮ１３１を介してインバータＧ１３１
に入力される。
が“Ｌ”の状態で、第２のラッチ部１０３においては、
Ｎチャネル・トランスミッション・ゲートＮ１３１は、
制御端子に論理レベル“Ｌ”のクロック信号Ｔの反転信
号“Ｈ”が入力されてオンとなるために、第１のラッチ
部１０２から出力された信号、すなわち第１のラッチ部
１０２のインバータＧ１２１およびＧ１２２によって保
持された論理レベルの信号は、Ｎチャネル・トランスミ
ッション・ゲートＮ１３１を介してインバータＧ１３１
に入力される。
【００２１】そして、同じ状態で、Ｎチャネル・トラン
スミッション・ゲートＮ１３２は、制御端子に論理レベ
ル“Ｌ”のクロック信号Ｔが入力されてオフとなるため
に、インバータＧ１３２の出力端子は開放状態となっ
て、その出力信号はインバータＧ１３１に入力されな
い。すなわち、第２のラッチ部１０３は、第１のラッチ
部１０２から出力された信号を反転した信号をスキャン
・フリップ・フロップの出力信号Ｑとして出力する。
スミッション・ゲートＮ１３２は、制御端子に論理レベ
ル“Ｌ”のクロック信号Ｔが入力されてオフとなるため
に、インバータＧ１３２の出力端子は開放状態となっ
て、その出力信号はインバータＧ１３１に入力されな
い。すなわち、第２のラッチ部１０３は、第１のラッチ
部１０２から出力された信号を反転した信号をスキャン
・フリップ・フロップの出力信号Ｑとして出力する。
【００２２】以上の動作から、テストモードにおけるス
キャン・フリップ・フロップの動作においては、第１の
ラッチ部１０２は、クロック信号Ｔが論理レベル“Ｌ”
となった際に、その時点における回路診断用入力信号Ｓ
Ｉの反転信号をラッチして第２のラッチ部１０３に入力
し、第２のラッチ部１０３は、クロック信号Ｔが論理レ
ベル“Ｈ”となった際に、その時点における第１のラッ
チ部１０２から出力されていた信号の反転信号をラッチ
して出力する。したがって、スキャン・フリップ・フロ
ップは、結果的に、回路診断用入力信号ＳＩをクロック
信号Ｔの一周期分だけ遅延して出力する。
キャン・フリップ・フロップの動作においては、第１の
ラッチ部１０２は、クロック信号Ｔが論理レベル“Ｌ”
となった際に、その時点における回路診断用入力信号Ｓ
Ｉの反転信号をラッチして第２のラッチ部１０３に入力
し、第２のラッチ部１０３は、クロック信号Ｔが論理レ
ベル“Ｈ”となった際に、その時点における第１のラッ
チ部１０２から出力されていた信号の反転信号をラッチ
して出力する。したがって、スキャン・フリップ・フロ
ップは、結果的に、回路診断用入力信号ＳＩをクロック
信号Ｔの一周期分だけ遅延して出力する。
【００２３】つぎに、モード切り替え用入力信号ＳＭＣ
が論理レベル“Ｈ”となって、スキャン・フリップ・フ
ロップが通常動作モードとなる場合であるが、これは、
上述した説明において、回路診断用入力信号ＳＩに代わ
って通常動作用入力信号Ｄがセレクタ部１０１から出力
されるのみで、第１のラッチ部１０２および第２のラッ
チ部１０３の動作は同様である。よって、ここではその
説明を省略する。
が論理レベル“Ｈ”となって、スキャン・フリップ・フ
ロップが通常動作モードとなる場合であるが、これは、
上述した説明において、回路診断用入力信号ＳＩに代わ
って通常動作用入力信号Ｄがセレクタ部１０１から出力
されるのみで、第１のラッチ部１０２および第２のラッ
チ部１０３の動作は同様である。よって、ここではその
説明を省略する。
【００２４】以上に説明したように、従来の半導体集積
回路装置は、ゲート回路群の追加や、スキャン・フリッ
プ・フロップ等のスキャンパス群導入によるテスト容易
化設計により、回路性能の診断の容易化と動作の信頼性
向上を実現している。
回路装置は、ゲート回路群の追加や、スキャン・フリッ
プ・フロップ等のスキャンパス群導入によるテスト容易
化設計により、回路性能の診断の容易化と動作の信頼性
向上を実現している。
【００２５】
【発明が解決しようとする課題】しかしながら、上記し
たゲート回路群とスキャンパス群とは、上述したよう
に、そのテストの目的が異なっているため、論理ゲート
の伝搬遅延時間のモニタリングと組み合わせ回路のスキ
ャンテストをともにおこないたい場合には、半導体集積
回路装置に、それらを実現するための回路をそれぞれ別
途に組み入れるように設計する必要があった。
たゲート回路群とスキャンパス群とは、上述したよう
に、そのテストの目的が異なっているため、論理ゲート
の伝搬遅延時間のモニタリングと組み合わせ回路のスキ
ャンテストをともにおこないたい場合には、半導体集積
回路装置に、それらを実現するための回路をそれぞれ別
途に組み入れるように設計する必要があった。
【００２６】近年においては、半導体集積回路装置の高
機能化および高速化にともなって、その内部の組み合わ
せ回路やその他論理回路は複雑化する傾向にあるため、
上記したようなテストに必要な回路の付加は、回路規模
の増大を招き、また、テストを実施するために必要な電
極端子（パッド）の増加が避けられないという問題があ
った。
機能化および高速化にともなって、その内部の組み合わ
せ回路やその他論理回路は複雑化する傾向にあるため、
上記したようなテストに必要な回路の付加は、回路規模
の増大を招き、また、テストを実施するために必要な電
極端子（パッド）の増加が避けられないという問題があ
った。
【００２７】この発明は上記問題点を解決するためにな
されたもので、回路規模の増大を抑えつつ、伝搬遅延時
間のモニタリングと機能テストとをともに実現する半導
体集積回路装置を得ることを目的とする。
されたもので、回路規模の増大を抑えつつ、伝搬遅延時
間のモニタリングと機能テストとをともに実現する半導
体集積回路装置を得ることを目的とする。
【００２８】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、この発明にかかる半導体集積回路
装置にあっては、論理回路の回路性能を診断するための
テスト容易化設計によって構成された半導体集積回路装
置において、通常動作モード時に前記論理回路に入力さ
れる通常動作用信号と、テストモード時に前記論理回路
に入力される回路診断用入力信号と、を第１のモード切
り替え用入力信号に応じて選択するセレクタ回路と、前
記セレクタ回路において選択された通常動作用信号およ
び回路診断用入力信号のいずれか一方の信号（以下、伝
送信号）を入力して保持または伝送する論理ゲートを有
し、前記伝送信号に対し、クロック信号に応じて保持ま
たは伝送のいずれか一方を実行するスキャンテスト・モ
ードと、前記伝送信号を前記クロック信号の状態とは無
関係に伝送するＬｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能・
モードと、を第２のモード切り替え用入力信号に応じて
選択して実行するラッチ回路と、を備えたことを特徴と
する。
目的を達成するため、この発明にかかる半導体集積回路
装置にあっては、論理回路の回路性能を診断するための
テスト容易化設計によって構成された半導体集積回路装
置において、通常動作モード時に前記論理回路に入力さ
れる通常動作用信号と、テストモード時に前記論理回路
に入力される回路診断用入力信号と、を第１のモード切
り替え用入力信号に応じて選択するセレクタ回路と、前
記セレクタ回路において選択された通常動作用信号およ
び回路診断用入力信号のいずれか一方の信号（以下、伝
送信号）を入力して保持または伝送する論理ゲートを有
し、前記伝送信号に対し、クロック信号に応じて保持ま
たは伝送のいずれか一方を実行するスキャンテスト・モ
ードと、前記伝送信号を前記クロック信号の状態とは無
関係に伝送するＬｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能・
モードと、を第２のモード切り替え用入力信号に応じて
選択して実行するラッチ回路と、を備えたことを特徴と
する。
【００２９】この発明によれば、テスト容易化設計され
て構成されたラッチ回路が、スキャンテストのために保
持手段として機能するとともに、その構成要素である論
理ゲートを利用して、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ
機能をも果たすので、２種類の回路診断テストを一つの
ラッチ回路において選択的に実行することができる。
て構成されたラッチ回路が、スキャンテストのために保
持手段として機能するとともに、その構成要素である論
理ゲートを利用して、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ
機能をも果たすので、２種類の回路診断テストを一つの
ラッチ回路において選択的に実行することができる。
【００３０】つぎの発明にかかる半導体集積回路装置に
あっては、上記半導体集積回路装置において、前記ラッ
チ回路は、前記伝送信号の伝送または保持をおこなう論
理ゲート部と、前記第２のモード切り替え用入力信号が
前記スキャンテスト・モードを表わす場合に、前記伝送
信号を前記クロック信号に応じて伝送または遮断し、前
記第２のモード切り替え用入力信号が前記Ｌｏｎｇ Ｄ
ｅｌａｙ Ｐａｔｈ機能・モードを表わす場合に、前記
伝送信号を前記論理ゲート部に伝送する第１の制御部
と、前記論理ゲート部における前記伝送信号の伝送また
は保持を前記クロック信号に応じて選択制御する第２の
制御部と、を具備するラッチ手段を少なくとも一つ備え
たことを特徴とする。
あっては、上記半導体集積回路装置において、前記ラッ
チ回路は、前記伝送信号の伝送または保持をおこなう論
理ゲート部と、前記第２のモード切り替え用入力信号が
前記スキャンテスト・モードを表わす場合に、前記伝送
信号を前記クロック信号に応じて伝送または遮断し、前
記第２のモード切り替え用入力信号が前記Ｌｏｎｇ Ｄ
ｅｌａｙ Ｐａｔｈ機能・モードを表わす場合に、前記
伝送信号を前記論理ゲート部に伝送する第１の制御部
と、前記論理ゲート部における前記伝送信号の伝送また
は保持を前記クロック信号に応じて選択制御する第２の
制御部と、を具備するラッチ手段を少なくとも一つ備え
たことを特徴とする。
【００３１】この発明によれば、第１の制御部によっ
て、スキャンテストかＬｏｎｇ Ｄｅｌａｙ Ｐａｔｈ
機能の実行かを選択し、スキャンテストが選択された場
合に、論理ゲート部がスキャンテストのための保持手段
として機能して、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能
が選択された場合に、論理ゲート部の構成要素である論
理ゲートを利用して、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ
機能をも果たすので、２種類の回路診断テストを一つの
ラッチ回路において選択的に実行することができる。
て、スキャンテストかＬｏｎｇ Ｄｅｌａｙ Ｐａｔｈ
機能の実行かを選択し、スキャンテストが選択された場
合に、論理ゲート部がスキャンテストのための保持手段
として機能して、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能
が選択された場合に、論理ゲート部の構成要素である論
理ゲートを利用して、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ
機能をも果たすので、２種類の回路診断テストを一つの
ラッチ回路において選択的に実行することができる。
【００３２】つぎの発明にかかる半導体集積回路装置に
あっては、上記半導体集積回路装置において、前記第１
の制御部は、少なくとも一つの第１のトランスミッショ
ン・ゲートを有し、前記伝送信号は当該第１のトランス
ミッション・ゲートを介して前記論理ゲート部に伝送さ
れ、前記第２の制御部は、少なくとも一つの第２のトラ
ンスミッション・ゲートを有し、前記論理ゲート部は、
当該第２のトランスミッション・ゲートは前記クロック
信号によってオン／オフ制御されることで、前記伝送信
号の伝送または保持を選択制御することを特徴とする。
あっては、上記半導体集積回路装置において、前記第１
の制御部は、少なくとも一つの第１のトランスミッショ
ン・ゲートを有し、前記伝送信号は当該第１のトランス
ミッション・ゲートを介して前記論理ゲート部に伝送さ
れ、前記第２の制御部は、少なくとも一つの第２のトラ
ンスミッション・ゲートを有し、前記論理ゲート部は、
当該第２のトランスミッション・ゲートは前記クロック
信号によってオン／オフ制御されることで、前記伝送信
号の伝送または保持を選択制御することを特徴とする。
【００３３】この発明によれば、第１の制御部が伝送信
号を論理ゲート部に伝送する際の伝送可否と、第２の制
御部が伝送信号を伝送するかまたは保持するか選択を、
それぞれ第１および第２のトランスミッション・ゲート
によって制御しているので、当該第１および第２のトラ
ンスミッション・ゲートに与える信号の論理レベルを適
宜選択することで、スキャンテスト・モードかＬｏｎｇ
Ｄｅｌａｙ Ｐａｔｈ機能・モードかの選択が可能に
なる。
号を論理ゲート部に伝送する際の伝送可否と、第２の制
御部が伝送信号を伝送するかまたは保持するか選択を、
それぞれ第１および第２のトランスミッション・ゲート
によって制御しているので、当該第１および第２のトラ
ンスミッション・ゲートに与える信号の論理レベルを適
宜選択することで、スキャンテスト・モードかＬｏｎｇ
Ｄｅｌａｙ Ｐａｔｈ機能・モードかの選択が可能に
なる。
【００３４】つぎの発明にかかる半導体集積回路装置に
あっては、上記半導体集積回路装置において、前記第１
および第２のトランスミッション・ゲートは、Ｎ／Ｐ両
チャネル・トランスミッション・ゲートであることを特
徴とする。
あっては、上記半導体集積回路装置において、前記第１
および第２のトランスミッション・ゲートは、Ｎ／Ｐ両
チャネル・トランスミッション・ゲートであることを特
徴とする。
【００３５】この発明によれば、第１の制御部および第
２制御部における伝送信号の伝送または保持を制御する
のに、Ｎ／Ｐ両チャネル・トランスミッション・ゲート
を用いることで、論理レベル“Ｈ”の伝送信号を安定に
かつ確実に伝達することが可能になる。
２制御部における伝送信号の伝送または保持を制御する
のに、Ｎ／Ｐ両チャネル・トランスミッション・ゲート
を用いることで、論理レベル“Ｈ”の伝送信号を安定に
かつ確実に伝達することが可能になる。
【００３６】つぎの発明にかかる半導体集積回路装置に
あっては、上記半導体集積回路装置において、前記論理
ゲート部は、前記第１の制御部を介して伝送された信号
を反転して出力する第１のインバータと、前記第１のイ
ンバータから出力された信号を反転して前記第１のイン
バータに前記第２の制御部を介して入力する第２のイン
バータと、前記第２のモード切り替え用入力信号が前記
Ｌｏｎｇ ＤｅｌａｙＰａｔｈ機能・モードを表わす場
合に、前記第２のインバータの出力信号が前記第１のイ
ンバータに入力されることを遮断する第３のトランスミ
ッション・ゲートと、を備えることを特徴とする。
あっては、上記半導体集積回路装置において、前記論理
ゲート部は、前記第１の制御部を介して伝送された信号
を反転して出力する第１のインバータと、前記第１のイ
ンバータから出力された信号を反転して前記第１のイン
バータに前記第２の制御部を介して入力する第２のイン
バータと、前記第２のモード切り替え用入力信号が前記
Ｌｏｎｇ ＤｅｌａｙＰａｔｈ機能・モードを表わす場
合に、前記第２のインバータの出力信号が前記第１のイ
ンバータに入力されることを遮断する第３のトランスミ
ッション・ゲートと、を備えることを特徴とする。
【００３７】この発明によれば、第２のモード切り替え
用入力信号がＬｏｎｇ ＤｅｌａｙＰａｔｈ機能・モー
ドを表わす場合に、第３のトランスミッション・ゲート
によって、論理ゲート部を保持手段として機能させる際
にのみ有効となる第２のインバータの出力信号が、論理
ゲート部を伝送手段として機能させる際にも有効になる
第１のインバータに再帰的に入力されることを遮断する
ので、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能・モード時
に、上記第２のトランスミッション・ゲートがオンされ
てしまうことで第１のインバータの入力段において発生
する信号の衝突を回避することができる。
用入力信号がＬｏｎｇ ＤｅｌａｙＰａｔｈ機能・モー
ドを表わす場合に、第３のトランスミッション・ゲート
によって、論理ゲート部を保持手段として機能させる際
にのみ有効となる第２のインバータの出力信号が、論理
ゲート部を伝送手段として機能させる際にも有効になる
第１のインバータに再帰的に入力されることを遮断する
ので、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能・モード時
に、上記第２のトランスミッション・ゲートがオンされ
てしまうことで第１のインバータの入力段において発生
する信号の衝突を回避することができる。
【００３８】
【発明の実施の形態】以下に、この発明にかかる半導体
集積回路装置の実施の形態を図面に基づいて詳細に説明
する。なお、この実施の形態によりこの発明が限定され
るものではない。
集積回路装置の実施の形態を図面に基づいて詳細に説明
する。なお、この実施の形態によりこの発明が限定され
るものではない。
【００３９】実施の形態１．まず、実施の形態１にかか
る半導体集積回路装置について説明する。実施の形態１
にかかる半導体集積回路装置は、伝搬遅延時間のモニタ
リング（以下、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能と
称する）とスキャンテストの選択が可能なスキャン・フ
リップ・フロップを備えたことを特徴としている。
る半導体集積回路装置について説明する。実施の形態１
にかかる半導体集積回路装置は、伝搬遅延時間のモニタ
リング（以下、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能と
称する）とスキャンテストの選択が可能なスキャン・フ
リップ・フロップを備えたことを特徴としている。
【００４０】よって、以下においては、上記スキャン・
フリップ・フロップの回路構成および動作についてのみ
説明するが、このスキャン・フリップ・フロップの半導
体集積回路装置上における配置位置およびテスト対象と
なる組み合わせ回路とスキャン・フリップ・フロップと
の信号の入出力は、従来のスキャン・フリップ・フロッ
プと同様である。
フリップ・フロップの回路構成および動作についてのみ
説明するが、このスキャン・フリップ・フロップの半導
体集積回路装置上における配置位置およびテスト対象と
なる組み合わせ回路とスキャン・フリップ・フロップと
の信号の入出力は、従来のスキャン・フリップ・フロッ
プと同様である。
【００４１】図１は、実施の形態１にかかる半導体集積
回路装置におけるスキャン・フリップ・フロップの回路
構成を示す図である。図１に示すスキャン・フリップ・
フロップは、セレクタ部１１と、第１のラッチ部１２
と、第２のラッチ部１３と、クロック信号Ｔを反転して
出力するインバータＧ１０と、から構成されている。セ
レクタ部１１は、通常動作用入力信号Ｄと回路診断用入
力信号ＳＩとを、第１のモード切り替え用入力信号ＳＭ
Ｃに応じて選択出力する回路である。
回路装置におけるスキャン・フリップ・フロップの回路
構成を示す図である。図１に示すスキャン・フリップ・
フロップは、セレクタ部１１と、第１のラッチ部１２
と、第２のラッチ部１３と、クロック信号Ｔを反転して
出力するインバータＧ１０と、から構成されている。セ
レクタ部１１は、通常動作用入力信号Ｄと回路診断用入
力信号ＳＩとを、第１のモード切り替え用入力信号ＳＭ
Ｃに応じて選択出力する回路である。
【００４２】このセレクタ部１１は、第１のモード切り
替え入力信号ＳＭＣを反転して出力するインバータＧ１
１と、第１のモード切り替え入力信号ＳＭＣを制御端子
（ゲート）に入力するとともに、接点端子の一方（ソー
スまたはドレイン）に通常動作用入力信号Ｄを入力する
Ｎチャネル・トランスミッション・ゲートＮ１１と、イ
ンバータＧ１１の出力信号を制御端子（ゲート）に入力
するとともに、接点端子の一方（ソースまたはドレイ
ン）に回路診断用入力信号ＳＩを入力するＮチャネル・
トランスミッション・ゲートＮ１２と、から構成されて
いる。そして、Ｎチャネル・トランスミッション・ゲー
トＮ１１およびＮ１２の接点端子の他方（ドレインまた
はソース）は互いに接続され、その接続点から、回路診
断用入力信号ＳＩまたは通常動作用入力信号Ｄが選択的
に出力される。
替え入力信号ＳＭＣを反転して出力するインバータＧ１
１と、第１のモード切り替え入力信号ＳＭＣを制御端子
（ゲート）に入力するとともに、接点端子の一方（ソー
スまたはドレイン）に通常動作用入力信号Ｄを入力する
Ｎチャネル・トランスミッション・ゲートＮ１１と、イ
ンバータＧ１１の出力信号を制御端子（ゲート）に入力
するとともに、接点端子の一方（ソースまたはドレイ
ン）に回路診断用入力信号ＳＩを入力するＮチャネル・
トランスミッション・ゲートＮ１２と、から構成されて
いる。そして、Ｎチャネル・トランスミッション・ゲー
トＮ１１およびＮ１２の接点端子の他方（ドレインまた
はソース）は互いに接続され、その接続点から、回路診
断用入力信号ＳＩまたは通常動作用入力信号Ｄが選択的
に出力される。
【００４３】また、第１のラッチ部１２は、セレクタ部
１１により選択された通常動作用入力信号Ｄまたは回路
診断用入力信号ＳＩを入力し、クロック信号Ｔに応じ
て、その入力した信号の保持と次段の第２のラッチ部１
３への伝達をおこなうとともに、第２のモード切り替え
入力信号ＬＤＰに応じて、スキャンテストの実行か伝搬
遅延時間のモニタリングかを選択する回路である。
１１により選択された通常動作用入力信号Ｄまたは回路
診断用入力信号ＳＩを入力し、クロック信号Ｔに応じ
て、その入力した信号の保持と次段の第２のラッチ部１
３への伝達をおこなうとともに、第２のモード切り替え
入力信号ＬＤＰに応じて、スキャンテストの実行か伝搬
遅延時間のモニタリングかを選択する回路である。
【００４４】この第１のラッチ部１２は、入力端子の一
方に第２のモード切り替え入力信号ＬＤＰを入力し、入
力端子の他方にクロック信号Ｔを入力するＯＲゲートＯ
Ｒ１と、制御端子（ゲート）をＯＲゲートＯＲ１の出力
端子に接続するとともに、接点端子の一方（ソースまた
はドレイン）を第１のラッチ部１２の入力端子としてセ
レクタ部１１の出力端子に接続するＮチャネル・トラン
スミッション・ゲートＮ２１と、インバータＧ１０の出
力信号を制御端子（ゲート）に入力するとともに、接点
端子の一方（ソースまたはドレイン）にトランスミッシ
ョン・ゲートＮ２１の接点端子の他方（ドレインまたは
ソース）を接続するＮチャネル・トランスミッション・
ゲートＮ２２と、入力端子をトランスミッション・ゲー
トＮ２１の接点端子の他方（ドレインまたはソース）に
接続するとともに、出力端子を第１のラッチ部１２の出
力端子とするインバータＧ２１と、入力端子をインバー
タＧ２１の出力端子に接続するとともに、出力端子をＮ
チャネル・トランスミッション・ゲートＮ２２の接点端
子の他方（ドレインまたはソース）に接続するインバー
タＧ２２と、から構成される。
方に第２のモード切り替え入力信号ＬＤＰを入力し、入
力端子の他方にクロック信号Ｔを入力するＯＲゲートＯ
Ｒ１と、制御端子（ゲート）をＯＲゲートＯＲ１の出力
端子に接続するとともに、接点端子の一方（ソースまた
はドレイン）を第１のラッチ部１２の入力端子としてセ
レクタ部１１の出力端子に接続するＮチャネル・トラン
スミッション・ゲートＮ２１と、インバータＧ１０の出
力信号を制御端子（ゲート）に入力するとともに、接点
端子の一方（ソースまたはドレイン）にトランスミッシ
ョン・ゲートＮ２１の接点端子の他方（ドレインまたは
ソース）を接続するＮチャネル・トランスミッション・
ゲートＮ２２と、入力端子をトランスミッション・ゲー
トＮ２１の接点端子の他方（ドレインまたはソース）に
接続するとともに、出力端子を第１のラッチ部１２の出
力端子とするインバータＧ２１と、入力端子をインバー
タＧ２１の出力端子に接続するとともに、出力端子をＮ
チャネル・トランスミッション・ゲートＮ２２の接点端
子の他方（ドレインまたはソース）に接続するインバー
タＧ２２と、から構成される。
【００４５】また、第２のラッチ部１３は、クロック信
号Ｔに応じて、第１のラッチ部１２から出力された信号
の保持と外部への出力とをおこなうとともに、第２のモ
ード切り替え入力信号ＬＤＰに応じて、スキャンテスト
の実行か伝搬遅延時間のモニタリングかを選択する回路
である。
号Ｔに応じて、第１のラッチ部１２から出力された信号
の保持と外部への出力とをおこなうとともに、第２のモ
ード切り替え入力信号ＬＤＰに応じて、スキャンテスト
の実行か伝搬遅延時間のモニタリングかを選択する回路
である。
【００４６】この第２のラッチ部１３は、入力端子の一
方に第２のモード切り替え入力信号ＬＤＰを入力し、入
力端子の他方にインバータＧ１０の出力信号をを入力す
るＯＲゲートＯＲ２と、制御端子（ゲート）をＯＲゲー
トＯＲ２の出力端子に接続するとともに、接点端子の一
方（ソースまたはドレイン）を第２のラッチ部１３の入
力端子として第１のラッチ部１２の出力端子に接続する
Ｎチャネル・トランスミッション・ゲートＮ３１と、制
御端子（ゲート）にクロック信号Ｔを入力するととも
に、接点端子の一方（ソースまたはドレイン）にトラン
スミッション・ゲートＮ３１の接点端子の他方（ドレイ
ンまたはソース）を接続するＮチャネル・トランスミッ
ション・ゲートＮ３２と、入力端子をトランスミッショ
ン・ゲートＮ３１の接点端子の他方（ドレインまたはソ
ース）と接続するとともに、出力端子を第２のラッチ部
１３の出力端子（すなわち、このスキャン・フリップ・
フロップの出力信号Ｑを出力する端子）とするインバー
タＧ３１と、入力端子をインバータＧ３１の出力端子に
接続するとともに、出力端子をトランスミッション・ゲ
ートＮ３２の接点端子の他方（ドレインまたはソース）
に接続するインバータＧ３２と、から構成される。
方に第２のモード切り替え入力信号ＬＤＰを入力し、入
力端子の他方にインバータＧ１０の出力信号をを入力す
るＯＲゲートＯＲ２と、制御端子（ゲート）をＯＲゲー
トＯＲ２の出力端子に接続するとともに、接点端子の一
方（ソースまたはドレイン）を第２のラッチ部１３の入
力端子として第１のラッチ部１２の出力端子に接続する
Ｎチャネル・トランスミッション・ゲートＮ３１と、制
御端子（ゲート）にクロック信号Ｔを入力するととも
に、接点端子の一方（ソースまたはドレイン）にトラン
スミッション・ゲートＮ３１の接点端子の他方（ドレイ
ンまたはソース）を接続するＮチャネル・トランスミッ
ション・ゲートＮ３２と、入力端子をトランスミッショ
ン・ゲートＮ３１の接点端子の他方（ドレインまたはソ
ース）と接続するとともに、出力端子を第２のラッチ部
１３の出力端子（すなわち、このスキャン・フリップ・
フロップの出力信号Ｑを出力する端子）とするインバー
タＧ３１と、入力端子をインバータＧ３１の出力端子に
接続するとともに、出力端子をトランスミッション・ゲ
ートＮ３２の接点端子の他方（ドレインまたはソース）
に接続するインバータＧ３２と、から構成される。
【００４７】つぎに、このスキャン・フリップ・フロッ
プの動作について説明する。まず、第１のモード切り替
え用入力信号ＳＭＣの論理レベルが“Ｌ”となりテスト
モードが選択され、かつ第２のモード切り替え入力信号
ＬＤＰの論理レベルが“Ｌ”である場合を考える。な
お、第２のモード切り替え入力信号ＬＤＰの論理レベル
が“Ｌ”である場合は、このスキャン・フリップ・フロ
ップをスキャンテスト・モードに選択することを意味す
る。
プの動作について説明する。まず、第１のモード切り替
え用入力信号ＳＭＣの論理レベルが“Ｌ”となりテスト
モードが選択され、かつ第２のモード切り替え入力信号
ＬＤＰの論理レベルが“Ｌ”である場合を考える。な
お、第２のモード切り替え入力信号ＬＤＰの論理レベル
が“Ｌ”である場合は、このスキャン・フリップ・フロ
ップをスキャンテスト・モードに選択することを意味す
る。
【００４８】この場合、セレクタ部１１において、Ｎチ
ャネル・トランスミッション・ゲートＮ１１はオフとな
り、Ｎチャネル・トランスミッション・ゲートＮ１２は
オンとなる。これにより、セレクタ部１１からは、回路
診断用入力信号ＳＩが選択されて出力される。
ャネル・トランスミッション・ゲートＮ１１はオフとな
り、Ｎチャネル・トランスミッション・ゲートＮ１２は
オンとなる。これにより、セレクタ部１１からは、回路
診断用入力信号ＳＩが選択されて出力される。
【００４９】この状態において、クロック信号Ｔの論理
レベルが“Ｈ”になると、第１のラッチ部１２では、Ｏ
ＲゲートＯＲ１が、論理レベル“Ｈ”のクロック信号Ｔ
と論理レベル“Ｌ”の第２のモード切り替え入力信号Ｌ
ＤＰとの入力により、論理レベル“Ｈ”の信号を出力す
る。すなわち、Ｎチャネル・トランスミッション・ゲー
トＮ２１のゲートに論理レベル“Ｈ”の信号が入力され
る。
レベルが“Ｈ”になると、第１のラッチ部１２では、Ｏ
ＲゲートＯＲ１が、論理レベル“Ｈ”のクロック信号Ｔ
と論理レベル“Ｌ”の第２のモード切り替え入力信号Ｌ
ＤＰとの入力により、論理レベル“Ｈ”の信号を出力す
る。すなわち、Ｎチャネル・トランスミッション・ゲー
トＮ２１のゲートに論理レベル“Ｈ”の信号が入力され
る。
【００５０】これにより、Ｎチャネル・トランスミッシ
ョン・ゲートＮ２１はオンとなり、セレクタ部１１から
出力された回路診断用入力信号ＳＩは、Ｎチャネル・ト
ランスミッション・ゲートＮ２１を介してインバータＧ
２１に入力される。同じ状態で、Ｎチャネル・トランス
ミッション・ゲートＮ２２は、制御端子に論理レベル
“Ｈ”のクロック信号Ｔの反転信号“Ｌ”が入力される
ためにオフとなり、インバータＧ２２の出力端子は開放
状態となって、その出力信号はインバータＧ２１に入力
されない。すなわち、第１のラッチ部１２は、回路診断
用入力信号ＳＩを反転させた信号を次段の第２のラッチ
部１３に伝達する。
ョン・ゲートＮ２１はオンとなり、セレクタ部１１から
出力された回路診断用入力信号ＳＩは、Ｎチャネル・ト
ランスミッション・ゲートＮ２１を介してインバータＧ
２１に入力される。同じ状態で、Ｎチャネル・トランス
ミッション・ゲートＮ２２は、制御端子に論理レベル
“Ｈ”のクロック信号Ｔの反転信号“Ｌ”が入力される
ためにオフとなり、インバータＧ２２の出力端子は開放
状態となって、その出力信号はインバータＧ２１に入力
されない。すなわち、第１のラッチ部１２は、回路診断
用入力信号ＳＩを反転させた信号を次段の第２のラッチ
部１３に伝達する。
【００５１】また、同じくクロック信号Ｔの論理レベル
が“Ｈ”の状態において、第２のラッチ部１３では、Ｏ
ＲゲートＯＲ２が、論理レベル“Ｈ”のクロック信号Ｔ
の反転信号“Ｌ”と論理レベル“Ｌ”の第２のモード切
り替え入力信号ＬＤＰとの入力により、論理レベル
“Ｌ”の信号を出力する。すなわち、Ｎチャネル・トラ
ンスミッション・ゲートＮ３１のゲートに論理レベル
“Ｌ”の信号が入力される。
が“Ｈ”の状態において、第２のラッチ部１３では、Ｏ
ＲゲートＯＲ２が、論理レベル“Ｈ”のクロック信号Ｔ
の反転信号“Ｌ”と論理レベル“Ｌ”の第２のモード切
り替え入力信号ＬＤＰとの入力により、論理レベル
“Ｌ”の信号を出力する。すなわち、Ｎチャネル・トラ
ンスミッション・ゲートＮ３１のゲートに論理レベル
“Ｌ”の信号が入力される。
【００５２】これにより、Ｎチャネル・トランスミッシ
ョン・ゲートＮ３１はオフとなり、第１のラッチ部１２
から出力された信号は、インバータＧ３１に伝達されな
い。他方、同じ状態で、Ｎチャネル・トランスミッショ
ン・ゲートＮ３２は、制御端子に論理レベル“Ｈ”のク
ロック信号Ｔが入力されるためにオンとなり、インバー
タＧ３１から出力された信号は、インバータＧ３２を介
して反転され、再度インバータＧ３１に入力される。
ョン・ゲートＮ３１はオフとなり、第１のラッチ部１２
から出力された信号は、インバータＧ３１に伝達されな
い。他方、同じ状態で、Ｎチャネル・トランスミッショ
ン・ゲートＮ３２は、制御端子に論理レベル“Ｈ”のク
ロック信号Ｔが入力されるためにオンとなり、インバー
タＧ３１から出力された信号は、インバータＧ３２を介
して反転され、再度インバータＧ３１に入力される。
【００５３】すなわち、第２のラッチ部１３は、クロッ
ク信号Ｔの論理レベルが“Ｈ”の状態となる直前におい
てインバータＧ３１から出力されていた論理レベルの信
号を保持する。よって、この状態では、第２のラッチ部
１３のインバータＧ３１およびＧ３２によって保持され
た論理レベルの信号が、出力信号Ｑとして出力される。
ク信号Ｔの論理レベルが“Ｈ”の状態となる直前におい
てインバータＧ３１から出力されていた論理レベルの信
号を保持する。よって、この状態では、第２のラッチ部
１３のインバータＧ３１およびＧ３２によって保持され
た論理レベルの信号が、出力信号Ｑとして出力される。
【００５４】つづいて、クロック信号Ｔの論理レベルが
“Ｌ”になると、第１のラッチ部１２において、ＯＲゲ
ートＯＲ１は、論理レベル“Ｌ”のクロック信号Ｔと論
理レベル“Ｌ”の第２のモード切り替え入力信号ＬＤＰ
との入力により、論理レベル“Ｌ”の信号を出力する。
すなわち、Ｎチャネル・トランスミッション・ゲートＮ
２１のゲートに論理レベル“Ｌ”の信号が入力される。
“Ｌ”になると、第１のラッチ部１２において、ＯＲゲ
ートＯＲ１は、論理レベル“Ｌ”のクロック信号Ｔと論
理レベル“Ｌ”の第２のモード切り替え入力信号ＬＤＰ
との入力により、論理レベル“Ｌ”の信号を出力する。
すなわち、Ｎチャネル・トランスミッション・ゲートＮ
２１のゲートに論理レベル“Ｌ”の信号が入力される。
【００５５】これにより、Ｎチャネル・トランスミッシ
ョン・ゲートＮ２１はオフとなり、セレクタ部１１から
出力された回路診断用入力信号ＳＩは、インバータＧ２
１に入力されない。他方、同じ状態で、Ｎチャネル・ト
ランスミッション・ゲートＮ２２は、制御端子に論理レ
ベル“Ｌ”のクロック信号Ｔの反転信号“Ｈ”が入力さ
れるためにオンとなり、インバータＧ２１から出力され
た信号は、インバータＧ２２を介して反転され、再度イ
ンバータＧ２１に入力される。すなわち、第１のラッチ
部１２は、クロック信号Ｔの論理レベルが“Ｌ”の状態
となる直前においてインバータＧ２１から出力されてい
た論理レベルの信号を保持する。
ョン・ゲートＮ２１はオフとなり、セレクタ部１１から
出力された回路診断用入力信号ＳＩは、インバータＧ２
１に入力されない。他方、同じ状態で、Ｎチャネル・ト
ランスミッション・ゲートＮ２２は、制御端子に論理レ
ベル“Ｌ”のクロック信号Ｔの反転信号“Ｈ”が入力さ
れるためにオンとなり、インバータＧ２１から出力され
た信号は、インバータＧ２２を介して反転され、再度イ
ンバータＧ２１に入力される。すなわち、第１のラッチ
部１２は、クロック信号Ｔの論理レベルが“Ｌ”の状態
となる直前においてインバータＧ２１から出力されてい
た論理レベルの信号を保持する。
【００５６】また、同じくクロック信号Ｔの論理レベル
が“Ｌ”の状態において、第２のラッチ部１３では、Ｏ
ＲゲートＯＲ２は、論理レベル“Ｌ”のクロック信号Ｔ
の反転信号“Ｈ”と論理レベル“Ｌ”の第２のモード切
り替え入力信号ＬＤＰとの入力により、論理レベル
“Ｈ”の信号を出力する。すなわち、Ｎチャネル・トラ
ンスミッション・ゲートＮ３１のゲートに論理レベル
“Ｈ”の信号が入力される。
が“Ｌ”の状態において、第２のラッチ部１３では、Ｏ
ＲゲートＯＲ２は、論理レベル“Ｌ”のクロック信号Ｔ
の反転信号“Ｈ”と論理レベル“Ｌ”の第２のモード切
り替え入力信号ＬＤＰとの入力により、論理レベル
“Ｈ”の信号を出力する。すなわち、Ｎチャネル・トラ
ンスミッション・ゲートＮ３１のゲートに論理レベル
“Ｈ”の信号が入力される。
【００５７】これにより、Ｎチャネル・トランスミッシ
ョン・ゲートＮ３１はオンとなり、第１のラッチ部１２
から出力された信号、すなわち第１のラッチ部１２のイ
ンバータＧ２１およびＧ２２によって保持された論理レ
ベルの信号は、Ｎチャネル・トランスミッション・ゲー
トＮ３１を介してインバータＧ３１に入力される。
ョン・ゲートＮ３１はオンとなり、第１のラッチ部１２
から出力された信号、すなわち第１のラッチ部１２のイ
ンバータＧ２１およびＧ２２によって保持された論理レ
ベルの信号は、Ｎチャネル・トランスミッション・ゲー
トＮ３１を介してインバータＧ３１に入力される。
【００５８】そして、同じ状態で、Ｎチャネル・トラン
スミッション・ゲートＮ３２は、制御端子に論理レベル
“Ｌ”のクロック信号Ｔが入力されてオフとなるため
に、インバータＧ３２の出力端子は開放状態となって、
その出力信号はインバータＧ３１に入力されない。すな
わち、第２のラッチ部１３は、第１のラッチ部１２から
出力された信号を反転した信号をスキャン・フリップ・
フロップの出力信号Ｑとして出力する。
スミッション・ゲートＮ３２は、制御端子に論理レベル
“Ｌ”のクロック信号Ｔが入力されてオフとなるため
に、インバータＧ３２の出力端子は開放状態となって、
その出力信号はインバータＧ３１に入力されない。すな
わち、第２のラッチ部１３は、第１のラッチ部１２から
出力された信号を反転した信号をスキャン・フリップ・
フロップの出力信号Ｑとして出力する。
【００５９】よって、第２のモード切り替え入力信号Ｌ
ＤＰの論理レベルが“Ｌ”である場合には、実施の形態
１にかかる半導体集積回路装置を構成するスキャン・フ
リップ・フロップを、従来通りスキャンテストをおこな
うために用いることができる。
ＤＰの論理レベルが“Ｌ”である場合には、実施の形態
１にかかる半導体集積回路装置を構成するスキャン・フ
リップ・フロップを、従来通りスキャンテストをおこな
うために用いることができる。
【００６０】つぎに、第２のモード切り替え入力信号Ｌ
ＤＰの論理レベルが“Ｈ”である場合を考える。これ
は、このスキャン・フリップ・フロップをＬｏｎｇ Ｄ
ｅｌａｙ Ｐａｔｈ機能モードに選択することを意味す
る。この場合、セレクタ部１１は、第２のモード切り替
え入力信号ＬＤＰの論理レベルに依存しないため、上述
同様に動作し、ここではその説明を省略する。
ＤＰの論理レベルが“Ｈ”である場合を考える。これ
は、このスキャン・フリップ・フロップをＬｏｎｇ Ｄ
ｅｌａｙ Ｐａｔｈ機能モードに選択することを意味す
る。この場合、セレクタ部１１は、第２のモード切り替
え入力信号ＬＤＰの論理レベルに依存しないため、上述
同様に動作し、ここではその説明を省略する。
【００６１】さらにこの場合、第１のラッチ部１２のＯ
ＲゲートＯＲ１の入力端子の一方に、論理レベルが
“Ｈ”の第２のモード切り替え入力信号ＬＤＰが入力さ
れることになるため、ＯＲゲートＯＲ１は、入力端子の
他方に入力されるクロック信号Ｔの論理レベルとは無関
係に論理レベル“Ｈ”の信号を出力する。これにより、
Ｎチャネル・トランスミッション・ゲートＮ２１はオン
状態を維持し、セレクタ部１１から出力された通常動作
用入力信号Ｄまたは回路診断用入力信号ＳＩを、Ｎチャ
ネル・トランスミッション・ゲートＮ２１およびインバ
ータＧ２１を介して、反転して出力する。
ＲゲートＯＲ１の入力端子の一方に、論理レベルが
“Ｈ”の第２のモード切り替え入力信号ＬＤＰが入力さ
れることになるため、ＯＲゲートＯＲ１は、入力端子の
他方に入力されるクロック信号Ｔの論理レベルとは無関
係に論理レベル“Ｈ”の信号を出力する。これにより、
Ｎチャネル・トランスミッション・ゲートＮ２１はオン
状態を維持し、セレクタ部１１から出力された通常動作
用入力信号Ｄまたは回路診断用入力信号ＳＩを、Ｎチャ
ネル・トランスミッション・ゲートＮ２１およびインバ
ータＧ２１を介して、反転して出力する。
【００６２】同様に、第２のラッチ部１３においても、
ＯＲゲートＯＲ２の入力端子の一方に、論理レベルが
“Ｈ”の第２のモード切り替え入力信号ＬＤＰが入力さ
れることになるため、ＯＲゲートＯＲ２は、入力端子の
他方に入力されるクロック信号Ｔの論理レベルとは無関
係に論理レベル“Ｈ”の信号を出力する。これにより、
Ｎチャネル・トランスミッション・ゲートＮ３１はオン
状態を維持し、第１のラッチ部１２から出力された信号
を、Ｎチャネル・トランスミッション・ゲートＮ３１お
よびインバータＧ３１を介して、反転して出力する。
ＯＲゲートＯＲ２の入力端子の一方に、論理レベルが
“Ｈ”の第２のモード切り替え入力信号ＬＤＰが入力さ
れることになるため、ＯＲゲートＯＲ２は、入力端子の
他方に入力されるクロック信号Ｔの論理レベルとは無関
係に論理レベル“Ｈ”の信号を出力する。これにより、
Ｎチャネル・トランスミッション・ゲートＮ３１はオン
状態を維持し、第１のラッチ部１２から出力された信号
を、Ｎチャネル・トランスミッション・ゲートＮ３１お
よびインバータＧ３１を介して、反転して出力する。
【００６３】よって、第２のモード切り替え入力信号Ｌ
ＤＰの論理レベルが“Ｈ”である場合には、このスキャ
ン・フリップ・フロップは、セレクタ部１１に入力され
た通常動作用入力信号Ｄまたは回路診断用入力信号ＳＩ
をその論理レベルのまま、セレクタ部１１、第１のラッ
チ部１２および第２のラッチ部１３を介して外部へと伝
達する。
ＤＰの論理レベルが“Ｈ”である場合には、このスキャ
ン・フリップ・フロップは、セレクタ部１１に入力され
た通常動作用入力信号Ｄまたは回路診断用入力信号ＳＩ
をその論理レベルのまま、セレクタ部１１、第１のラッ
チ部１２および第２のラッチ部１３を介して外部へと伝
達する。
【００６４】これにより、実施の形態１にかかる半導体
集積回路装置を構成するスキャン・フリップ・フロップ
は、記憶素子として機能せず、単純ゲート接続回路と等
価となり、図４に示したような従来の単純ゲートを多段
に接続した回路と同様のＬｏｎｇ Ｄｅｌａｙ Ｐａｔ
ｈ機能を果たす。すなわち、第１のラッチ部１２および
第２のラッチ部１３のそれぞれのインバータを介して伝
搬された信号の伝搬遅延時間を測定し、あらかじめシミ
ュレーションにより確認済みの伝搬遅延時間と比較する
ことで、製造した集積回路が設計規格通り所望の回路性
能を満足しているかどうかを判断することができる。
集積回路装置を構成するスキャン・フリップ・フロップ
は、記憶素子として機能せず、単純ゲート接続回路と等
価となり、図４に示したような従来の単純ゲートを多段
に接続した回路と同様のＬｏｎｇ Ｄｅｌａｙ Ｐａｔ
ｈ機能を果たす。すなわち、第１のラッチ部１２および
第２のラッチ部１３のそれぞれのインバータを介して伝
搬された信号の伝搬遅延時間を測定し、あらかじめシミ
ュレーションにより確認済みの伝搬遅延時間と比較する
ことで、製造した集積回路が設計規格通り所望の回路性
能を満足しているかどうかを判断することができる。
【００６５】以上に説明したとおり、実施の形態１にか
かる半導体集積回路装置によれば、従来のスキャン・フ
リップ・フロップのそれぞれのラッチ部内にＯＲゲート
を設け、そのＯＲゲートの出力信号により、それぞれラ
ッチ部への信号の入力を許可するＮチャネル・トランス
ミッション・ゲートをオン／オフ制御し、さらにそれぞ
れのＯＲゲートに、上記Ｎチャネル・トランスミッショ
ン・ゲートをオン／オフ制御するクロック信号Ｔと、第
２のモード切り替え用入力信号ＬＤＰとを入力するの
で、第２のモード切り替え用入力信号ＬＤＰの論理レベ
ルを“Ｈ”とすることで従来のスキャンテストを実行で
き、第２のモード切り替え用入力信号ＬＤＰの論理レベ
ルを“Ｌ”とすることでＬｏｎｇ Ｄｅｌａｙ Ｐａｔ
ｈ機能を実行することができる。
かる半導体集積回路装置によれば、従来のスキャン・フ
リップ・フロップのそれぞれのラッチ部内にＯＲゲート
を設け、そのＯＲゲートの出力信号により、それぞれラ
ッチ部への信号の入力を許可するＮチャネル・トランス
ミッション・ゲートをオン／オフ制御し、さらにそれぞ
れのＯＲゲートに、上記Ｎチャネル・トランスミッショ
ン・ゲートをオン／オフ制御するクロック信号Ｔと、第
２のモード切り替え用入力信号ＬＤＰとを入力するの
で、第２のモード切り替え用入力信号ＬＤＰの論理レベ
ルを“Ｈ”とすることで従来のスキャンテストを実行で
き、第２のモード切り替え用入力信号ＬＤＰの論理レベ
ルを“Ｌ”とすることでＬｏｎｇ Ｄｅｌａｙ Ｐａｔ
ｈ機能を実行することができる。
【００６６】すなわち、テスト容易化設計された半導体
集積回路装置において、別途ゲート回路群を追加するこ
となく、スキャン・フリップ・フロップの構成におい
て、スキャンテストと伝搬遅延時間のモニタリングとを
選択的に実行することができ、回路規模の増大を抑える
ことが可能になる。
集積回路装置において、別途ゲート回路群を追加するこ
となく、スキャン・フリップ・フロップの構成におい
て、スキャンテストと伝搬遅延時間のモニタリングとを
選択的に実行することができ、回路規模の増大を抑える
ことが可能になる。
【００６７】実施の形態２．つぎに、実施の形態２にか
かる半導体集積回路装置について説明する。実施の形態
２にかかる半導体集積回路装置は、実施の形態１にかか
る半導体集積回路装置を構成するスキャン・フリップ・
フロップにおいて、図１に示した各Ｎチャネル・トラン
スミッション・ゲートＮ１１、Ｎ１２、Ｎ２１、Ｎ２
２、Ｎ３１およびＮ３２を、それぞれＮ／Ｐ両チャネル
・トランスミッション・ゲートに置換するとともにそれ
らＮ／Ｐ両チャネル・トランスミッション・ゲートの動
作のためのインバータを設けた点が異なる。なお、他の
構成および動作は、実施の形態１と同様である。
かる半導体集積回路装置について説明する。実施の形態
２にかかる半導体集積回路装置は、実施の形態１にかか
る半導体集積回路装置を構成するスキャン・フリップ・
フロップにおいて、図１に示した各Ｎチャネル・トラン
スミッション・ゲートＮ１１、Ｎ１２、Ｎ２１、Ｎ２
２、Ｎ３１およびＮ３２を、それぞれＮ／Ｐ両チャネル
・トランスミッション・ゲートに置換するとともにそれ
らＮ／Ｐ両チャネル・トランスミッション・ゲートの動
作のためのインバータを設けた点が異なる。なお、他の
構成および動作は、実施の形態１と同様である。
【００６８】図２は、実施の形態２にかかる半導体集積
回路装置におけるスキャン・フリップ・フロップの回路
構成を示す図である。なお、図２において、図１と共通
する部分には同一符号を付してその説明を省略する。図
２に示すスキャン・フリップ・フロップは、セレクタ部
２１と、第１のラッチ部２２と、第２のラッチ部２３
と、クロック信号Ｔを反転して出力するインバータＧ１
０と、から構成されている。
回路装置におけるスキャン・フリップ・フロップの回路
構成を示す図である。なお、図２において、図１と共通
する部分には同一符号を付してその説明を省略する。図
２に示すスキャン・フリップ・フロップは、セレクタ部
２１と、第１のラッチ部２２と、第２のラッチ部２３
と、クロック信号Ｔを反転して出力するインバータＧ１
０と、から構成されている。
【００６９】セレクタ部２１は、通常動作用入力信号Ｄ
と回路診断用入力信号ＳＩとを、第１のモード切り替え
用入力信号ＳＭＣに応じて選択出力する回路である。こ
のセレクタ部２１は、第１のモード切り替え入力信号Ｓ
ＭＣを反転して出力するインバータＧ４１と、第１のモ
ード切り替え入力信号ＳＭＣを正相制御端子（Ｎチャネ
ル・トランジスタ側のゲート）に入力し、インバータＧ
４１の出力信号を逆相制御端子（Ｐチャネル・トランジ
スタ側のゲート）に入力するとともに、接点端子の一方
（ソースまたはドレイン）に通常動作用入力信号Ｄを入
力するＮ／Ｐ両チャネル・トランスミッション・ゲート
Ｗ１１と、第１のモード切り替え入力信号ＳＭＣを逆相
制御端子（Ｐチャネル・トランジスタ側のゲート）に入
力し、インバータＧ４１の出力信号を正相制御端子（Ｎ
チャネル・トランジスタ側のゲート）に入力するととも
に、接点端子の一方（ソースまたはドレイン）に回路診
断用入力信号ＳＩを入力するＮ／Ｐ両チャネル・トラン
スミッション・ゲートＷ１２と、から構成されている。
と回路診断用入力信号ＳＩとを、第１のモード切り替え
用入力信号ＳＭＣに応じて選択出力する回路である。こ
のセレクタ部２１は、第１のモード切り替え入力信号Ｓ
ＭＣを反転して出力するインバータＧ４１と、第１のモ
ード切り替え入力信号ＳＭＣを正相制御端子（Ｎチャネ
ル・トランジスタ側のゲート）に入力し、インバータＧ
４１の出力信号を逆相制御端子（Ｐチャネル・トランジ
スタ側のゲート）に入力するとともに、接点端子の一方
（ソースまたはドレイン）に通常動作用入力信号Ｄを入
力するＮ／Ｐ両チャネル・トランスミッション・ゲート
Ｗ１１と、第１のモード切り替え入力信号ＳＭＣを逆相
制御端子（Ｐチャネル・トランジスタ側のゲート）に入
力し、インバータＧ４１の出力信号を正相制御端子（Ｎ
チャネル・トランジスタ側のゲート）に入力するととも
に、接点端子の一方（ソースまたはドレイン）に回路診
断用入力信号ＳＩを入力するＮ／Ｐ両チャネル・トラン
スミッション・ゲートＷ１２と、から構成されている。
【００７０】そして、Ｎ／Ｐ両チャネル・トランスミッ
ション・ゲートＷ１１およびＷ１２の接点端子の他方
（ドレインまたはソース）は互いに接続され、その接続
点から、回路診断用入力信号ＳＩまたは通常動作用入力
信号Ｄが選択的に出力される。
ション・ゲートＷ１１およびＷ１２の接点端子の他方
（ドレインまたはソース）は互いに接続され、その接続
点から、回路診断用入力信号ＳＩまたは通常動作用入力
信号Ｄが選択的に出力される。
【００７１】また、第１のラッチ部２２は、実施の形態
１において説明した第１のラッチ部１２と同様に、セレ
クタ部２１により選択出力された通常動作用入力信号Ｄ
または回路診断用入力信号ＳＩを入力し、クロック信号
Ｔおよび第２のモード切り替え入力信号ＬＤＰに応じ
て、スキャンテスト・モードにおける信号の保持および
次段の第２のラッチ部２３への伝達と、Ｌｏｎｇ Ｄｅ
ｌａｙ Ｐａｔｈ機能・モードにおける信号の第２のラ
ッチ部２３への伝達と、を選択する回路である。
１において説明した第１のラッチ部１２と同様に、セレ
クタ部２１により選択出力された通常動作用入力信号Ｄ
または回路診断用入力信号ＳＩを入力し、クロック信号
Ｔおよび第２のモード切り替え入力信号ＬＤＰに応じ
て、スキャンテスト・モードにおける信号の保持および
次段の第２のラッチ部２３への伝達と、Ｌｏｎｇ Ｄｅ
ｌａｙ Ｐａｔｈ機能・モードにおける信号の第２のラ
ッチ部２３への伝達と、を選択する回路である。
【００７２】この第１のラッチ部２２は、ＯＲゲートＯ
Ｒ１と、インバータＧ２１と、インバータＧ２２と、Ｏ
ＲゲートＯＲ１の出力信号を反転して出力するインバー
タＧ４２と、ＯＲゲートＯＲ１の出力信号を正相制御端
子（Ｎチャネル・トランジスタ側のゲート）に入力する
とともにインバータＧ４２の出力信号を逆相制御端子
（Ｐチャネル・トランジスタ側のゲート）に入力し、接
点端子の一方（ソースまたはドレイン）を第１のラッチ
部２２の入力端子としてセレクタ部２１の出力端子に接
続し、接点端子の他方（ドレインまたはソース）をイン
バータＧ２１の入力端子に接続するＮ／Ｐ両チャネル・
トランスミッション・ゲートＷ２１と、インバータＧ１
０の出力信号を正相制御端子（Ｎチャネル・トランジス
タ側のゲート）に入力するとともにクロック信号Ｔを逆
相制御端子（Ｐチャネル・トランジスタ側のゲート）に
入力し、接点端子の一方（ソースまたはドレイン）をＮ
／Ｐ両チャネル・トランスミッション・ゲートＷ２１の
接点端子の他方（ドレインまたはソース）に接続し、接
点端子の他方（ドレインまたはソース）をインバータＧ
２２の出力端子に接続するＮ／Ｐ両チャネル・トランス
ミッション・ゲートＷ２２と、から構成される。
Ｒ１と、インバータＧ２１と、インバータＧ２２と、Ｏ
ＲゲートＯＲ１の出力信号を反転して出力するインバー
タＧ４２と、ＯＲゲートＯＲ１の出力信号を正相制御端
子（Ｎチャネル・トランジスタ側のゲート）に入力する
とともにインバータＧ４２の出力信号を逆相制御端子
（Ｐチャネル・トランジスタ側のゲート）に入力し、接
点端子の一方（ソースまたはドレイン）を第１のラッチ
部２２の入力端子としてセレクタ部２１の出力端子に接
続し、接点端子の他方（ドレインまたはソース）をイン
バータＧ２１の入力端子に接続するＮ／Ｐ両チャネル・
トランスミッション・ゲートＷ２１と、インバータＧ１
０の出力信号を正相制御端子（Ｎチャネル・トランジス
タ側のゲート）に入力するとともにクロック信号Ｔを逆
相制御端子（Ｐチャネル・トランジスタ側のゲート）に
入力し、接点端子の一方（ソースまたはドレイン）をＮ
／Ｐ両チャネル・トランスミッション・ゲートＷ２１の
接点端子の他方（ドレインまたはソース）に接続し、接
点端子の他方（ドレインまたはソース）をインバータＧ
２２の出力端子に接続するＮ／Ｐ両チャネル・トランス
ミッション・ゲートＷ２２と、から構成される。
【００７３】また、第２のラッチ部２３は、実施の形態
１において説明した第１のラッチ部１３と同様に、第１
のラッチ部２２から出力された信号を入力し、クロック
信号Ｔおよび第２のモード切り替え入力信号ＬＤＰに応
じて、スキャンテスト・モードにおける信号の保持およ
び外部への出力と、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機
能・モードにおける信号の外部への出力と、を選択する
回路である。
１において説明した第１のラッチ部１３と同様に、第１
のラッチ部２２から出力された信号を入力し、クロック
信号Ｔおよび第２のモード切り替え入力信号ＬＤＰに応
じて、スキャンテスト・モードにおける信号の保持およ
び外部への出力と、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機
能・モードにおける信号の外部への出力と、を選択する
回路である。
【００７４】この第２のラッチ部２３は、ＯＲゲートＯ
Ｒ２と、インバータＧ３１と、インバータＧ３２と、Ｏ
ＲゲートＯＲ２の出力信号を反転して出力するインバー
タＧ４３と、ＯＲゲートＯＲ２の出力信号を正相制御端
子（Ｎチャネル・トランジスタ側のゲート）に入力する
とともにインバータＧ４３の出力信号を逆相制御端子
（Ｐチャネル・トランジスタ側のゲート）に入力し、接
点端子の一方（ソースまたはドレイン）を第２のラッチ
部２３の入力端子として第１のラッチ部２２の出力端子
に接続し、接点端子の他方（ドレインまたはソース）を
インバータＧ３１の入力端子に接続するＮ／Ｐ両チャネ
ル・トランスミッション・ゲートＷ３１と、クロック信
号Ｔを正相制御端子（Ｎチャネル・トランジスタ側のゲ
ート）に入力するとともにインバータＧ１０の出力信号
を逆相制御端子（Ｐチャネル・トランジスタ側のゲー
ト）に入力し、接点端子の一方（ソースまたはドレイ
ン）をＮ／Ｐ両チャネル・トランスミッション・ゲート
Ｗ３１の接点端子の他方（ドレインまたはソース）に接
続し、接点端子の他方（ドレインまたはソース）をイン
バータＧ３２の出力端子に接続するＮ／Ｐ両チャネル・
トランスミッション・ゲートＷ３２と、から構成され
る。
Ｒ２と、インバータＧ３１と、インバータＧ３２と、Ｏ
ＲゲートＯＲ２の出力信号を反転して出力するインバー
タＧ４３と、ＯＲゲートＯＲ２の出力信号を正相制御端
子（Ｎチャネル・トランジスタ側のゲート）に入力する
とともにインバータＧ４３の出力信号を逆相制御端子
（Ｐチャネル・トランジスタ側のゲート）に入力し、接
点端子の一方（ソースまたはドレイン）を第２のラッチ
部２３の入力端子として第１のラッチ部２２の出力端子
に接続し、接点端子の他方（ドレインまたはソース）を
インバータＧ３１の入力端子に接続するＮ／Ｐ両チャネ
ル・トランスミッション・ゲートＷ３１と、クロック信
号Ｔを正相制御端子（Ｎチャネル・トランジスタ側のゲ
ート）に入力するとともにインバータＧ１０の出力信号
を逆相制御端子（Ｐチャネル・トランジスタ側のゲー
ト）に入力し、接点端子の一方（ソースまたはドレイ
ン）をＮ／Ｐ両チャネル・トランスミッション・ゲート
Ｗ３１の接点端子の他方（ドレインまたはソース）に接
続し、接点端子の他方（ドレインまたはソース）をイン
バータＧ３２の出力端子に接続するＮ／Ｐ両チャネル・
トランスミッション・ゲートＷ３２と、から構成され
る。
【００７５】つぎに、このスキャン・フリップ・フロッ
プの動作について説明する。まず、第１のモード切り替
え用入力信号ＳＭＣの論理レベルが“Ｌ”となりテスト
モードが選択され、かつ第２のモード切り替え入力信号
ＬＤＰの論理レベルが“Ｌ”となり、スキャンテスト・
モードが選択された場合を考える。
プの動作について説明する。まず、第１のモード切り替
え用入力信号ＳＭＣの論理レベルが“Ｌ”となりテスト
モードが選択され、かつ第２のモード切り替え入力信号
ＬＤＰの論理レベルが“Ｌ”となり、スキャンテスト・
モードが選択された場合を考える。
【００７６】この場合、Ｎ／Ｐ両チャネル・トランスミ
ッション・ゲートＷ１１はオフとなり、Ｎ／Ｐ両チャネ
ル・トランスミッション・ゲートＷ１２はオンとなるの
で、実施の形態１において説明したセレクタ部１１と同
様に動作する。
ッション・ゲートＷ１１はオフとなり、Ｎ／Ｐ両チャネ
ル・トランスミッション・ゲートＷ１２はオンとなるの
で、実施の形態１において説明したセレクタ部１１と同
様に動作する。
【００７７】また、この状態において、クロック信号Ｔ
の論理レベルが“Ｈ”になると、ＯＲゲートＯＲ１は論
理レベル“Ｈ”の信号を出力するため、Ｎ／Ｐ両チャネ
ル・トランスミッション・ゲートＷ２１の正相制御端子
に論理レベル“Ｈ”の信号が入力され、その逆相制御端
子にインバータＧ４２を介して論理レベル“Ｌ”の信号
が入力される。すなわち、Ｎ／Ｐ両チャネル・トランス
ミッション・ゲートＷ２１はオンとなり、実施の形態１
において説明したＮチャネル・トランスミッション・ゲ
ートＮ２１と同様に動作する。
の論理レベルが“Ｈ”になると、ＯＲゲートＯＲ１は論
理レベル“Ｈ”の信号を出力するため、Ｎ／Ｐ両チャネ
ル・トランスミッション・ゲートＷ２１の正相制御端子
に論理レベル“Ｈ”の信号が入力され、その逆相制御端
子にインバータＧ４２を介して論理レベル“Ｌ”の信号
が入力される。すなわち、Ｎ／Ｐ両チャネル・トランス
ミッション・ゲートＷ２１はオンとなり、実施の形態１
において説明したＮチャネル・トランスミッション・ゲ
ートＮ２１と同様に動作する。
【００７８】さらに、このクロック信号Ｔの論理レベル
が“Ｈ”の状態では、Ｎ／Ｐ両チャネル・トランスミッ
ション・ゲートＷ２２の正相制御端子にインバータＧ１
０を介して論理レベル“Ｌ”の信号が入力され、その逆
相制御端子に論理レベル“Ｈ”の信号が入力される。す
なわち、Ｎ／Ｐ両チャネル・トランスミッション・ゲー
トＷ２２はオフとなり、実施の形態１において説明した
Ｎチャネル・トランスミッション・ゲートＮ２２と同様
に動作する。
が“Ｈ”の状態では、Ｎ／Ｐ両チャネル・トランスミッ
ション・ゲートＷ２２の正相制御端子にインバータＧ１
０を介して論理レベル“Ｌ”の信号が入力され、その逆
相制御端子に論理レベル“Ｈ”の信号が入力される。す
なわち、Ｎ／Ｐ両チャネル・トランスミッション・ゲー
トＷ２２はオフとなり、実施の形態１において説明した
Ｎチャネル・トランスミッション・ゲートＮ２２と同様
に動作する。
【００７９】また、同じくクロック信号Ｔの論理レベル
が“Ｈ”の状態において、第２のラッチ部２３では、Ｏ
ＲゲートＯＲ２は論理レベル“Ｌ”の信号を出力するた
め、Ｎ／Ｐ両チャネル・トランスミッション・ゲートＷ
３１の正相制御端子に論理レベル“Ｌ”の信号が入力さ
れ、その逆相制御端子にインバータＧ４３を介して論理
レベル“Ｈ”の信号が入力される。すなわち、Ｎ／Ｐ両
チャネル・トランスミッション・ゲートＷ３１はオフと
なり、実施の形態１において説明したＮチャネル・トラ
ンスミッション・ゲートＮ３１と同様に動作する。
が“Ｈ”の状態において、第２のラッチ部２３では、Ｏ
ＲゲートＯＲ２は論理レベル“Ｌ”の信号を出力するた
め、Ｎ／Ｐ両チャネル・トランスミッション・ゲートＷ
３１の正相制御端子に論理レベル“Ｌ”の信号が入力さ
れ、その逆相制御端子にインバータＧ４３を介して論理
レベル“Ｈ”の信号が入力される。すなわち、Ｎ／Ｐ両
チャネル・トランスミッション・ゲートＷ３１はオフと
なり、実施の形態１において説明したＮチャネル・トラ
ンスミッション・ゲートＮ３１と同様に動作する。
【００８０】さらに、このクロック信号Ｔの論理レベル
が“Ｈ”の状態では、Ｎ／Ｐ両チャネル・トランスミッ
ション・ゲートＷ３２の正相制御端子に論理レベル
“Ｈ”の信号が入力され、その逆相制御端子にインバー
タＧ１０を介して論理レベル“Ｌ”の信号が入力され
る。すなわち、Ｎ／Ｐ両チャネル・トランスミッション
・ゲートＷ３２はオンとなり、実施の形態１において説
明したＮチャネル・トランスミッション・ゲートＮ３２
と同様に動作する。
が“Ｈ”の状態では、Ｎ／Ｐ両チャネル・トランスミッ
ション・ゲートＷ３２の正相制御端子に論理レベル
“Ｈ”の信号が入力され、その逆相制御端子にインバー
タＧ１０を介して論理レベル“Ｌ”の信号が入力され
る。すなわち、Ｎ／Ｐ両チャネル・トランスミッション
・ゲートＷ３２はオンとなり、実施の形態１において説
明したＮチャネル・トランスミッション・ゲートＮ３２
と同様に動作する。
【００８１】つづいて、クロック信号Ｔの論理レベルが
“Ｌ”になる場合を考えると、ＯＲゲートＯＲ１は論理
レベル“Ｌ”の信号を出力するため、Ｎ／Ｐ両チャネル
・トランスミッション・ゲートＷ２１の正相制御端子に
論理レベル“Ｌ”の信号が入力され、その逆相制御端子
にインバータＧ４２を介して論理レベル“Ｈ”の信号が
入力される。すなわち、Ｎ／Ｐ両チャネル・トランスミ
ッション・ゲートＷ２１はオフとなり、この場合も実施
の形態１において説明したＮチャネル・トランスミッシ
ョン・ゲートＮ２１と同様に動作する。
“Ｌ”になる場合を考えると、ＯＲゲートＯＲ１は論理
レベル“Ｌ”の信号を出力するため、Ｎ／Ｐ両チャネル
・トランスミッション・ゲートＷ２１の正相制御端子に
論理レベル“Ｌ”の信号が入力され、その逆相制御端子
にインバータＧ４２を介して論理レベル“Ｈ”の信号が
入力される。すなわち、Ｎ／Ｐ両チャネル・トランスミ
ッション・ゲートＷ２１はオフとなり、この場合も実施
の形態１において説明したＮチャネル・トランスミッシ
ョン・ゲートＮ２１と同様に動作する。
【００８２】さらに、同じ状態においては、Ｎ／Ｐ両チ
ャネル・トランスミッション・ゲートＷ２２の正相制御
端子にインバータＧ１０を介して論理レベル“Ｈ”の信
号が入力され、その逆相制御端子に論理レベル“Ｌ”の
信号が入力される。すなわち、Ｎ／Ｐ両チャネル・トラ
ンスミッション・ゲートＷ２２はオンとなり、実施の形
態１において説明したＮチャネル・トランスミッション
・ゲートＮ２２と同様に動作する。
ャネル・トランスミッション・ゲートＷ２２の正相制御
端子にインバータＧ１０を介して論理レベル“Ｈ”の信
号が入力され、その逆相制御端子に論理レベル“Ｌ”の
信号が入力される。すなわち、Ｎ／Ｐ両チャネル・トラ
ンスミッション・ゲートＷ２２はオンとなり、実施の形
態１において説明したＮチャネル・トランスミッション
・ゲートＮ２２と同様に動作する。
【００８３】また、同じくクロック信号Ｔの論理レベル
が“Ｌ”の状態において、第２のラッチ部２３では、Ｏ
ＲゲートＯＲ２は論理レベル“Ｈ”の信号を出力するた
め、Ｎ／Ｐ両チャネル・トランスミッション・ゲートＷ
３１の正相制御端子に論理レベル“Ｈ”の信号が入力さ
れ、その逆相制御端子にインバータＧ４３を介して論理
レベル“Ｌ”の信号が入力される。すなわち、Ｎ／Ｐ両
チャネル・トランスミッション・ゲートＷ３１はオンと
なり、この場合も実施の形態１において説明したＮチャ
ネル・トランスミッション・ゲートＮ３１と同様に動作
する。
が“Ｌ”の状態において、第２のラッチ部２３では、Ｏ
ＲゲートＯＲ２は論理レベル“Ｈ”の信号を出力するた
め、Ｎ／Ｐ両チャネル・トランスミッション・ゲートＷ
３１の正相制御端子に論理レベル“Ｈ”の信号が入力さ
れ、その逆相制御端子にインバータＧ４３を介して論理
レベル“Ｌ”の信号が入力される。すなわち、Ｎ／Ｐ両
チャネル・トランスミッション・ゲートＷ３１はオンと
なり、この場合も実施の形態１において説明したＮチャ
ネル・トランスミッション・ゲートＮ３１と同様に動作
する。
【００８４】さらに、同じ状態では、Ｎ／Ｐ両チャネル
・トランスミッション・ゲートＷ３２の正相制御端子に
論理レベル“Ｌ”の信号が入力され、その逆相制御端子
にインバータＧ１０を介して論理レベル“Ｈ”の信号が
入力される。すなわち、Ｎ／Ｐ両チャネル・トランスミ
ッション・ゲートＷ３２はオフとなり、実施の形態１に
おいて説明したＮチャネル・トランスミッション・ゲー
トＮ３２と同様に動作する。
・トランスミッション・ゲートＷ３２の正相制御端子に
論理レベル“Ｌ”の信号が入力され、その逆相制御端子
にインバータＧ１０を介して論理レベル“Ｈ”の信号が
入力される。すなわち、Ｎ／Ｐ両チャネル・トランスミ
ッション・ゲートＷ３２はオフとなり、実施の形態１に
おいて説明したＮチャネル・トランスミッション・ゲー
トＮ３２と同様に動作する。
【００８５】よって、第２のモード切り替え入力信号Ｌ
ＤＰの論理レベルが“Ｌ”である場合には、実施の形態
１と同様に、実施の形態２にかかる半導体集積回路装置
を構成するスキャン・フリップ・フロップを、従来通り
スキャンテストをおこなうために用いることができる。
ＤＰの論理レベルが“Ｌ”である場合には、実施の形態
１と同様に、実施の形態２にかかる半導体集積回路装置
を構成するスキャン・フリップ・フロップを、従来通り
スキャンテストをおこなうために用いることができる。
【００８６】つぎに、第２のモード切り替え入力信号Ｌ
ＤＰの論理レベルが“Ｈ”となり、スキャン・フリップ
・フロップをＬｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能モー
ドに選択した場合を考える。この場合、セレクタ部２１
は、第２のモード切り替え入力信号ＬＤＰの論理レベル
に依存しないため、上述同様に動作し、ここではその説
明を省略する。
ＤＰの論理レベルが“Ｈ”となり、スキャン・フリップ
・フロップをＬｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能モー
ドに選択した場合を考える。この場合、セレクタ部２１
は、第２のモード切り替え入力信号ＬＤＰの論理レベル
に依存しないため、上述同様に動作し、ここではその説
明を省略する。
【００８７】さらにこの場合、第１のラッチ部２２のＯ
ＲゲートＯＲ１の入力端子の一方に、論理レベルが
“Ｈ”の第２のモード切り替え入力信号ＬＤＰが入力さ
れることになるため、ＯＲゲートＯＲ１は、入力端子の
他方に入力されるクロック信号Ｔの論理レベルとは無関
係に論理レベル“Ｈ”の信号を出力する。これにより、
Ｎ／Ｐ両チャネル・トランスミッション・ゲートＷ２１
はオン状態を維持し、セレクタ部２１から出力された通
常動作用入力信号Ｄまたは回路診断用入力信号ＳＩを、
Ｎ／Ｐ両チャネル・トランスミッション・ゲートＷ２１
およびインバータＧ２１を介して、反転して出力する。
ＲゲートＯＲ１の入力端子の一方に、論理レベルが
“Ｈ”の第２のモード切り替え入力信号ＬＤＰが入力さ
れることになるため、ＯＲゲートＯＲ１は、入力端子の
他方に入力されるクロック信号Ｔの論理レベルとは無関
係に論理レベル“Ｈ”の信号を出力する。これにより、
Ｎ／Ｐ両チャネル・トランスミッション・ゲートＷ２１
はオン状態を維持し、セレクタ部２１から出力された通
常動作用入力信号Ｄまたは回路診断用入力信号ＳＩを、
Ｎ／Ｐ両チャネル・トランスミッション・ゲートＷ２１
およびインバータＧ２１を介して、反転して出力する。
【００８８】同様に、第２のラッチ部２３においても、
ＯＲゲートＯＲ２の入力端子の一方に、論理レベルが
“Ｈ”の第２のモード切り替え入力信号ＬＤＰが入力さ
れることになるため、ＯＲゲートＯＲ２は、入力端子の
他方に入力されるクロック信号Ｔの論理レベルとは無関
係に論理レベル“Ｈ”の信号を出力する。これにより、
Ｎ／Ｐ両チャネル・トランスミッション・ゲートＷ３１
はオン状態を維持し、第１のラッチ部２２から出力され
た信号を、Ｎ／Ｐ両チャネル・トランスミッション・ゲ
ートＷ３１およびインバータＧ３１を介して、反転して
出力する。
ＯＲゲートＯＲ２の入力端子の一方に、論理レベルが
“Ｈ”の第２のモード切り替え入力信号ＬＤＰが入力さ
れることになるため、ＯＲゲートＯＲ２は、入力端子の
他方に入力されるクロック信号Ｔの論理レベルとは無関
係に論理レベル“Ｈ”の信号を出力する。これにより、
Ｎ／Ｐ両チャネル・トランスミッション・ゲートＷ３１
はオン状態を維持し、第１のラッチ部２２から出力され
た信号を、Ｎ／Ｐ両チャネル・トランスミッション・ゲ
ートＷ３１およびインバータＧ３１を介して、反転して
出力する。
【００８９】よって、第２のモード切り替え入力信号Ｌ
ＤＰの論理レベルが“Ｈ”である場合には、このスキャ
ン・フリップ・フロップは、セレクタ部２１に入力され
た通常動作用入力信号Ｄまたは回路診断用入力信号ＳＩ
をその論理レベルのまま、セレクタ部２１、第１のラッ
チ部２２および第２のラッチ部２３を介して外部へと伝
達する。
ＤＰの論理レベルが“Ｈ”である場合には、このスキャ
ン・フリップ・フロップは、セレクタ部２１に入力され
た通常動作用入力信号Ｄまたは回路診断用入力信号ＳＩ
をその論理レベルのまま、セレクタ部２１、第１のラッ
チ部２２および第２のラッチ部２３を介して外部へと伝
達する。
【００９０】これにより、実施の形態２にかかる半導体
集積回路装置を構成するスキャン・フリップ・フロップ
は、実施の形態１の場合と同様に、記憶素子として機能
せず、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能を果たす。
集積回路装置を構成するスキャン・フリップ・フロップ
は、実施の形態１の場合と同様に、記憶素子として機能
せず、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能を果たす。
【００９１】以上に説明したとおり、実施の形態２にか
かる半導体集積回路装置によれば、従来のスキャン・フ
リップ・フロップのそれぞれのラッチ部内にＯＲゲート
を設け、そのＯＲゲートの出力信号により、それぞれラ
ッチ部への信号の入力を許可するＮチャネル・トランス
ミッション・ゲートをオン／オフ制御し、さらにそれぞ
れのＯＲゲートに、上記Ｎチャネル・トランスミッショ
ン・ゲートをオン／オフ制御するクロック信号Ｔと、第
２のモード切り替え用入力信号ＬＤＰとを入力するの
で、第２のモード切り替え用入力信号ＬＤＰの論理レベ
ルを“Ｈ”とすることで従来のスキャンテストを実行で
き、第２のモード切り替え用入力信号ＬＤＰの論理レベ
ルを“Ｌ”とすることでＬｏｎｇ Ｄｅｌａｙ Ｐａｔ
ｈ機能を実行することができる。
かる半導体集積回路装置によれば、従来のスキャン・フ
リップ・フロップのそれぞれのラッチ部内にＯＲゲート
を設け、そのＯＲゲートの出力信号により、それぞれラ
ッチ部への信号の入力を許可するＮチャネル・トランス
ミッション・ゲートをオン／オフ制御し、さらにそれぞ
れのＯＲゲートに、上記Ｎチャネル・トランスミッショ
ン・ゲートをオン／オフ制御するクロック信号Ｔと、第
２のモード切り替え用入力信号ＬＤＰとを入力するの
で、第２のモード切り替え用入力信号ＬＤＰの論理レベ
ルを“Ｈ”とすることで従来のスキャンテストを実行で
き、第２のモード切り替え用入力信号ＬＤＰの論理レベ
ルを“Ｌ”とすることでＬｏｎｇ Ｄｅｌａｙ Ｐａｔ
ｈ機能を実行することができる。
【００９２】すなわち、テスト容易化設計された半導体
集積回路装置において、別途ゲート回路群を追加するこ
となく、スキャン・フリップ・フロップの構成におい
て、スキャンテストと伝搬遅延時間のモニタリングとを
選択的に実行することができ、回路規模の増大を抑える
ことが可能になる。
集積回路装置において、別途ゲート回路群を追加するこ
となく、スキャン・フリップ・フロップの構成におい
て、スキャンテストと伝搬遅延時間のモニタリングとを
選択的に実行することができ、回路規模の増大を抑える
ことが可能になる。
【００９３】さらに、セレクタ部２１、第１のラッチ部
２２および第２のラッチ部２３において、オン／オフ制
御されるトランスミッション・ゲートとして、Ｎ／Ｐ両
チャネル・トランスミッション・ゲートを用いているた
め、論理レベル“Ｈ”の信号を安定にかつ確実に伝達す
ることができ、テストの精度を向上させることが可能に
なる。
２２および第２のラッチ部２３において、オン／オフ制
御されるトランスミッション・ゲートとして、Ｎ／Ｐ両
チャネル・トランスミッション・ゲートを用いているた
め、論理レベル“Ｈ”の信号を安定にかつ確実に伝達す
ることができ、テストの精度を向上させることが可能に
なる。
【００９４】実施の形態３．つぎに、実施の形態３にか
かる半導体集積回路装置について説明する。実施の形態
３にかかる半導体集積回路装置は、実施の形態１にかか
る半導体集積回路装置を構成するスキャン・フリップ・
フロップにおいて、第１のラッチ部１２および第２のラ
ッチ部１３のそれぞれに、Ｌｏｎｇ Ｄｅｌａｙ Ｐａ
ｔｈ機能・モード時の誤動作を防止するためのＰチャネ
ル・トランスミッション・ゲートを設けた点が異なる。
なお、他の構成および動作は、実施の形態１と同様であ
る。
かる半導体集積回路装置について説明する。実施の形態
３にかかる半導体集積回路装置は、実施の形態１にかか
る半導体集積回路装置を構成するスキャン・フリップ・
フロップにおいて、第１のラッチ部１２および第２のラ
ッチ部１３のそれぞれに、Ｌｏｎｇ Ｄｅｌａｙ Ｐａ
ｔｈ機能・モード時の誤動作を防止するためのＰチャネ
ル・トランスミッション・ゲートを設けた点が異なる。
なお、他の構成および動作は、実施の形態１と同様であ
る。
【００９５】図１に示したスキャン・フリップ・フロッ
プにおいては、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能・
モードが選択された状態に、常時Ｎチャネル・トランス
ミッション・ゲートＮ２１およびＮ３１をオンにして、
セレクタ部１１から出力された信号を第１のラッチ部１
２および第２のラッチ部１３を介して外部に伝達するも
のであったが、クロック信号Ｔの論理レベルの状態によ
っては、Ｎチャネル・トランスミッション・ゲートＮ２
２およびＮ３２がそれぞれオン状態となって、それぞれ
インバータＧ２２およびＧ３２の出力信号をインバータ
Ｇ２２およびＧ３２へと再帰入力される場合が生じる。
プにおいては、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能・
モードが選択された状態に、常時Ｎチャネル・トランス
ミッション・ゲートＮ２１およびＮ３１をオンにして、
セレクタ部１１から出力された信号を第１のラッチ部１
２および第２のラッチ部１３を介して外部に伝達するも
のであったが、クロック信号Ｔの論理レベルの状態によ
っては、Ｎチャネル・トランスミッション・ゲートＮ２
２およびＮ３２がそれぞれオン状態となって、それぞれ
インバータＧ２２およびＧ３２の出力信号をインバータ
Ｇ２２およびＧ３２へと再帰入力される場合が生じる。
【００９６】すなわち、インバータＧ２１およびＧ３１
の入力段において、それぞれＮチャネル・トランスミッ
ション・ゲートＮ２１およびＮ３１を介して伝達された
信号と、インバータＧ２２およびＧ３２の出力信号との
衝突が生じ、これにより第１のラッチ部１２および第２
のラッチ部１３が誤動作するおそれがあった。
の入力段において、それぞれＮチャネル・トランスミッ
ション・ゲートＮ２１およびＮ３１を介して伝達された
信号と、インバータＧ２２およびＧ３２の出力信号との
衝突が生じ、これにより第１のラッチ部１２および第２
のラッチ部１３が誤動作するおそれがあった。
【００９７】そこで、実施の形態３にかかる半導体集積
回路装置を構成するスキャン・フリップ・フロップで
は、第１のラッチ部および第２のラッチ部内に、インバ
ータＧ２１およびＧ３１の入力段における信号の衝突を
回避するためのＰチャネル・トランスミッション・ゲー
トを設けている。
回路装置を構成するスキャン・フリップ・フロップで
は、第１のラッチ部および第２のラッチ部内に、インバ
ータＧ２１およびＧ３１の入力段における信号の衝突を
回避するためのＰチャネル・トランスミッション・ゲー
トを設けている。
【００９８】図３は、実施の形態３にかかる半導体集積
回路装置におけるスキャン・フリップ・フロップの回路
構成を示す図である。なお、図３において、図１と共通
する部分には同一符号を付してその説明を省略する。図
３に示すスキャン・フリップ・フロップは、セレクタ部
３１と、第１のラッチ部３２と、第２のラッチ部３３
と、クロック信号Ｔを反転して出力するインバータＧ１
０と、から構成されている。
回路装置におけるスキャン・フリップ・フロップの回路
構成を示す図である。なお、図３において、図１と共通
する部分には同一符号を付してその説明を省略する。図
３に示すスキャン・フリップ・フロップは、セレクタ部
３１と、第１のラッチ部３２と、第２のラッチ部３３
と、クロック信号Ｔを反転して出力するインバータＧ１
０と、から構成されている。
【００９９】セレクタ部３１は、図１に示したセレクタ
部１１と同構成および同動作であるため、ここではその
説明を省略する。第１のラッチ部３２は、実施の形態１
において説明した第１のラッチ部１２と同様に、セレク
タ部３１により選択出力された通常動作用入力信号Ｄま
たは回路診断用入力信号ＳＩを入力し、クロック信号Ｔ
および第２のモード切り替え入力信号ＬＤＰに応じて、
スキャンテスト・モードにおける信号の保持および次段
の第２のラッチ部３３への伝達と、ＬｏｎｇＤｅｌａｙ
Ｐａｔｈ機能・モードにおける信号の第２のラッチ部
３３への伝達と、を選択する回路である。
部１１と同構成および同動作であるため、ここではその
説明を省略する。第１のラッチ部３２は、実施の形態１
において説明した第１のラッチ部１２と同様に、セレク
タ部３１により選択出力された通常動作用入力信号Ｄま
たは回路診断用入力信号ＳＩを入力し、クロック信号Ｔ
および第２のモード切り替え入力信号ＬＤＰに応じて、
スキャンテスト・モードにおける信号の保持および次段
の第２のラッチ部３３への伝達と、ＬｏｎｇＤｅｌａｙ
Ｐａｔｈ機能・モードにおける信号の第２のラッチ部
３３への伝達と、を選択する回路である。
【０１００】この第１のラッチ部３２は、ＯＲゲートＯ
Ｒ１と、インバータＧ２１と、インバータＧ２２と、第
２のモード切り替え入力信号ＬＤＰを制御端子（ゲー
ト）に入力し、接点端子の一方（ソースまたはドレイ
ン）をインバータＧ２１の入力端子に接続するＰチャネ
ル・トランスミッション・ゲートＰ２１と、制御端子
（ゲート）をＯＲゲートＯＲ１の出力端子に接続すると
ともに、接点端子の一方（ソースまたはドレイン）を第
１のラッチ部３２の入力端子としてセレクタ部３１の出
力端子に接続し、接点端子の他方（ドレインまたはソー
ス）をインバータＧ２１の入力端子に接続するＮチャネ
ル・トランスミッション・ゲートＮ２１と、インバータ
Ｇ１０の出力信号を制御端子（ゲート）に入力するとと
もに、接点端子の一方（ソースまたはドレイン）にＰチ
ャネル・トランスミッション・ゲートＰ２１の接点端子
の他方（ドレインまたはソース）を接続し、接点端子の
他方（ドレインまたはソース）にインバータＧ２２の出
力端子を接続するＮチャネル・トランスミッション・ゲ
ートＮ２２と、から構成される。
Ｒ１と、インバータＧ２１と、インバータＧ２２と、第
２のモード切り替え入力信号ＬＤＰを制御端子（ゲー
ト）に入力し、接点端子の一方（ソースまたはドレイ
ン）をインバータＧ２１の入力端子に接続するＰチャネ
ル・トランスミッション・ゲートＰ２１と、制御端子
（ゲート）をＯＲゲートＯＲ１の出力端子に接続すると
ともに、接点端子の一方（ソースまたはドレイン）を第
１のラッチ部３２の入力端子としてセレクタ部３１の出
力端子に接続し、接点端子の他方（ドレインまたはソー
ス）をインバータＧ２１の入力端子に接続するＮチャネ
ル・トランスミッション・ゲートＮ２１と、インバータ
Ｇ１０の出力信号を制御端子（ゲート）に入力するとと
もに、接点端子の一方（ソースまたはドレイン）にＰチ
ャネル・トランスミッション・ゲートＰ２１の接点端子
の他方（ドレインまたはソース）を接続し、接点端子の
他方（ドレインまたはソース）にインバータＧ２２の出
力端子を接続するＮチャネル・トランスミッション・ゲ
ートＮ２２と、から構成される。
【０１０１】また、第２のラッチ部３３は、実施の形態
１において説明した第２のラッチ部１３と同様に、第１
のラッチ部３２から出力された信号を入力し、クロック
信号Ｔおよび第２のモード切り替え入力信号ＬＤＰに応
じて、スキャンテスト・モードにおける信号の保持およ
び外部への出力と、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機
能・モードにおける信号の外部への出力と、を選択する
回路である。
１において説明した第２のラッチ部１３と同様に、第１
のラッチ部３２から出力された信号を入力し、クロック
信号Ｔおよび第２のモード切り替え入力信号ＬＤＰに応
じて、スキャンテスト・モードにおける信号の保持およ
び外部への出力と、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機
能・モードにおける信号の外部への出力と、を選択する
回路である。
【０１０２】この第２のラッチ部３３は、ＯＲゲートＯ
Ｒ２と、インバータＧ３１と、インバータＧ３２と、第
２のモード切り替え入力信号ＬＤＰを制御端子（ゲー
ト）に入力し、接点端子の一方（ソースまたはドレイ
ン）をインバータＧ３１の入力端子に接続するＰチャネ
ル・トランスミッション・ゲートＰ３１と、制御端子
（ゲート）をＯＲゲートＯＲ１の出力端子に接続すると
ともに、接点端子の一方（ソースまたはドレイン）を第
２のラッチ部３３の入力端子として第１のラッチ部３２
の出力端子に接続し、接点端子の他方（ドレインまたは
ソース）をインバータＧ３１の入力端子に接続するＮチ
ャネル・トランスミッション・ゲートＮ３１と、クロッ
ク信号Ｔを制御端子（ゲート）に入力するとともに、接
点端子の一方（ソースまたはドレイン）にＰチャネル・
トランスミッション・ゲートＰ３１の接点端子の他方
（ドレインまたはソース）を接続し、接点端子の他方
（ドレインまたはソース）にインバータＧ３２の出力端
子を接続するＮチャネル・トランスミッション・ゲート
Ｎ３２と、から構成される。
Ｒ２と、インバータＧ３１と、インバータＧ３２と、第
２のモード切り替え入力信号ＬＤＰを制御端子（ゲー
ト）に入力し、接点端子の一方（ソースまたはドレイ
ン）をインバータＧ３１の入力端子に接続するＰチャネ
ル・トランスミッション・ゲートＰ３１と、制御端子
（ゲート）をＯＲゲートＯＲ１の出力端子に接続すると
ともに、接点端子の一方（ソースまたはドレイン）を第
２のラッチ部３３の入力端子として第１のラッチ部３２
の出力端子に接続し、接点端子の他方（ドレインまたは
ソース）をインバータＧ３１の入力端子に接続するＮチ
ャネル・トランスミッション・ゲートＮ３１と、クロッ
ク信号Ｔを制御端子（ゲート）に入力するとともに、接
点端子の一方（ソースまたはドレイン）にＰチャネル・
トランスミッション・ゲートＰ３１の接点端子の他方
（ドレインまたはソース）を接続し、接点端子の他方
（ドレインまたはソース）にインバータＧ３２の出力端
子を接続するＮチャネル・トランスミッション・ゲート
Ｎ３２と、から構成される。
【０１０３】つぎに、このスキャン・フリップ・フロッ
プの動作について説明する。まず、第１のモード切り替
え用入力信号ＳＭＣの論理レベルが“Ｌ”となりテスト
モードが選択され、かつ第２のモード切り替え入力信号
ＬＤＰの論理レベルが“Ｌ”となり、スキャンテスト・
モードが選択された場合を考える。
プの動作について説明する。まず、第１のモード切り替
え用入力信号ＳＭＣの論理レベルが“Ｌ”となりテスト
モードが選択され、かつ第２のモード切り替え入力信号
ＬＤＰの論理レベルが“Ｌ”となり、スキャンテスト・
モードが選択された場合を考える。
【０１０４】この場合、クロック信号Ｔの論理レベルが
“Ｈ”になると、第１のラッチ部３２において、ＯＲゲ
ートＯＲ１は論理レベル“Ｈ”の信号を出力するため、
Ｎチャネル・トランスミッション・ゲートＮ２１は、そ
の制御端子に論理レベル“Ｈ”の信号が入力されてオン
となる。また、Ｎチャネル・トランスミッション・ゲー
トＮ２２は、その制御端子にインバータＧ１０を介して
論理レベル“Ｌ”の信号が入力されてオフとなる。
“Ｈ”になると、第１のラッチ部３２において、ＯＲゲ
ートＯＲ１は論理レベル“Ｈ”の信号を出力するため、
Ｎチャネル・トランスミッション・ゲートＮ２１は、そ
の制御端子に論理レベル“Ｈ”の信号が入力されてオン
となる。また、Ｎチャネル・トランスミッション・ゲー
トＮ２２は、その制御端子にインバータＧ１０を介して
論理レベル“Ｌ”の信号が入力されてオフとなる。
【０１０５】さらに、Ｐチャネル・トランスミッション
・ゲートＰ２１は、その制御端子に第２のモード切り替
え入力信号ＬＤＰの論理レベル“Ｌ”が入力されてオン
となる。すなわち、インバータＧ２１の入力端子とＮチ
ャネル・トランスミッション・ゲートＮ２２の接点端子
の一方とは導通状態となり、実施の形態１における第１
のモード切り替え用入力信号ＳＭＣの論理レベルが
“Ｌ”であり、第２のモード切り替え入力信号ＬＤＰの
論理レベルが“Ｌ”であり、かつクロック信号Ｔの論理
レベルが“Ｈ”である場合の第１のラッチ部１２と同様
に動作する。
・ゲートＰ２１は、その制御端子に第２のモード切り替
え入力信号ＬＤＰの論理レベル“Ｌ”が入力されてオン
となる。すなわち、インバータＧ２１の入力端子とＮチ
ャネル・トランスミッション・ゲートＮ２２の接点端子
の一方とは導通状態となり、実施の形態１における第１
のモード切り替え用入力信号ＳＭＣの論理レベルが
“Ｌ”であり、第２のモード切り替え入力信号ＬＤＰの
論理レベルが“Ｌ”であり、かつクロック信号Ｔの論理
レベルが“Ｈ”である場合の第１のラッチ部１２と同様
に動作する。
【０１０６】また、同じくクロック信号Ｔの論理レベル
が“Ｈ”の状態において、第２のラッチ部３３では、Ｏ
ＲゲートＯＲ２は論理レベル“Ｌ”の信号を出力するた
め、Ｎチャネル・トランスミッション・ゲートＮ３１
は、その制御端子に論理レベル“Ｌ”の信号が入力され
てオフとなる。また、Ｎチャネル・トランスミッション
・ゲートＮ３２は、その制御端子に論理レベル“Ｈ”の
信号が入力されてオンとなる。
が“Ｈ”の状態において、第２のラッチ部３３では、Ｏ
ＲゲートＯＲ２は論理レベル“Ｌ”の信号を出力するた
め、Ｎチャネル・トランスミッション・ゲートＮ３１
は、その制御端子に論理レベル“Ｌ”の信号が入力され
てオフとなる。また、Ｎチャネル・トランスミッション
・ゲートＮ３２は、その制御端子に論理レベル“Ｈ”の
信号が入力されてオンとなる。
【０１０７】さらに、Ｐチャネル・トランスミッション
・ゲートＰ３１は、その制御端子に第２のモード切り替
え入力信号ＬＤＰの論理レベル“Ｌ”が入力されてオン
となる。すなわち、インバータＧ３１の入力端子とＮチ
ャネル・トランスミッション・ゲートＮ３２の接点端子
の一方とは導通状態となり、実施の形態１における第１
のモード切り替え用入力信号ＳＭＣの論理レベルが
“Ｌ”であり、第２のモード切り替え入力信号ＬＤＰの
論理レベルが“Ｌ”であり、かつクロック信号Ｔの論理
レベルが“Ｈ”である場合の第２のラッチ部１３と同様
に動作する。
・ゲートＰ３１は、その制御端子に第２のモード切り替
え入力信号ＬＤＰの論理レベル“Ｌ”が入力されてオン
となる。すなわち、インバータＧ３１の入力端子とＮチ
ャネル・トランスミッション・ゲートＮ３２の接点端子
の一方とは導通状態となり、実施の形態１における第１
のモード切り替え用入力信号ＳＭＣの論理レベルが
“Ｌ”であり、第２のモード切り替え入力信号ＬＤＰの
論理レベルが“Ｌ”であり、かつクロック信号Ｔの論理
レベルが“Ｈ”である場合の第２のラッチ部１３と同様
に動作する。
【０１０８】つづいて、クロック信号Ｔの論理レベルが
“Ｌ”になる場合では、ＯＲゲートＯＲ１は論理レベル
“Ｌ”の信号を出力するため、Ｎチャネル・トランスミ
ッション・ゲートＮ２１は、その制御端子に論理レベル
“Ｌ”の信号が入力されてオフとなり、Ｎチャネル・ト
ランスミッション・ゲートＮ２２は、その制御端子にイ
ンバータＧ１０を介して論理レベル“Ｈ”の信号が入力
されてオンとなる。
“Ｌ”になる場合では、ＯＲゲートＯＲ１は論理レベル
“Ｌ”の信号を出力するため、Ｎチャネル・トランスミ
ッション・ゲートＮ２１は、その制御端子に論理レベル
“Ｌ”の信号が入力されてオフとなり、Ｎチャネル・ト
ランスミッション・ゲートＮ２２は、その制御端子にイ
ンバータＧ１０を介して論理レベル“Ｈ”の信号が入力
されてオンとなる。
【０１０９】ここで、Ｐチャネル・トランスミッション
・ゲートＰ２１は、第２のモード切り替え入力信号ＬＤ
Ｐが論理レベル“Ｌ”のままであるため、インバータＧ
２１の入力端子とＮチャネル・トランスミッション・ゲ
ートＮ２２の接点端子の一方とは導通状態となる。すな
わち、実施の形態１における第１のモード切り替え用入
力信号ＳＭＣの論理レベル、第２のモード切り替え入力
信号ＬＤＰの論理レベルおよびクロック信号Ｔの論理レ
ベルがともに“Ｌ”である場合の第１のラッチ部１２と
同様に動作する。
・ゲートＰ２１は、第２のモード切り替え入力信号ＬＤ
Ｐが論理レベル“Ｌ”のままであるため、インバータＧ
２１の入力端子とＮチャネル・トランスミッション・ゲ
ートＮ２２の接点端子の一方とは導通状態となる。すな
わち、実施の形態１における第１のモード切り替え用入
力信号ＳＭＣの論理レベル、第２のモード切り替え入力
信号ＬＤＰの論理レベルおよびクロック信号Ｔの論理レ
ベルがともに“Ｌ”である場合の第１のラッチ部１２と
同様に動作する。
【０１１０】また、同じくクロック信号Ｔの論理レベル
が“Ｌ”の状態において、第２のラッチ部３３では、Ｏ
ＲゲートＯＲ２は論理レベル“Ｈ”の信号を出力するた
め、Ｎチャネル・トランスミッション・ゲートＮ３１
は、その制御端子に論理レベル“Ｈ”の信号が入力され
てオンとなる。また、Ｎチャネル・トランスミッション
・ゲートＮ３２は、その制御端子に論理レベル“Ｌ”の
信号が入力されてオフとなる。
が“Ｌ”の状態において、第２のラッチ部３３では、Ｏ
ＲゲートＯＲ２は論理レベル“Ｈ”の信号を出力するた
め、Ｎチャネル・トランスミッション・ゲートＮ３１
は、その制御端子に論理レベル“Ｈ”の信号が入力され
てオンとなる。また、Ｎチャネル・トランスミッション
・ゲートＮ３２は、その制御端子に論理レベル“Ｌ”の
信号が入力されてオフとなる。
【０１１１】ここで、Ｐチャネル・トランスミッション
・ゲートＰ３１は、第２のモード切り替え入力信号ＬＤ
Ｐが論理レベル“Ｌ”のままであるため、インバータＧ
３１の入力端子とＮチャネル・トランスミッション・ゲ
ートＮ３２の接点端子の一方とは導通状態となる。すな
わち、実施の形態１における第１のモード切り替え用入
力信号ＳＭＣの論理レベル、第２のモード切り替え入力
信号ＬＤＰの論理レベルおよびクロック信号Ｔの論理レ
ベルがともに“Ｌ”である場合の第２のラッチ部１３と
同様に動作する。
・ゲートＰ３１は、第２のモード切り替え入力信号ＬＤ
Ｐが論理レベル“Ｌ”のままであるため、インバータＧ
３１の入力端子とＮチャネル・トランスミッション・ゲ
ートＮ３２の接点端子の一方とは導通状態となる。すな
わち、実施の形態１における第１のモード切り替え用入
力信号ＳＭＣの論理レベル、第２のモード切り替え入力
信号ＬＤＰの論理レベルおよびクロック信号Ｔの論理レ
ベルがともに“Ｌ”である場合の第２のラッチ部１３と
同様に動作する。
【０１１２】よって、第２のモード切り替え入力信号Ｌ
ＤＰの論理レベルが“Ｌ”である場合には、実施の形態
１と同様に、実施の形態３にかかる半導体集積回路装置
を構成するスキャン・フリップ・フロップを、従来通り
スキャンテストをおこなうために用いることができる。
ＤＰの論理レベルが“Ｌ”である場合には、実施の形態
１と同様に、実施の形態３にかかる半導体集積回路装置
を構成するスキャン・フリップ・フロップを、従来通り
スキャンテストをおこなうために用いることができる。
【０１１３】つぎに、第２のモード切り替え入力信号Ｌ
ＤＰの論理レベルが“Ｈ”となり、スキャン・フリップ
・フロップがＬｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能モー
ドに選択された場合を考える。この場合、セレクタ部３
１は、第２のモード切り替え入力信号ＬＤＰの論理レベ
ルに依存しないため、上述同様に動作し、ここではその
説明を省略する。
ＤＰの論理レベルが“Ｈ”となり、スキャン・フリップ
・フロップがＬｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能モー
ドに選択された場合を考える。この場合、セレクタ部３
１は、第２のモード切り替え入力信号ＬＤＰの論理レベ
ルに依存しないため、上述同様に動作し、ここではその
説明を省略する。
【０１１４】さらにこの場合、第１のラッチ部３２にお
いて、ＯＲゲートＯＲ１の入力端子の一方に、論理レベ
ル“Ｈ”の第２のモード切り替え入力信号ＬＤＰが入力
されることになるため、ＯＲゲートＯＲ１は、入力端子
の他方に入力されるクロック信号Ｔの論理レベルとは無
関係に論理レベル“Ｈ”の信号を出力する。これによ
り、Ｎチャネル・トランスミッション・ゲートＮ２１は
オン状態を維持し、セレクタ部３１から出力された通常
動作用入力信号Ｄまたは回路診断用入力信号ＳＩを、Ｎ
チャネル・トランスミッション・ゲートＮ２１およびイ
ンバータＧ２１を介して、反転して出力する。
いて、ＯＲゲートＯＲ１の入力端子の一方に、論理レベ
ル“Ｈ”の第２のモード切り替え入力信号ＬＤＰが入力
されることになるため、ＯＲゲートＯＲ１は、入力端子
の他方に入力されるクロック信号Ｔの論理レベルとは無
関係に論理レベル“Ｈ”の信号を出力する。これによ
り、Ｎチャネル・トランスミッション・ゲートＮ２１は
オン状態を維持し、セレクタ部３１から出力された通常
動作用入力信号Ｄまたは回路診断用入力信号ＳＩを、Ｎ
チャネル・トランスミッション・ゲートＮ２１およびイ
ンバータＧ２１を介して、反転して出力する。
【０１１５】この際、Ｐチャネル・トランスミッション
・ゲートＰ２１は、第２のモード切り替え入力信号ＬＤ
Ｐが論理レベル“Ｈ”であるためにオフとなり、Ｎチャ
ネル・トランスミッション・ゲートＮ２２のオン／オフ
状態、すなわちクロック信号Ｔの論理レベルの状態を問
わず、Ｎチャネル・トランスミッション・ゲートＮ２２
の接点端子の一方は開放状態となる。したがって、Ｌｏ
ｎｇ Ｄｅｌａｙ Ｐａｔｈ機能・モードが選択されて
いる場合に、インバータＧ２２の出力信号がインバータ
Ｇ２１に再帰入力されてしまうのを確実に防止でき、信
号の衝突を回避することができる。
・ゲートＰ２１は、第２のモード切り替え入力信号ＬＤ
Ｐが論理レベル“Ｈ”であるためにオフとなり、Ｎチャ
ネル・トランスミッション・ゲートＮ２２のオン／オフ
状態、すなわちクロック信号Ｔの論理レベルの状態を問
わず、Ｎチャネル・トランスミッション・ゲートＮ２２
の接点端子の一方は開放状態となる。したがって、Ｌｏ
ｎｇ Ｄｅｌａｙ Ｐａｔｈ機能・モードが選択されて
いる場合に、インバータＧ２２の出力信号がインバータ
Ｇ２１に再帰入力されてしまうのを確実に防止でき、信
号の衝突を回避することができる。
【０１１６】同様に、第２のラッチ部３３においても、
ＯＲゲートＯＲ２の入力端子の一方に、論理レベル
“Ｈ”の第２のモード切り替え入力信号ＬＤＰが入力さ
れることになるため、ＯＲゲートＯＲ２は、入力端子の
他方に入力されるクロック信号Ｔのの反転信号の論理レ
ベルとは無関係に論理レベル“Ｈ”の信号を出力する。
これにより、Ｎチャネル・トランスミッション・ゲート
Ｎ３１はオン状態を維持し、第１のラッチ部３２から出
力された信号を、Ｎチャネル・トランスミッション・ゲ
ートＮ３１およびインバータＧ３１を介して、反転して
出力する。
ＯＲゲートＯＲ２の入力端子の一方に、論理レベル
“Ｈ”の第２のモード切り替え入力信号ＬＤＰが入力さ
れることになるため、ＯＲゲートＯＲ２は、入力端子の
他方に入力されるクロック信号Ｔのの反転信号の論理レ
ベルとは無関係に論理レベル“Ｈ”の信号を出力する。
これにより、Ｎチャネル・トランスミッション・ゲート
Ｎ３１はオン状態を維持し、第１のラッチ部３２から出
力された信号を、Ｎチャネル・トランスミッション・ゲ
ートＮ３１およびインバータＧ３１を介して、反転して
出力する。
【０１１７】この際、Ｐチャネル・トランスミッション
・ゲートＰ３１は、第２のモード切り替え入力信号ＬＤ
Ｐが論理レベル“Ｈ”であるためにオフとなり、Ｎチャ
ネル・トランスミッション・ゲートＮ３２のオン／オフ
状態、すなわちクロック信号Ｔの論理レベルの状態を問
わず、Ｎチャネル・トランスミッション・ゲートＮ２２
の接点端子の一方は開放状態となる。したがって、Ｌｏ
ｎｇ Ｄｅｌａｙ Ｐａｔｈ機能・モードが選択されて
いる場合に、インバータＧ３２の出力信号がインバータ
Ｇ３１に再帰入力されてしまうのを確実に防止でき、信
号の衝突を回避することができる。
・ゲートＰ３１は、第２のモード切り替え入力信号ＬＤ
Ｐが論理レベル“Ｈ”であるためにオフとなり、Ｎチャ
ネル・トランスミッション・ゲートＮ３２のオン／オフ
状態、すなわちクロック信号Ｔの論理レベルの状態を問
わず、Ｎチャネル・トランスミッション・ゲートＮ２２
の接点端子の一方は開放状態となる。したがって、Ｌｏ
ｎｇ Ｄｅｌａｙ Ｐａｔｈ機能・モードが選択されて
いる場合に、インバータＧ３２の出力信号がインバータ
Ｇ３１に再帰入力されてしまうのを確実に防止でき、信
号の衝突を回避することができる。
【０１１８】よって、第２のモード切り替え入力信号Ｌ
ＤＰの論理レベルが“Ｈ”である場合には、このスキャ
ン・フリップ・フロップは、上述したような信号の衝突
が発生するおそれもなく、実施の形態１の場合と同様
に、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能を果たすこと
が可能になる。
ＤＰの論理レベルが“Ｈ”である場合には、このスキャ
ン・フリップ・フロップは、上述したような信号の衝突
が発生するおそれもなく、実施の形態１の場合と同様
に、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能を果たすこと
が可能になる。
【０１１９】以上に説明したとおり、実施の形態３にか
かる半導体集積回路装置によれば、従来のスキャン・フ
リップ・フロップのそれぞれのラッチ部内にＯＲゲート
を設け、そのＯＲゲートの出力信号により、それぞれラ
ッチ部への信号の入力を許可するＮチャネル・トランス
ミッション・ゲートをオン／オフ制御し、さらにそれぞ
れのＯＲゲートに、上記Ｎチャネル・トランスミッショ
ン・ゲートをオン／オフ制御するクロック信号Ｔと、第
２のモード切り替え用入力信号ＬＤＰとを入力するの
で、第２のモード切り替え用入力信号ＬＤＰの論理レベ
ルを“Ｈ”とすることで従来のスキャンテストを実行で
き、第２のモード切り替え用入力信号ＬＤＰの論理レベ
ルを“Ｌ”とすることでＬｏｎｇ Ｄｅｌａｙ Ｐａｔ
ｈ機能を実行することができる。
かる半導体集積回路装置によれば、従来のスキャン・フ
リップ・フロップのそれぞれのラッチ部内にＯＲゲート
を設け、そのＯＲゲートの出力信号により、それぞれラ
ッチ部への信号の入力を許可するＮチャネル・トランス
ミッション・ゲートをオン／オフ制御し、さらにそれぞ
れのＯＲゲートに、上記Ｎチャネル・トランスミッショ
ン・ゲートをオン／オフ制御するクロック信号Ｔと、第
２のモード切り替え用入力信号ＬＤＰとを入力するの
で、第２のモード切り替え用入力信号ＬＤＰの論理レベ
ルを“Ｈ”とすることで従来のスキャンテストを実行で
き、第２のモード切り替え用入力信号ＬＤＰの論理レベ
ルを“Ｌ”とすることでＬｏｎｇ Ｄｅｌａｙ Ｐａｔ
ｈ機能を実行することができる。
【０１２０】すなわち、テスト容易化設計された半導体
集積回路装置において、別途ゲート回路群を追加するこ
となく、スキャン・フリップ・フロップの構成におい
て、スキャンテストと伝搬遅延時間のモニタリングとを
選択的に実行することができ、回路規模の増大を抑える
ことが可能になる。
集積回路装置において、別途ゲート回路群を追加するこ
となく、スキャン・フリップ・フロップの構成におい
て、スキャンテストと伝搬遅延時間のモニタリングとを
選択的に実行することができ、回路規模の増大を抑える
ことが可能になる。
【０１２１】さらに、第１のラッチ部２２および第２の
ラッチ部２３において、ＬｏｎｇＤｅｌａｙ Ｐａｔｈ
機能・モードが選択されている場合に、インバータＧ２
２およびＧ３２のそれぞれの出力信号の伝達を完全に遮
断するＰチャネル・トランスミッション・ゲートを設け
ているため、インバータＧ２１およびＧ３１の入力段に
おける信号の衝突を回避でき、伝搬遅延時間のモニタリ
ングをより安定かつ信頼性高くおこなうことが可能にな
る。
ラッチ部２３において、ＬｏｎｇＤｅｌａｙ Ｐａｔｈ
機能・モードが選択されている場合に、インバータＧ２
２およびＧ３２のそれぞれの出力信号の伝達を完全に遮
断するＰチャネル・トランスミッション・ゲートを設け
ているため、インバータＧ２１およびＧ３１の入力段に
おける信号の衝突を回避でき、伝搬遅延時間のモニタリ
ングをより安定かつ信頼性高くおこなうことが可能にな
る。
【０１２２】また、図３において示した各トランスミッ
ション・ゲートは、実施の形態２において説明したよう
にそれぞれＮ／Ｐ両チャネル・トランスミッション・ゲ
ートに置換することができる。
ション・ゲートは、実施の形態２において説明したよう
にそれぞれＮ／Ｐ両チャネル・トランスミッション・ゲ
ートに置換することができる。
【０１２３】なお、実施の形態１〜３において説明した
半導体集積回路装置において、スキャン・フリップ・フ
ロップを構成する各トランスミッション・ゲートは、上
述したＮチャネルかＰチャネルかは限定せず、インバー
タとの組み合わせにより適宜設計的に選択可能である。
半導体集積回路装置において、スキャン・フリップ・フ
ロップを構成する各トランスミッション・ゲートは、上
述したＮチャネルかＰチャネルかは限定せず、インバー
タとの組み合わせにより適宜設計的に選択可能である。
【０１２４】
【発明の効果】以上、説明したとおり、この発明によれ
ば、テスト容易化設計されて構成されたラッチ回路が、
スキャンテストのために保持手段として機能するととも
に、その構成要素である論理ゲートを利用して、Ｌｏｎ
ｇ Ｄｅｌａｙ Ｐａｔｈ機能をも果たすので、Ｌｏｎ
ｇ Ｄｅｌａｙ Ｐａｔｈ機能を付加するために別途ゲ
ート回路群を追加することなく、一つのラッチ回路にお
いて、スキャンテストと伝搬遅延時間のモニタリングと
を選択的に実行することができ、回路規模の増大を抑え
ることが可能になるという効果を奏する。
ば、テスト容易化設計されて構成されたラッチ回路が、
スキャンテストのために保持手段として機能するととも
に、その構成要素である論理ゲートを利用して、Ｌｏｎ
ｇ Ｄｅｌａｙ Ｐａｔｈ機能をも果たすので、Ｌｏｎ
ｇ Ｄｅｌａｙ Ｐａｔｈ機能を付加するために別途ゲ
ート回路群を追加することなく、一つのラッチ回路にお
いて、スキャンテストと伝搬遅延時間のモニタリングと
を選択的に実行することができ、回路規模の増大を抑え
ることが可能になるという効果を奏する。
【０１２５】つぎの発明によれば、第１の制御部によっ
て、スキャンテストかＬｏｎｇ Ｄｅｌａｙ Ｐａｔｈ
機能の実行かを選択し、スキャンテストが選択された場
合に、論理ゲート部がスキャンテストのための保持手段
として機能して、ＬｏｎｇＤｅｌａｙ Ｐａｔｈ機能が
選択された場合に、論理ゲート部の構成要素である論理
ゲートを利用して、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機
能をも果たすので、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機
能を付加するために別途ゲート回路群を追加することな
く、かつ、一つのラッチ回路において、従来のラッチ回
路の構成を大きく変更することなく、スキャンテストと
伝搬遅延時間のモニタリングとを選択的に実行すること
ができ、回路規模の増大を抑えることが可能になるとい
う効果を奏する。
て、スキャンテストかＬｏｎｇ Ｄｅｌａｙ Ｐａｔｈ
機能の実行かを選択し、スキャンテストが選択された場
合に、論理ゲート部がスキャンテストのための保持手段
として機能して、ＬｏｎｇＤｅｌａｙ Ｐａｔｈ機能が
選択された場合に、論理ゲート部の構成要素である論理
ゲートを利用して、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機
能をも果たすので、Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機
能を付加するために別途ゲート回路群を追加することな
く、かつ、一つのラッチ回路において、従来のラッチ回
路の構成を大きく変更することなく、スキャンテストと
伝搬遅延時間のモニタリングとを選択的に実行すること
ができ、回路規模の増大を抑えることが可能になるとい
う効果を奏する。
【０１２６】つぎの発明によれば、第１の制御部が伝送
信号を論理ゲート部に伝送する際の伝送可否と、第２の
制御部が伝送信号を伝送するかまたは保持するか選択
を、それぞれ第１および第２のトランスミッション・ゲ
ートによって制御しているので、当該第１および第２の
トランスミッション・ゲートに与える信号の論理レベル
を適宜選択することで、スキャンテスト・モードかＬｏ
ｎｇ Ｄｅｌａｙ Ｐａｔｈ機能・モードかの選択が可
能になり、スキャンテストかＬｏｎｇ Ｄｅｌａｙ Ｐ
ａｔｈ機能の実行かを容易に切り替えることができると
いう効果を奏する。
信号を論理ゲート部に伝送する際の伝送可否と、第２の
制御部が伝送信号を伝送するかまたは保持するか選択
を、それぞれ第１および第２のトランスミッション・ゲ
ートによって制御しているので、当該第１および第２の
トランスミッション・ゲートに与える信号の論理レベル
を適宜選択することで、スキャンテスト・モードかＬｏ
ｎｇ Ｄｅｌａｙ Ｐａｔｈ機能・モードかの選択が可
能になり、スキャンテストかＬｏｎｇ Ｄｅｌａｙ Ｐ
ａｔｈ機能の実行かを容易に切り替えることができると
いう効果を奏する。
【０１２７】つぎの発明によれば、第１の制御部および
第２制御部における伝送信号の伝送または保持を制御す
るのに、Ｎ／Ｐ両チャネル・トランスミッション・ゲー
トを用いることで、論理レベル“Ｈ”の伝送信号を安定
にかつ確実に伝達することができ、テストの精度を向上
させることが可能になるという効果を奏する。
第２制御部における伝送信号の伝送または保持を制御す
るのに、Ｎ／Ｐ両チャネル・トランスミッション・ゲー
トを用いることで、論理レベル“Ｈ”の伝送信号を安定
にかつ確実に伝達することができ、テストの精度を向上
させることが可能になるという効果を奏する。
【０１２８】つぎの発明によれば、第２のモード切り替
え用入力信号がＬｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能・
モードを表わす場合に、第３のトランスミッション・ゲ
ートによって、論理ゲート部を保持手段として機能させ
る際にのみ有効となる第２のインバータの出力信号が、
論理ゲート部を伝送手段として機能させる際にも有効に
なる第１のインバータに再帰的に入力されることを遮断
するので、ＬｏｎｇＤｅｌａｙ Ｐａｔｈ機能・モード
時に、上記第２のトランスミッション・ゲートがオンさ
れてしまうことで第１のインバータの入力段において発
生する信号の衝突を回避することができ、伝搬遅延時間
のモニタリングをより安定かつ信頼性高くおこなうこと
が可能になるという効果を奏する。
え用入力信号がＬｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能・
モードを表わす場合に、第３のトランスミッション・ゲ
ートによって、論理ゲート部を保持手段として機能させ
る際にのみ有効となる第２のインバータの出力信号が、
論理ゲート部を伝送手段として機能させる際にも有効に
なる第１のインバータに再帰的に入力されることを遮断
するので、ＬｏｎｇＤｅｌａｙ Ｐａｔｈ機能・モード
時に、上記第２のトランスミッション・ゲートがオンさ
れてしまうことで第１のインバータの入力段において発
生する信号の衝突を回避することができ、伝搬遅延時間
のモニタリングをより安定かつ信頼性高くおこなうこと
が可能になるという効果を奏する。
【図１】 実施の形態１にかかる半導体集積回路装置に
おけるスキャン・フリップ・フロップの回路構成を示す
図である。
おけるスキャン・フリップ・フロップの回路構成を示す
図である。
【図２】 実施の形態２にかかる半導体集積回路装置に
おけるスキャン・フリップ・フロップの回路構成を示す
図である。
おけるスキャン・フリップ・フロップの回路構成を示す
図である。
【図３】 実施の形態３にかかる半導体集積回路装置に
おけるスキャン・フリップ・フロップの回路構成を示す
図である。
おけるスキャン・フリップ・フロップの回路構成を示す
図である。
【図４】 従来におけるゲート回路群の回路構成を示す
図である。
図である。
【図５】 従来におけるスキャン・フリップ・フロップ
の回路構成を示す図である。
の回路構成を示す図である。
１１，２１，３１ セレクタ部、１２，１３，２２，２
３，３２，３３ ラッチ部、Ｇ１０，Ｇ１１，Ｇ２１，
Ｇ２２，Ｇ３１，Ｇ３２，Ｇ４１，Ｇ４２，Ｇ４３ イ
ンバータ、Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ３１，
Ｎ３２ Ｎチャネル・トランスミッション・ゲート、Ｏ
Ｒ１，ＯＲ２ ＯＲゲート、Ｐ２１，Ｐ２２，Ｐ３１
Ｐチャネル・トランスミッション・ゲート、Ｗ１１，Ｗ
１２，Ｗ２１，Ｗ２２，Ｗ３１，Ｗ３２ 両チャネル・
トランスミッション・ゲート。
３，３２，３３ ラッチ部、Ｇ１０，Ｇ１１，Ｇ２１，
Ｇ２２，Ｇ３１，Ｇ３２，Ｇ４１，Ｇ４２，Ｇ４３ イ
ンバータ、Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ３１，
Ｎ３２ Ｎチャネル・トランスミッション・ゲート、Ｏ
Ｒ１，ＯＲ２ ＯＲゲート、Ｐ２１，Ｐ２２，Ｐ３１
Ｐチャネル・トランスミッション・ゲート、Ｗ１１，Ｗ
１２，Ｗ２１，Ｗ２２，Ｗ３１，Ｗ３２ 両チャネル・
トランスミッション・ゲート。
Claims (5)
- 【請求項１】 論理回路の回路性能を診断するためのテ
スト容易化設計によって構成された半導体集積回路装置
において、 通常動作モード時に前記論理回路に入力される通常動作
用信号と、テストモード時に前記論理回路に入力される
回路診断用入力信号と、を第１のモード切り替え用入力
信号に応じて選択するセレクタ回路と、 前記セレクタ回路において選択された通常動作用信号お
よび回路診断用入力信号のいずれか一方の信号（以下、
伝送信号）を入力して保持または伝送する論理ゲートを
有し、前記伝送信号に対し、クロック信号に応じて保持
または伝送のいずれか一方を実行するスキャンテスト・
モードと、前記伝送信号を前記クロック信号の状態とは
無関係に伝送するＬｏｎｇ Ｄｅｌａｙ Ｐａｔｈ機能
・モードと、を第２のモード切り替え用入力信号に応じ
て選択して実行するラッチ回路と、 を備えたことを特徴とする半導体集積回路装置。 - 【請求項２】 前記ラッチ回路は、 前記伝送信号の伝送または保持をおこなう論理ゲート部
と、前記第２のモード切り替え用入力信号が前記スキャ
ンテスト・モードを表わす場合に、前記伝送信号を前記
クロック信号に応じて伝送または遮断し、前記第２のモ
ード切り替え用入力信号が前記Ｌｏｎｇ Ｄｅｌａｙ
Ｐａｔｈ機能・モードを表わす場合に、前記伝送信号を
前記論理ゲート部に伝送する第１の制御部と、前記論理
ゲート部における前記伝送信号の伝送または保持を前記
クロック信号に応じて選択制御する第２の制御部と、を
具備するラッチ手段を少なくとも一つ備えたことを特徴
とする請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記第１の制御部は、少なくとも一つの
第１のトランスミッション・ゲートを有し、前記伝送信
号は当該第１のトランスミッション・ゲートを介して前
記論理ゲート部に伝送され、 前記第２の制御部は、少なくとも一つの第２のトランス
ミッション・ゲートを有し、前記論理ゲート部は、当該
第２のトランスミッション・ゲートを前記クロック信号
によってオン／オフ制御されることで、前記伝送信号の
伝送または保持を選択制御することを特徴とする請求項
２に記載の半導体集積回路装置。 - 【請求項４】 前記第１および第２のトランスミッショ
ン・ゲートは、Ｎ／Ｐ両チャネル・トランスミッション
・ゲートであることを特徴とする請求項３に記載の半導
体集積回路装置。 - 【請求項５】 前記論理ゲート部は、前記第１の制御部
を介して伝送された信号を反転して出力する第１のイン
バータと、前記第１のインバータから出力された信号を
反転して前記第１のインバータに前記第２の制御部を介
して入力する第２のインバータと、前記第２のモード切
り替え用入力信号が前記Ｌｏｎｇ Ｄｅｌａｙ Ｐａｔ
ｈ機能・モードを表わす場合に、前記第２のインバータ
の出力信号が前記第１のインバータに入力されることを
遮断する第３のトランスミッション・ゲートと、を備え
ることを特徴とする請求項３または４に記載の半導体集
積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000086363A JP2001274329A (ja) | 2000-03-27 | 2000-03-27 | 半導体集積回路装置 |
| US09/614,257 US6496030B1 (en) | 2000-03-27 | 2000-07-12 | Scan flip-flop providing both scan and propagation delay testing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000086363A JP2001274329A (ja) | 2000-03-27 | 2000-03-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274329A true JP2001274329A (ja) | 2001-10-05 |
Family
ID=18602544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000086363A Pending JP2001274329A (ja) | 2000-03-27 | 2000-03-27 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6496030B1 (ja) |
| JP (1) | JP2001274329A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6662325B1 (en) * | 2000-10-05 | 2003-12-09 | Sun Microsystems, Inc. | Apparatus for on-line circuit debug using JTAG and shadow scan in a microprocessor |
| DE10255636B4 (de) * | 2002-11-28 | 2010-12-02 | Infineon Technologies Ag | Schaltkreis-Anordnung |
| US7208934B2 (en) * | 2004-01-21 | 2007-04-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Apparatus for identification of locations of a circuit within an integrated circuit having low speed performance |
| US7075175B2 (en) * | 2004-04-22 | 2006-07-11 | Qualcomm Incorporated | Systems and methods for testing packaged dies |
| US7328385B2 (en) * | 2004-08-05 | 2008-02-05 | Seagate Technology Llc | Method and apparatus for measuring digital timing paths by setting a scan mode of sequential storage elements |
| US7187222B2 (en) * | 2004-12-17 | 2007-03-06 | Seiko Epson Corporation | CMOS master/slave flip-flop with integrated multiplexor |
| US7519847B2 (en) * | 2005-06-06 | 2009-04-14 | Dell Products L.P. | System and method for information handling system clock source insitu diagnostics |
| KR20120100385A (ko) * | 2011-03-04 | 2012-09-12 | 삼성전자주식회사 | 플립-플롭 및 이를 포함하는 반도체 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5015875A (en) * | 1989-12-01 | 1991-05-14 | Motorola, Inc. | Toggle-free scan flip-flop |
| JPH0511030A (ja) | 1991-07-04 | 1993-01-19 | Hitachi Ltd | 論理回路のテスト方法 |
| US5444404A (en) * | 1994-03-03 | 1995-08-22 | Vlsi Technology, Inc. | Scan flip-flop with power saving feature |
| US5469079A (en) * | 1994-09-13 | 1995-11-21 | Texas Instruments Incorporated | Flip-flop for use in LSSD gate arrays |
| JPH09270677A (ja) * | 1995-09-05 | 1997-10-14 | Mitsubishi Electric Corp | フリップフロップ回路及びスキャンパス並びに記憶回路 |
-
2000
- 2000-03-27 JP JP2000086363A patent/JP2001274329A/ja active Pending
- 2000-07-12 US US09/614,257 patent/US6496030B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6496030B1 (en) | 2002-12-17 |
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