JPH09211074A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09211074A JPH09211074A JP8016900A JP1690096A JPH09211074A JP H09211074 A JPH09211074 A JP H09211074A JP 8016900 A JP8016900 A JP 8016900A JP 1690096 A JP1690096 A JP 1690096A JP H09211074 A JPH09211074 A JP H09211074A
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- JP
- Japan
- Prior art keywords
- input
- terminal
- pull
- signal
- logic level
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【解決手段】通常使用時には外部からの入力信号をその
まま内部回路に伝達させ、入力論理レベルテストモード
では、内部回路には、外部からの入力信号を伝達させ
ず、高レベルあるいは低レベルに固定するプルアップ素
子、あるいはプルダウン素子を備えた半導体装置。 【効果】入力論理レベルテストモード時に内部回路へ伝
達される信号を高レベルあるいは低レベルに固定するこ
とができ、これにより内部回路あるいは出力端子が同時
に変化することはなく、電源に大きなノイズが発生する
ことはない。したがって検査装置の緊急停止が起こる危
険性もなく、安定した論理レベルのテストを行うことが
可能な半導体装置を提供することができる。
まま内部回路に伝達させ、入力論理レベルテストモード
では、内部回路には、外部からの入力信号を伝達させ
ず、高レベルあるいは低レベルに固定するプルアップ素
子、あるいはプルダウン素子を備えた半導体装置。 【効果】入力論理レベルテストモード時に内部回路へ伝
達される信号を高レベルあるいは低レベルに固定するこ
とができ、これにより内部回路あるいは出力端子が同時
に変化することはなく、電源に大きなノイズが発生する
ことはない。したがって検査装置の緊急停止が起こる危
険性もなく、安定した論理レベルのテストを行うことが
可能な半導体装置を提供することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、入力端子のレベルを判定するテスト回路を備
えた半導体装置に関するものである。
し、特に、入力端子のレベルを判定するテスト回路を備
えた半導体装置に関するものである。
【０００２】
【従来の技術】図３に、従来の入力端子のレベルを判定
するテスト回路を備えた入力セルの従来例を示し、図
中、ＡＮＤはＡＮＤ素子であり、ＢＵＦはバッファ素子
を示している。また図４に入力端子のレベルを判定する
テスト回路を備えた入力セルをアセンブルした回路構成
の一例を示す。図４の入力端子１の入力レベルをテスト
する場合、ＣＴＬ端子、入力端子２に高レベルの信号を
入力する。この状態で入力端子１の入力レベルをテスト
し、テストの結果はＡＮＤチェン出力端子に得ることが
可能である。同様に入力端子２の入力レベルをテストす
る場合、ＣＴＬ端子、入力端子１に高レベルの信号を入
力する。この状態で入力端子２の入力レベルをテスト
し、テストの結果はＡＮＤチェン出力端子に得ることが
可能である。
するテスト回路を備えた入力セルの従来例を示し、図
中、ＡＮＤはＡＮＤ素子であり、ＢＵＦはバッファ素子
を示している。また図４に入力端子のレベルを判定する
テスト回路を備えた入力セルをアセンブルした回路構成
の一例を示す。図４の入力端子１の入力レベルをテスト
する場合、ＣＴＬ端子、入力端子２に高レベルの信号を
入力する。この状態で入力端子１の入力レベルをテスト
し、テストの結果はＡＮＤチェン出力端子に得ることが
可能である。同様に入力端子２の入力レベルをテストす
る場合、ＣＴＬ端子、入力端子１に高レベルの信号を入
力する。この状態で入力端子２の入力レベルをテスト
し、テストの結果はＡＮＤチェン出力端子に得ることが
可能である。
【０００３】
【発明が解決しようとする課題】このような、図４に示
すような従来の入力論理レベルテストモードを備えた入
力端子の構成では、入力論理レベルテストモード時に、
入力端子１または入力端子２に入力される信号レベルが
そのまま内部回路に伝達される。このため内部回路構成
によっては、内部回路の大部分が同時変化、あるいは多
数の出力端子が同時変化を起こし、そこで発生したノイ
ズにより電源に大きなノイズが発生し検査装置が緊急停
止を起こす問題があった。そこで発明が解決しようとす
る課題は、どのような内部回路においても、内部回路及
び出力端子が同時変化をしないで、また電源に大きなノ
イズが発生することなく安定した論理レベルテストを可
能にすることにある。
すような従来の入力論理レベルテストモードを備えた入
力端子の構成では、入力論理レベルテストモード時に、
入力端子１または入力端子２に入力される信号レベルが
そのまま内部回路に伝達される。このため内部回路構成
によっては、内部回路の大部分が同時変化、あるいは多
数の出力端子が同時変化を起こし、そこで発生したノイ
ズにより電源に大きなノイズが発生し検査装置が緊急停
止を起こす問題があった。そこで発明が解決しようとす
る課題は、どのような内部回路においても、内部回路及
び出力端子が同時変化をしないで、また電源に大きなノ
イズが発生することなく安定した論理レベルテストを可
能にすることにある。
【０００４】
【課題を解決するための手段】上記課題は、通常使用時
には外部からの入力信号をそのまま内部回路に伝達さ
せ、入力端子の論理レベルテストモード時には、内部回
路に外部からの入力信号を伝達させない回路構成とし、
内部回路に伝達する信号をプルアップ素子、プルダウン
素子によって高レベルあるいは低レベルに固定する構造
にすることで解決される。
には外部からの入力信号をそのまま内部回路に伝達さ
せ、入力端子の論理レベルテストモード時には、内部回
路に外部からの入力信号を伝達させない回路構成とし、
内部回路に伝達する信号をプルアップ素子、プルダウン
素子によって高レベルあるいは低レベルに固定する構造
にすることで解決される。
【０００５】
【作用】本発明の上記構成によれば、入力論理レベルテ
ストモード時に、外部信号を遮断し、さらに内部回路に
伝達する信号を高レベルあるいは低レベルに固定するこ
とにより電源に大きなノイズが発生することなく安定し
た入力論理レベルテストを実現することができる。
ストモード時に、外部信号を遮断し、さらに内部回路に
伝達する信号を高レベルあるいは低レベルに固定するこ
とにより電源に大きなノイズが発生することなく安定し
た入力論理レベルテストを実現することができる。
【０００６】
【発明の実施の形態】図１（ａ）は入力論理レベルテス
ト回路の制御を行うコントロール入力端子ＣＴＬの本発
明の一実施例を示す図である。図１（ｂ）はセレクタ部
にプルアップ素子を備えた、本発明の入力論理レベルテ
ストモード機能付き入力端子の一実施例である。図１
（ｃ）はセレクタ部にプルダウン素子を備えた、本発明
の入力論理レベルテストモード機能付き入力端子の一実
施例である。それぞれの論理について以下に説明を行
う。図１（ａ）において、入力端子より入力された入力
論理レベルテストのコントロール信号ＣＴＬは、正論理
で内部回路、ＡＮＤチェン入力端子、ＣＴＬ入力に伝達
される。図１（ｂ）において、ＣＴＬ入力に高レベルの
信号が入力された場合、内部回路にはプルアップ端子付
きセレクタ部のプルアップ端子の信号すなわち高レベル
の信号が伝達され、またＣＴＬ入力に低レベルの信号が
入力された場合、内部回路には入力端子１の信号が正論
理で伝達される。入力論理レベルテストモードでは、入
力論理レベルテストを行う入力セルのＡＮＤチェンの入
力端子には通常高レベルの信号が入力され、ＡＮＤチェ
ン出力端子には入力端子１の信号が正論理で伝達され
る。図１（ｃ）において、ＣＴＬ入力に高レベルの信号
が入力された場合、内部回路にはプルダウン端子付きセ
レクタ部のプルダウン端子の信号すなわち低レベルの信
号が伝達され、またＣＴＬ入力に低レベルの信号が入力
される場合、内部回路には入力端子２の信号が正論理で
伝達される。入力論理レベルテストモードでは、入力論
理レベルテストを行う入力セルのＡＮＤチェンの入力端
子には通常高レベルの信号が入力され、ＡＮＤチェン出
力端子には入力端子２の信号が正論理で伝達される。
ト回路の制御を行うコントロール入力端子ＣＴＬの本発
明の一実施例を示す図である。図１（ｂ）はセレクタ部
にプルアップ素子を備えた、本発明の入力論理レベルテ
ストモード機能付き入力端子の一実施例である。図１
（ｃ）はセレクタ部にプルダウン素子を備えた、本発明
の入力論理レベルテストモード機能付き入力端子の一実
施例である。それぞれの論理について以下に説明を行
う。図１（ａ）において、入力端子より入力された入力
論理レベルテストのコントロール信号ＣＴＬは、正論理
で内部回路、ＡＮＤチェン入力端子、ＣＴＬ入力に伝達
される。図１（ｂ）において、ＣＴＬ入力に高レベルの
信号が入力された場合、内部回路にはプルアップ端子付
きセレクタ部のプルアップ端子の信号すなわち高レベル
の信号が伝達され、またＣＴＬ入力に低レベルの信号が
入力された場合、内部回路には入力端子１の信号が正論
理で伝達される。入力論理レベルテストモードでは、入
力論理レベルテストを行う入力セルのＡＮＤチェンの入
力端子には通常高レベルの信号が入力され、ＡＮＤチェ
ン出力端子には入力端子１の信号が正論理で伝達され
る。図１（ｃ）において、ＣＴＬ入力に高レベルの信号
が入力された場合、内部回路にはプルダウン端子付きセ
レクタ部のプルダウン端子の信号すなわち低レベルの信
号が伝達され、またＣＴＬ入力に低レベルの信号が入力
される場合、内部回路には入力端子２の信号が正論理で
伝達される。入力論理レベルテストモードでは、入力論
理レベルテストを行う入力セルのＡＮＤチェンの入力端
子には通常高レベルの信号が入力され、ＡＮＤチェン出
力端子には入力端子２の信号が正論理で伝達される。
【０００７】図２は図１（ａ）、図１（ｂ）、図１
（ｃ）を組み合わせた本発明の一実施例を示している。
ＣＴＬ端子は論理レベルテスト回路のコントロール機能
を持ち、入力端子１はプルアップ素子を備えた本発明の
入力端子、入力端子２はプルダウン素子を備えた本発明
の入力端子である。入力端子１の入力論理レベルテスト
を行う場合、ＣＴＬ端子に高レベルの信号を入力し、入
力端子２に高レベルの信号を入力する。この状態で入力
端子１の入力論理レベルテストを行い、ＡＮＤチェン出
力端子に入力論理レベルテストの結果が得られる。また
内部回路へは、プルアップ素子、プルダウン素子それぞ
れの信号レベルが伝達される。入力端子２の論理レベル
をテストする場合、ＣＴＬ端子に高レベルの信号を入力
し、入力端子１に高レベルの信号を入力する。この状態
で入力端子２の論理レベルのテストを行い、ＡＮＤチェ
ン出力端子に入力論理レベルテストの結果が得られる。
また内部回路へは、プルアップ素子、プルダウン素子そ
れぞれの信号レベルが伝達される。通常論理レベルのテ
ストを行わない場合は、ＣＴＬ端子に低レベルの信号を
入力する。その時、それぞれの内部回路へ伝達する端子
には、入力端子１、入力端子２の信号が正論理で伝達さ
れる。このように、通常モードとは別に入力論理レベル
テストモードにおいて、内部回路への信号を高レベルあ
るいは低レベルに固定することにより、内部回路あるい
は出力端子の動作を止めることが可能となり、電源ノイ
ズ等の影響をうけない安定した入力論理レベルテストを
行うことが可能な半導体装置を提供することができる。
なお図１および図２のプルアップ素子、プルダウン素子
は抵抗素子で構成しているが、Ｐｃｈトランジスタ、Ｎ
ｃｈトランジスタで構成しても同様の効果が得られるこ
とは言うまでもない。
（ｃ）を組み合わせた本発明の一実施例を示している。
ＣＴＬ端子は論理レベルテスト回路のコントロール機能
を持ち、入力端子１はプルアップ素子を備えた本発明の
入力端子、入力端子２はプルダウン素子を備えた本発明
の入力端子である。入力端子１の入力論理レベルテスト
を行う場合、ＣＴＬ端子に高レベルの信号を入力し、入
力端子２に高レベルの信号を入力する。この状態で入力
端子１の入力論理レベルテストを行い、ＡＮＤチェン出
力端子に入力論理レベルテストの結果が得られる。また
内部回路へは、プルアップ素子、プルダウン素子それぞ
れの信号レベルが伝達される。入力端子２の論理レベル
をテストする場合、ＣＴＬ端子に高レベルの信号を入力
し、入力端子１に高レベルの信号を入力する。この状態
で入力端子２の論理レベルのテストを行い、ＡＮＤチェ
ン出力端子に入力論理レベルテストの結果が得られる。
また内部回路へは、プルアップ素子、プルダウン素子そ
れぞれの信号レベルが伝達される。通常論理レベルのテ
ストを行わない場合は、ＣＴＬ端子に低レベルの信号を
入力する。その時、それぞれの内部回路へ伝達する端子
には、入力端子１、入力端子２の信号が正論理で伝達さ
れる。このように、通常モードとは別に入力論理レベル
テストモードにおいて、内部回路への信号を高レベルあ
るいは低レベルに固定することにより、内部回路あるい
は出力端子の動作を止めることが可能となり、電源ノイ
ズ等の影響をうけない安定した入力論理レベルテストを
行うことが可能な半導体装置を提供することができる。
なお図１および図２のプルアップ素子、プルダウン素子
は抵抗素子で構成しているが、Ｐｃｈトランジスタ、Ｎ
ｃｈトランジスタで構成しても同様の効果が得られるこ
とは言うまでもない。
【０００８】
【発明の効果】以上述べてきたように、本発明の本構成
を採用することにより、入力論理レベルテストモード時
に内部回路へ伝達される信号を高レベルあるいは低レベ
ルに固定することができ、これにより内部回路あるいは
出力端子が同時に変化することはなく、電源に大きなノ
イズが発生することはない。したがって検査装置の緊急
停止が起こる危険性もなく、安定した入力論理レベルテ
ストを行うことが可能な半導体装置を提供することがで
きる。
を採用することにより、入力論理レベルテストモード時
に内部回路へ伝達される信号を高レベルあるいは低レベ
ルに固定することができ、これにより内部回路あるいは
出力端子が同時に変化することはなく、電源に大きなノ
イズが発生することはない。したがって検査装置の緊急
停止が起こる危険性もなく、安定した入力論理レベルテ
ストを行うことが可能な半導体装置を提供することがで
きる。
【図１】本発明の入力論理レベルテスト機能付き入力端
子の実施例を示す図。
子の実施例を示す図。
【図２】本発明の入力論理レベルテスト機能付き入力端
子を組み合わせた実施例を示す図。
子を組み合わせた実施例を示す図。
【図３】従来の入力論理レベルテスト機能付き入力端子
の実施例を示す図。
の実施例を示す図。
【図４】従来の入力論理レベルテスト機能付き入力端子
を組み合わせた実施例を示す図。
を組み合わせた実施例を示す図。
ＢＵＦ・・・正転素子（バッファ回路） ＡＮＤ・・・論理積素子（アンド回路） ＣＴＬ・・・入力論理レベルテストモード制御信号
Claims (2)
- 【請求項１】入力端子の論理レベルをテストする事が可
能なモードを備えた半導体装置において、入力端子の論
理レベルテストモード時に、内部回路に外部からの入力
信号を伝達させないことを特徴とする半導体装置。 - 【請求項２】請求項１記載の論理レベルテストモード時
において、外部からの入力信号のかわりに、内部回路に
伝達する信号を高レベルあるいは低レベルの論理に固定
する、プルアップあるいはプルダウン論理素子を備えた
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016900A JPH09211074A (ja) | 1996-02-01 | 1996-02-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016900A JPH09211074A (ja) | 1996-02-01 | 1996-02-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09211074A true JPH09211074A (ja) | 1997-08-15 |
Family
ID=11929028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8016900A Pending JPH09211074A (ja) | 1996-02-01 | 1996-02-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09211074A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7596735B2 (en) | 2006-11-30 | 2009-09-29 | Samsung Electronics Co., Ltd. | Pad unit having a test logic circuit and method of driving a system including the same |
| KR100977718B1 (ko) * | 2008-11-06 | 2010-08-24 | 주식회사 하이닉스반도체 | 반도체 장치 |
-
1996
- 1996-02-01 JP JP8016900A patent/JPH09211074A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7596735B2 (en) | 2006-11-30 | 2009-09-29 | Samsung Electronics Co., Ltd. | Pad unit having a test logic circuit and method of driving a system including the same |
| KR100977718B1 (ko) * | 2008-11-06 | 2010-08-24 | 주식회사 하이닉스반도체 | 반도체 장치 |
| US7868647B2 (en) | 2008-11-06 | 2011-01-11 | Hynix Semiconductor Inc. | Semiconductor device |
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