JP2001027661A - 半導体装置及びそれを用いた電子機器 - Google Patents
半導体装置及びそれを用いた電子機器Info
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Abstract
(57)【要約】 （修正有）
【課題】 低電圧電源のみを用いて駆動時、入力端子を
プルアップまたはプルダウンできる半導体装置を提供す
る。 【解決手段】 テスト信号をレベルシフタ１３０にてレ
ベルシフトし、５Ｖの振幅を有する信号を生成する。テ
スト端子１２０がＬＯＷである通常動作では、第１〜第
４の入力回路２００〜２３０の入力端子２０２，２１
２，２２２，２３２を、トランジスタ２０８，２１８，
２２８，２３８によりプルアップまたはプルダウンす
る。５Ｖがカットオフしても、３Ｖで動作する第３，第
４の入力回路２２０，２３０の入力端子２２２，２３２
は、バッファ１２４，１６０，１６２，１６４，１７
０，１７２，１７４を有する第１の伝送回路を介してゲ
ートに電圧を入力するトランジスタ２２８，２３８によ
って、プルアップまたはプルダウン状態に設定できる。
プルアップまたはプルダウンできる半導体装置を提供す
る。 【解決手段】 テスト信号をレベルシフタ１３０にてレ
ベルシフトし、５Ｖの振幅を有する信号を生成する。テ
スト端子１２０がＬＯＷである通常動作では、第１〜第
４の入力回路２００〜２３０の入力端子２０２，２１
２，２２２，２３２を、トランジスタ２０８，２１８，
２２８，２３８によりプルアップまたはプルダウンす
る。５Ｖがカットオフしても、３Ｖで動作する第３，第
４の入力回路２２０，２３０の入力端子２２２，２３２
は、バッファ１２４，１６０，１６２，１６４，１７
０，１７２，１７４を有する第１の伝送回路を介してゲ
ートに電圧を入力するトランジスタ２２８，２３８によ
って、プルアップまたはプルダウン状態に設定できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
れを用いた電子機器に関し、特に、高電圧電源と低電圧
電源の２種類の電源を使用する半導体装置に関する。
れを用いた電子機器に関し、特に、高電圧電源と低電圧
電源の２種類の電源を使用する半導体装置に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】従来よ
り、高電圧（例えば５Ｖ）と低電圧（例えば３Ｖ）の２
種類の電源電圧を使用する半導体装置が知られている。
この半導体装置を出荷前にテストするためにテスト端子
が設けられている。外部からテスト端子を介してテスト
信号を入力する場合に、まずこの信号を、高電圧電源で
動作するバッファを介して、高電圧電源で駆動される内
部セルに供給する。高電圧電源で駆動されるバッファを
介したテスト信号を、低電圧電源で動作するバッファを
介して、低電圧電源で駆動される内部セルに供給するこ
とで、低電圧電源で駆動される内部セルのテストも実施
できる。こうして、高電圧電源または低電圧電源で駆動
される複数の内部セルへのテスト信号を受け入れるため
に、一つのテスト端子を共用していた。
り、高電圧（例えば５Ｖ）と低電圧（例えば３Ｖ）の２
種類の電源電圧を使用する半導体装置が知られている。
この半導体装置を出荷前にテストするためにテスト端子
が設けられている。外部からテスト端子を介してテスト
信号を入力する場合に、まずこの信号を、高電圧電源で
動作するバッファを介して、高電圧電源で駆動される内
部セルに供給する。高電圧電源で駆動されるバッファを
介したテスト信号を、低電圧電源で動作するバッファを
介して、低電圧電源で駆動される内部セルに供給するこ
とで、低電圧電源で駆動される内部セルのテストも実施
できる。こうして、高電圧電源または低電圧電源で駆動
される複数の内部セルへのテスト信号を受け入れるため
に、一つのテスト端子を共用していた。
【０００３】ところで、テストモード以外の通常動作モ
ード時に、テスト端子の論理に基づいて、入力回路の入
力端子をプルアップまたはプルダウンさせる半導体装置
が知られている。この場合も、高電圧電源または低電圧
電源で駆動される各々の内部セルへのテスト信号の伝送
と同様にしてテスト信号を伝送して、プルアップまたは
プルダウン動作を制御することができる。例えば、低電
圧の振幅を有する信号の入力端子を例えばプルアップさ
せるには、高電圧電源で動作するバッファを介したテス
ト信号を、低電圧電源で駆動されるバッファを介してト
ランジスタのゲートに導けば良い。このトランジスタを
オン／オフすることで、入力端子のプルアップ動作を制
御できる。
ード時に、テスト端子の論理に基づいて、入力回路の入
力端子をプルアップまたはプルダウンさせる半導体装置
が知られている。この場合も、高電圧電源または低電圧
電源で駆動される各々の内部セルへのテスト信号の伝送
と同様にしてテスト信号を伝送して、プルアップまたは
プルダウン動作を制御することができる。例えば、低電
圧の振幅を有する信号の入力端子を例えばプルアップさ
せるには、高電圧電源で動作するバッファを介したテス
ト信号を、低電圧電源で駆動されるバッファを介してト
ランジスタのゲートに導けば良い。このトランジスタを
オン／オフすることで、入力端子のプルアップ動作を制
御できる。
【０００４】ところで、近年では低消費電力のために、
低電圧電源のみで駆動し、高電圧をカットオフして駆動
することが考えられている。この場合、テスト信号は一
旦は、高電圧電源にて駆動されるバッファに入力される
ため、このバッファに供給される高電圧がカットオフさ
れた状態では、そのバッファは動作しなくなる。このた
め、低電圧電源で駆動される回路にテスト信号の論理を
正確に伝送できなくなってしまう。このことは、高電圧
をカットオフして低電圧電源のみで通常動作を実施する
際に、本来必要な入力端子のプルアップ、プルダウン動
作を実現できないことを意味する。
低電圧電源のみで駆動し、高電圧をカットオフして駆動
することが考えられている。この場合、テスト信号は一
旦は、高電圧電源にて駆動されるバッファに入力される
ため、このバッファに供給される高電圧がカットオフさ
れた状態では、そのバッファは動作しなくなる。このた
め、低電圧電源で駆動される回路にテスト信号の論理を
正確に伝送できなくなってしまう。このことは、高電圧
をカットオフして低電圧電源のみで通常動作を実施する
際に、本来必要な入力端子のプルアップ、プルダウン動
作を実現できないことを意味する。
【０００５】一方、この問題を解決するためには、高電
圧電源により駆動される回路と、低電圧電源により駆動
される回路とで、それぞれ別個にテスト端子を設けるし
かない。
圧電源により駆動される回路と、低電圧電源により駆動
される回路とで、それぞれ別個にテスト端子を設けるし
かない。
【０００６】しかし、テスト端子は半導体装置メーカに
とって必要であるが、その半導体装置を購入して使用す
るユーザにとっては本来不要な端子である。半導体装置
の外部端子の数は回路規模や規格により制限され、テス
ト端子を現状より増やすことは容易でない。
とって必要であるが、その半導体装置を購入して使用す
るユーザにとっては本来不要な端子である。半導体装置
の外部端子の数は回路規模や規格により制限され、テス
ト端子を現状より増やすことは容易でない。
【０００７】そこで、本発明の目的は、高電圧電源と低
電圧電源の２種類の電源を用いて駆動するモードと、低
電圧電源のみ用いて駆動するモードとを選択でき、しか
も信号の入出力のための端子の数を最小限にした半導体
装置及びそれを用いた電子機器を提供することである。
電圧電源の２種類の電源を用いて駆動するモードと、低
電圧電源のみ用いて駆動するモードとを選択でき、しか
も信号の入出力のための端子の数を最小限にした半導体
装置及びそれを用いた電子機器を提供することである。
【０００８】本発明の他の目的は、低電圧電源のみを用
いて駆動する際にも、入力端子をプルアップまたはプル
ダウンさせることができる半導体装置及びそれを用いた
電子機器を提供することにある。
いて駆動する際にも、入力端子をプルアップまたはプル
ダウンさせることができる半導体装置及びそれを用いた
電子機器を提供することにある。
【０００９】
【課題を解決するための手段】本発明の一態様に係る半
導体装置は、第１の電源電圧が入力される第１の端子
と、前記第１の電源電圧より高い第２の電源電圧が入力
される第２の端子と、前記第１の電源電圧に関連する振
幅を有する第１の信号が入力される第３の端子と、前記
第３の端子に入力される前記第１の信号のレベルを、前
記第２の電源電圧に基づいてシフトさせて第２の信号を
生成するレベルシフタと、前記第１の電源電圧によって
動作して、前記第１の信号を伝送する第１の伝送回路
と、前記第２の電源電圧によって動作して、前記レベル
シフタからの前記第２の信号を伝送する第２の伝送回路
と、を有することを特徴とする。
導体装置は、第１の電源電圧が入力される第１の端子
と、前記第１の電源電圧より高い第２の電源電圧が入力
される第２の端子と、前記第１の電源電圧に関連する振
幅を有する第１の信号が入力される第３の端子と、前記
第３の端子に入力される前記第１の信号のレベルを、前
記第２の電源電圧に基づいてシフトさせて第２の信号を
生成するレベルシフタと、前記第１の電源電圧によって
動作して、前記第１の信号を伝送する第１の伝送回路
と、前記第２の電源電圧によって動作して、前記レベル
シフタからの前記第２の信号を伝送する第２の伝送回路
と、を有することを特徴とする。
【００１０】本発明の一態様によれば、たとえ高電圧の
第２の電源電圧がカットオフされても、第３の端子から
の第１の信号は、第１の電源電圧によって動作する第１
の伝送回路によって伝送される。従って、高電圧の第２
の電源電圧をカットオフして、低電圧である第１の電源
電圧のみによる低消費電力での駆動が可能となる。
第２の電源電圧がカットオフされても、第３の端子から
の第１の信号は、第１の電源電圧によって動作する第１
の伝送回路によって伝送される。従って、高電圧の第２
の電源電圧をカットオフして、低電圧である第１の電源
電圧のみによる低消費電力での駆動が可能となる。
【００１１】この半導体装置は、前記第１の電源電圧に
よって動作して、前記第１の信号の論理に基づいて制御
する第１の制御回路と、前記第２の電源電圧によって動
作して、前記第２の信号の論理に基づいて制御する第２
の制御回路とをさらに有することができる。この場合、
前記第１の伝送回路は前記第１の信号を前記第１の制御
回路に伝送し、前記第２の伝送回路は前記第２の信号を
前記第２の制御回路に伝送する。
よって動作して、前記第１の信号の論理に基づいて制御
する第１の制御回路と、前記第２の電源電圧によって動
作して、前記第２の信号の論理に基づいて制御する第２
の制御回路とをさらに有することができる。この場合、
前記第１の伝送回路は前記第１の信号を前記第１の制御
回路に伝送し、前記第２の伝送回路は前記第２の信号を
前記第２の制御回路に伝送する。
【００１２】従って、高電圧の第２の電源電圧がカット
オフされても、第１の制御回路を有効に作動させること
ができる。
オフされても、第１の制御回路を有効に作動させること
ができる。
【００１３】この半導体装置には、前記第２の電源電圧
に関連する振幅を有する第３の信号が入力される入力端
子を含む入力回路を設けることができる。このとき、前
記第２の制御回路は、前記第２の信号の論理に基づい
て、前記入力端子を前記第２の電源電圧にプルアップさ
せ、またはそれを解除する回路を含むことができる。
に関連する振幅を有する第３の信号が入力される入力端
子を含む入力回路を設けることができる。このとき、前
記第２の制御回路は、前記第２の信号の論理に基づい
て、前記入力端子を前記第２の電源電圧にプルアップさ
せ、またはそれを解除する回路を含むことができる。
【００１４】さらに、上記の入力回路は、前記第１の電
源電圧によって動作するバッファ回路と、前記第２の端
子への前記第２の電源電圧の供給が遮断された時に、前
記バッファ回路の出力を強制的に前記第１の電源電圧に
設定する回路とをさらに有することが好ましい。こうす
ると、高電圧である第２の電源電圧がカットオフされて
も、入力回路の出力を、プルアップされた第１の電源電
圧に固定できるからである。
源電圧によって動作するバッファ回路と、前記第２の端
子への前記第２の電源電圧の供給が遮断された時に、前
記バッファ回路の出力を強制的に前記第１の電源電圧に
設定する回路とをさらに有することが好ましい。こうす
ると、高電圧である第２の電源電圧がカットオフされて
も、入力回路の出力を、プルアップされた第１の電源電
圧に固定できるからである。
【００１５】前記第２の制御回路は、前記第２の信号の
論理に基づいて、前記入力端子を基準電圧にプルダウン
させ、またはそれを解除する回路を含むことができる。
このとき、この入力回路は、前記第１の電源電圧によっ
て動作するバッファ回路と、前記第２の端子への前記第
２の電源電圧の供給が遮断された時に、前記バッファ回
路の出力を強制的に前記基準電圧に設定する回路とをさ
らに有することが好ましい。こうすると、高電圧である
第２の電源電圧がカットオフされても、入力回路の出力
を、プルダウンダウンされた基準電圧に固定できるから
である。
論理に基づいて、前記入力端子を基準電圧にプルダウン
させ、またはそれを解除する回路を含むことができる。
このとき、この入力回路は、前記第１の電源電圧によっ
て動作するバッファ回路と、前記第２の端子への前記第
２の電源電圧の供給が遮断された時に、前記バッファ回
路の出力を強制的に前記基準電圧に設定する回路とをさ
らに有することが好ましい。こうすると、高電圧である
第２の電源電圧がカットオフされても、入力回路の出力
を、プルダウンダウンされた基準電圧に固定できるから
である。
【００１６】プルアップ、プルダウン動作のいずれの場
合も、前記第３の端子を、テスト信号が入力されるテス
ト端子とすることができる。このテスト信号がテストモ
ード時の論理に設定されると、前記第２の制御回路は解
除制御を実施することになる。これにより、テストモー
ド時に入力リークテストを実施することができる。
合も、前記第３の端子を、テスト信号が入力されるテス
ト端子とすることができる。このテスト信号がテストモ
ード時の論理に設定されると、前記第２の制御回路は解
除制御を実施することになる。これにより、テストモー
ド時に入力リークテストを実施することができる。
【００１７】この半導体装置は、前記第１の電源電圧に
関連する振幅を有する第３の入力信号が入力される入力
端子を含む入力回路を有することができる。この場合、
前記第１の制御回路は、前記第１の信号の論理に基づい
て、前記入力端子を前記第１の電源電圧にプルアップさ
せ、またはそれを解除する回路を含むことができる。あ
るいは、前記第１の制御回路は、前記第１の信号の論理
に基づいて、前記入力端子を基準電圧にプルダウンさ
せ、またはそれを解除する回路を含むことができる。こ
うすると、高電圧である第２の電源電圧がカットオフさ
れても、入力回路の入力端子のプルアップまたはプルダ
ウン状態を維持できる。この場合も、前記第３の端子
を、テスト信号が入力されるテスト端子とすることがで
きる。前記テスト信号がテストモード時の論理に設定さ
れると、前記第１の制御回路は解除制御を実施すること
になる。これにより、テストモード時に入力リークテス
トを実施することができる。
関連する振幅を有する第３の入力信号が入力される入力
端子を含む入力回路を有することができる。この場合、
前記第１の制御回路は、前記第１の信号の論理に基づい
て、前記入力端子を前記第１の電源電圧にプルアップさ
せ、またはそれを解除する回路を含むことができる。あ
るいは、前記第１の制御回路は、前記第１の信号の論理
に基づいて、前記入力端子を基準電圧にプルダウンさ
せ、またはそれを解除する回路を含むことができる。こ
うすると、高電圧である第２の電源電圧がカットオフさ
れても、入力回路の入力端子のプルアップまたはプルダ
ウン状態を維持できる。この場合も、前記第３の端子
を、テスト信号が入力されるテスト端子とすることがで
きる。前記テスト信号がテストモード時の論理に設定さ
れると、前記第１の制御回路は解除制御を実施すること
になる。これにより、テストモード時に入力リークテス
トを実施することができる。
【００１８】前記第１，第２の伝送回路の各々は、バッ
ファ回路を含むことができる。こうすると、伝送経路が
長くても、正確な論理を短時間で伝送することができ
る。
ファ回路を含むことができる。こうすると、伝送経路が
長くても、正確な論理を短時間で伝送することができ
る。
【００１９】本発明の他の態様に係る電子機器は、上述
した半導体装置を含んで構成される。この電子機器に
は、上記半導体装置を駆動するための低電圧電源、高電
圧電源を有し、しかも高電圧のみをカットオフする動作
モードを有する。
した半導体装置を含んで構成される。この電子機器に
は、上記半導体装置を駆動するための低電圧電源、高電
圧電源を有し、しかも高電圧のみをカットオフする動作
モードを有する。
【００２０】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。
施の形態について説明する。
【００２１】図６は、例えばゲートアレイなどの半導体
装置１００を模式的に示す平面図である。半導体装置１
００は、周辺セル領域１０２と内部セル領域１０４とを
有する。
装置１００を模式的に示す平面図である。半導体装置１
００は、周辺セル領域１０２と内部セル領域１０４とを
有する。
【００２２】内部セル領域１０４には多数のＭＯＳトラ
ンジスタが高集積に搭載されている。これらのＭＯＳト
ランジスタに配線することで、種々の論理セル（内部セ
ル）が実現される。
ンジスタが高集積に搭載されている。これらのＭＯＳト
ランジスタに配線することで、種々の論理セル（内部セ
ル）が実現される。
【００２３】周辺セル領域１０２は、信号端子を介して
の信号の入出力機能、電源端子を介しての電源電圧の入
力機能を果たす領域で、ドライバビリティを重視して設
計されている。周辺セル領域に配置される回路は、ワイ
ヤーボンディングなどの外部配線の容量に抗するドライ
バビリティを有する他に、外部端子からの静電気対策の
ための保護機能も有する。
の信号の入出力機能、電源端子を介しての電源電圧の入
力機能を果たす領域で、ドライバビリティを重視して設
計されている。周辺セル領域に配置される回路は、ワイ
ヤーボンディングなどの外部配線の容量に抗するドライ
バビリティを有する他に、外部端子からの静電気対策の
ための保護機能も有する。
【００２４】図１は、図６に示す半導体装置１００の周
辺セル領域１０２の一部を示す回路図である。この半導
体装置は、低電圧系として例えば３Ｖの第１の電源電圧
と、高低電圧系として例えば５Ｖの第２の電源電圧との
双方を使用して駆動される。
辺セル領域１０２の一部を示す回路図である。この半導
体装置は、低電圧系として例えば３Ｖの第１の電源電圧
と、高低電圧系として例えば５Ｖの第２の電源電圧との
双方を使用して駆動される。
【００２５】図１において、この半導体装置１００は、
第１の電源電圧が入力される第１の端子１１０と、第２
の電源電圧が入力される第２の端子１１２と、第３の端
子であるテスト端子１２０とを有する。テスト端子１２
０には、テストモード時に、第３の電源電圧（３Ｖ）に
関連する振幅を有するテスト信号（第１の信号）が入力
される。また、このテスト端子１２０にはプルダウン抵
抗１２２が接続されているので、テストモード以外の通
常動作モード時には、テスト端子１２０の電圧は０Ｖ
（ＬＯＷ）となる。テスト端子１２０へのテスト信号
は、第１の電源電圧にて駆動される反転バッファ回路１
２４，１２６を介して、図６に示す内部セル領域１０４
に供給される。
第１の電源電圧が入力される第１の端子１１０と、第２
の電源電圧が入力される第２の端子１１２と、第３の端
子であるテスト端子１２０とを有する。テスト端子１２
０には、テストモード時に、第３の電源電圧（３Ｖ）に
関連する振幅を有するテスト信号（第１の信号）が入力
される。また、このテスト端子１２０にはプルダウン抵
抗１２２が接続されているので、テストモード以外の通
常動作モード時には、テスト端子１２０の電圧は０Ｖ
（ＬＯＷ）となる。テスト端子１２０へのテスト信号
は、第１の電源電圧にて駆動される反転バッファ回路１
２４，１２６を介して、図６に示す内部セル領域１０４
に供給される。
【００２６】図１には、第１〜第４の入力回路２００〜
２３０が設けられている。第１の入力回路２００は、入
力端子２０２への入力信号を反転バッファ回路２０４，
２０６を介して、内部セル領域１０４に伝送するもので
ある。第２〜第４の入力回路の各々も、入力端子２１
２，２２２，２３２の一つから入力される入力信号を、
反転バッファ回路２１４，２２４，２３４の一つと、反
転バッファ回路２１６，２２６，２３６の一つとを介し
て、内部セル領域１０４に伝送する。
２３０が設けられている。第１の入力回路２００は、入
力端子２０２への入力信号を反転バッファ回路２０４，
２０６を介して、内部セル領域１０４に伝送するもので
ある。第２〜第４の入力回路の各々も、入力端子２１
２，２２２，２３２の一つから入力される入力信号を、
反転バッファ回路２１４，２２４，２３４の一つと、反
転バッファ回路２１６，２２６，２３６の一つとを介し
て、内部セル領域１０４に伝送する。
【００２７】ここで、第１，第２の入力回路２００，２
１０の入力端子２０２，２１２には共に、第２の電源電
圧（５Ｖ）に関連した振幅を有する入力信号が入力され
る。一方、第３，第４の入力回路２２０，２３０の入力
端子２２２，２３２には共に、第１の電源電圧（３Ｖ）
に関連した振幅を有する入力信号が入力される。
１０の入力端子２０２，２１２には共に、第２の電源電
圧（５Ｖ）に関連した振幅を有する入力信号が入力され
る。一方、第３，第４の入力回路２２０，２３０の入力
端子２２２，２３２には共に、第１の電源電圧（３Ｖ）
に関連した振幅を有する入力信号が入力される。
【００２８】また、第１の入力回路２００の入力端子２
０２の電圧を、第２の電源電圧にプルアップさせるため
のＰ型トランジスタ２０８が設けられている。一方、第
２の入力回路２１０の入力端子２１２の電圧を、基準電
圧（０Ｖ）にプルダウンさせるためのＮ型トランジスタ
２１８を有する。
０２の電圧を、第２の電源電圧にプルアップさせるため
のＰ型トランジスタ２０８が設けられている。一方、第
２の入力回路２１０の入力端子２１２の電圧を、基準電
圧（０Ｖ）にプルダウンさせるためのＮ型トランジスタ
２１８を有する。
【００２９】同様に、第３の入力回路２２０にはプルア
ップ用のＰ型トランジスタ２２８が、第４の入力回路２
３０にはプルダウン用のＮ型トランジスタ２３８が設け
られている。
ップ用のＰ型トランジスタ２２８が、第４の入力回路２
３０にはプルダウン用のＮ型トランジスタ２３８が設け
られている。
【００３０】上述したＰ型トランジスタ２０８，２２８
及びＮ型トランジスタ２１８，２３８をオンさせること
で、各入力端子２０２，２１２，２２２，２３２の電圧
をプルアップまたはプルダウンさせることができる他、
それらをオフさせることでプルアップ及びプルダウン状
態を解除できる。
及びＮ型トランジスタ２１８，２３８をオンさせること
で、各入力端子２０２，２１２，２２２，２３２の電圧
をプルアップまたはプルダウンさせることができる他、
それらをオフさせることでプルアップ及びプルダウン状
態を解除できる。
【００３１】本実施の形態では、一つのテスト端子１２
０の論理によって、Ｐ型トランジスタ２０８，２２８及
びＮ型トランジスタ２１８，２３８をオン／オフさせて
いる。すなわち、テスト端子１２０にテスト信号が入力
されない通常動作モード時には、Ｐ型トランジスタ２０
８，２２８及びＮ型トランジスタ２１８，２３８の全て
をオンさせ、テストモード時のみプルアップまたはプル
ダウン状態を解除している。テストモードでは、入力端
子２０２，２１２，２２２，２３２に接続された入力信
号線のリークテストが実施されるため、プルアップまた
はプルダウン状態を解除している。
０の論理によって、Ｐ型トランジスタ２０８，２２８及
びＮ型トランジスタ２１８，２３８をオン／オフさせて
いる。すなわち、テスト端子１２０にテスト信号が入力
されない通常動作モード時には、Ｐ型トランジスタ２０
８，２２８及びＮ型トランジスタ２１８，２３８の全て
をオンさせ、テストモード時のみプルアップまたはプル
ダウン状態を解除している。テストモードでは、入力端
子２０２，２１２，２２２，２３２に接続された入力信
号線のリークテストが実施されるため、プルアップまた
はプルダウン状態を解除している。
【００３２】このために、テスト端子１２０の論理を、
Ｐ型トランジスタ２０８，２２８及びＮ型トランジスタ
２１８，２３８の各ゲートに伝送するための回路が設け
られている。
Ｐ型トランジスタ２０８，２２８及びＮ型トランジスタ
２１８，２３８の各ゲートに伝送するための回路が設け
られている。
【００３３】先ず、第１の入力回路２００内のＰ型トラ
ンジスタ２０８と、第２の入力回路２１０内のＮ型トラ
ンジスタ２１８の各ゲートに、テスト端子１２０の論理
を導くために、レベルシフタ１３０が設けられている。
このレベルシフタ１３０は、例えば図２に示す回路構成
を有し、第１の電源電圧に関連する振幅を有するテスト
端子１２０からの第１の信号を、第２の電源電圧に関連
する振幅を有する第２の信号にレベルシフトさせること
ができる。
ンジスタ２０８と、第２の入力回路２１０内のＮ型トラ
ンジスタ２１８の各ゲートに、テスト端子１２０の論理
を導くために、レベルシフタ１３０が設けられている。
このレベルシフタ１３０は、例えば図２に示す回路構成
を有し、第１の電源電圧に関連する振幅を有するテスト
端子１２０からの第１の信号を、第２の電源電圧に関連
する振幅を有する第２の信号にレベルシフトさせること
ができる。
【００３４】すなわち、このレベルシフタ１３０は、Ｐ
型トランジスタ３００，３０２，３０４，３０６と、Ｎ
型トランジスタ３０８，３１０と、反転バッファ３１２
とを含んでいる。反転バッファ３１２は第１の電源電圧
で動作するが、トランジスタ３００〜３１０は第２の電
源電圧で動作する。この構成によれば、トランジスタ３
０４，３０８のゲートに入力されたテスト信号（第１の
信号）は、第１の電源電圧に関連する振幅を有するが、
レベルシフタ１３０により第２の電源電圧に関連する振
幅を有する第２の信号に変換して出力することができ
る。
型トランジスタ３００，３０２，３０４，３０６と、Ｎ
型トランジスタ３０８，３１０と、反転バッファ３１２
とを含んでいる。反転バッファ３１２は第１の電源電圧
で動作するが、トランジスタ３００〜３１０は第２の電
源電圧で動作する。この構成によれば、トランジスタ３
０４，３０８のゲートに入力されたテスト信号（第１の
信号）は、第１の電源電圧に関連する振幅を有するが、
レベルシフタ１３０により第２の電源電圧に関連する振
幅を有する第２の信号に変換して出力することができ
る。
【００３５】Ｐ型トランジスタ２０８のゲートには、レ
ベルシフタ１３０の出力が、反転バッファ回路１４０，
１４２を介して入力される。一方、Ｎ型トランジスタ２
１８のゲートには、レベルシフタ１３０の出力が、反転
バッファ回路１５０，１５２，１５４を介して入力され
る。なお、これらの反転バッファ回路１４０，１４２，
１５０〜１５４は、図１に示すように第２の電源電圧に
て駆動される。
ベルシフタ１３０の出力が、反転バッファ回路１４０，
１４２を介して入力される。一方、Ｎ型トランジスタ２
１８のゲートには、レベルシフタ１３０の出力が、反転
バッファ回路１５０，１５２，１５４を介して入力され
る。なお、これらの反転バッファ回路１４０，１４２，
１５０〜１５４は、図１に示すように第２の電源電圧に
て駆動される。
【００３６】従って、通常動作モード時には、テスト端
子１２０の論理（ＬＯＷ）がＰ型トランジスタ２０８の
ゲートに伝送され、第１の入力回路２００の入力端子２
０２は第２の電源電圧にプルアップされる。また、Ｎ型
トランジスタ２１８のゲートの論理はＨＩＧＨとなるの
で、第２の入力回路２１０の入力端子２１２は基準電電
圧（０Ｖ）にプルダウンされる。逆に、テスト端子１２
０がＨＩＧＨとなるテストモード時では、Ｐ型トランジ
スタ２０８，２１８はオフされるので、上述のプルアッ
プ、プルダウンの各状態が解除される。
子１２０の論理（ＬＯＷ）がＰ型トランジスタ２０８の
ゲートに伝送され、第１の入力回路２００の入力端子２
０２は第２の電源電圧にプルアップされる。また、Ｎ型
トランジスタ２１８のゲートの論理はＨＩＧＨとなるの
で、第２の入力回路２１０の入力端子２１２は基準電電
圧（０Ｖ）にプルダウンされる。逆に、テスト端子１２
０がＨＩＧＨとなるテストモード時では、Ｐ型トランジ
スタ２０８，２１８はオフされるので、上述のプルアッ
プ、プルダウンの各状態が解除される。
【００３７】次に、第３の入力回路２２０内のＰ型トラ
ンジスタ２２８と、第４の入力回路２３０内のＮ型トラ
ンジスタ２３８の各ゲートに、テスト端子１２０の論理
を導く構成について説明する。この場合、テスト端子１
２０へのテスト信号自体が、第１の電源電圧（３Ｖ）に
関連する振幅を有するため、レベルシフト１３０を経由
させる必要はない。
ンジスタ２２８と、第４の入力回路２３０内のＮ型トラ
ンジスタ２３８の各ゲートに、テスト端子１２０の論理
を導く構成について説明する。この場合、テスト端子１
２０へのテスト信号自体が、第１の電源電圧（３Ｖ）に
関連する振幅を有するため、レベルシフト１３０を経由
させる必要はない。
【００３８】このため、Ｐ型トランジスタ２２８のゲー
トには、テスト端子１２０の論理が反転バッファ回路１
２４，１６０，１６２，１６４を介して入力される。一
方、Ｎ型トランジスタ２１８のゲートには、テスト端子
１２０の論理が反転バッファ回路１２４，１６０，１７
０，１７２，１７４を介して入力される。なお、これら
の反転バッファ回路１６０〜１６４，１７０〜１７４
は、図１に示すように第１の電源電圧にて駆動される。
トには、テスト端子１２０の論理が反転バッファ回路１
２４，１６０，１６２，１６４を介して入力される。一
方、Ｎ型トランジスタ２１８のゲートには、テスト端子
１２０の論理が反転バッファ回路１２４，１６０，１７
０，１７２，１７４を介して入力される。なお、これら
の反転バッファ回路１６０〜１６４，１７０〜１７４
は、図１に示すように第１の電源電圧にて駆動される。
【００３９】これらの構成により、テスト端子１２０の
論理がＬＯＷである通常動作モードでは、第３の入力回
路２２０内の入力端子２２２はプルアップ、第４の入力
回路２３０内の入力端子２３２はプルダウンの各状態に
設定される。逆に、テスト端子１２０の論理がＨＩＧＨ
であるテストモードでは、上述のプルアップ及びプルダ
ウンの各状態が解除される。
論理がＬＯＷである通常動作モードでは、第３の入力回
路２２０内の入力端子２２２はプルアップ、第４の入力
回路２３０内の入力端子２３２はプルダウンの各状態に
設定される。逆に、テスト端子１２０の論理がＨＩＧＨ
であるテストモードでは、上述のプルアップ及びプルダ
ウンの各状態が解除される。
【００４０】ここで、第２の端子１１２への第２の電源
電圧がカットオフされたとしても、テスト信号は第１の
電源電圧にて駆動されるバッファのみを介してＰ型トラ
ンジスタ２２８とＮ型トランジスタ２３８に供給されて
いるので、第３，第４の入力回路２２０，２３０の入力
端子２２２，２３２のプルアップ、プルダウン動作に影
響を与えることはない。
電圧がカットオフされたとしても、テスト信号は第１の
電源電圧にて駆動されるバッファのみを介してＰ型トラ
ンジスタ２２８とＮ型トランジスタ２３８に供給されて
いるので、第３，第４の入力回路２２０，２３０の入力
端子２２２，２３２のプルアップ、プルダウン動作に影
響を与えることはない。
【００４１】ここで、図７に比較例である半導体装置を
示す。図７に示す半導体装置の部材のうち、図１と同じ
部材については図１と同一符号を付し、相違する部材に
ついては図１と対応する部材の符号にサフィックスＡを
追加している。
示す。図７に示す半導体装置の部材のうち、図１と同じ
部材については図１と同一符号を付し、相違する部材に
ついては図１と対応する部材の符号にサフィックスＡを
追加している。
【００４２】図７に示す半導体装置では、第１，第２の
電源電圧が共に供給されている場合には、図１に示す半
導体装置と実質的に同じ原理にて、第１〜第４の入力回
路２００〜２３０の入力端子２０２，２１２，２２２，
２３２をプルアップ、プルダウン状態、あるいはそれら
の解除状態に設定できる。
電源電圧が共に供給されている場合には、図１に示す半
導体装置と実質的に同じ原理にて、第１〜第４の入力回
路２００〜２３０の入力端子２０２，２１２，２２２，
２３２をプルアップ、プルダウン状態、あるいはそれら
の解除状態に設定できる。
【００４３】しかし、低消費電力等の目的ために第２の
電源電圧がカットオフされると、第１の電源電圧で動作
する反転バッファ回路１２４Ａ，１５０Ａ，１５２Ａ，
１６０Ａが動作しなくなる。その結果、第１の電源電圧
で動作する反転バッファ回路１６２Ａ，１６４Ａ，１７
４Ａ等の入出力がフローティングになってしまう。結果
として、第３，第４の入力回路２２０，２３０の入力端
子２２２，２３２のプルアップ、プルダウン制御ができ
なくなる。
電源電圧がカットオフされると、第１の電源電圧で動作
する反転バッファ回路１２４Ａ，１５０Ａ，１５２Ａ，
１６０Ａが動作しなくなる。その結果、第１の電源電圧
で動作する反転バッファ回路１６２Ａ，１６４Ａ，１７
４Ａ等の入出力がフローティングになってしまう。結果
として、第３，第４の入力回路２２０，２３０の入力端
子２２２，２３２のプルアップ、プルダウン制御ができ
なくなる。
【００４４】なお、本発明は上記の実施の形態に限定さ
れるものではなく、本発明の要旨の範囲内で種々の変形
実施が可能である。
れるものではなく、本発明の要旨の範囲内で種々の変形
実施が可能である。
【００４５】例えば、図１に示す第１の入力回路２００
は、実際には図３に示す構成とすることが好ましい。図
３に示す第１の入力回路２００が図１に示す第１の入力
回路２００と相違する点は、入力端子２０２の静電気保
護回路４００を追加したことに加えて、入力端子２０２
と内部セルとの間に、第１の電源電圧で駆動されるノア
ゲート回路４１０と反転バッファ回路４２０とを設けた
ことである。ノアゲート回路４１０には、入力端子２０
２からの信号と制御信号４３０が入力される。この制御
信号４３０は、第２の電源電圧がカットオフされた時
に、強制的にＨＩＧＨとなり、それ以外の時にはＬＯＷ
となる。
は、実際には図３に示す構成とすることが好ましい。図
３に示す第１の入力回路２００が図１に示す第１の入力
回路２００と相違する点は、入力端子２０２の静電気保
護回路４００を追加したことに加えて、入力端子２０２
と内部セルとの間に、第１の電源電圧で駆動されるノア
ゲート回路４１０と反転バッファ回路４２０とを設けた
ことである。ノアゲート回路４１０には、入力端子２０
２からの信号と制御信号４３０が入力される。この制御
信号４３０は、第２の電源電圧がカットオフされた時
に、強制的にＨＩＧＨとなり、それ以外の時にはＬＯＷ
となる。
【００４６】第１の入力回路２００の入力端子２０２は
プルアップされるので、通常動作モードで入力端子２０
２に入力がなくても、第１の入力回路の出力としてＨＩ
ＧＨを出力することが好ましい。しかし、図１に示す第
１の入力回路の反転バッファ回路２０４，２０６は第２
の電源電圧にて駆動されるので、第２の電源電圧がカッ
トオフされた場合に対処できない。
プルアップされるので、通常動作モードで入力端子２０
２に入力がなくても、第１の入力回路の出力としてＨＩ
ＧＨを出力することが好ましい。しかし、図１に示す第
１の入力回路の反転バッファ回路２０４，２０６は第２
の電源電圧にて駆動されるので、第２の電源電圧がカッ
トオフされた場合に対処できない。
【００４７】この点、図３に示す第１の入力回路２００
では、第２の電源電圧がカットオフされると制御信号４
３０がＨＩＧＨとなる。このとき、ノアゲート回路４１
０，反転バッファ回路４２０は第１の電源電圧で駆動さ
れているので、ノアゲート回路４１０の出力はＬＯＷ固
定となり、反転バッファ回路４２０の出力をＨＩＧＨに
維持できる。
では、第２の電源電圧がカットオフされると制御信号４
３０がＨＩＧＨとなる。このとき、ノアゲート回路４１
０，反転バッファ回路４２０は第１の電源電圧で駆動さ
れているので、ノアゲート回路４１０の出力はＬＯＷ固
定となり、反転バッファ回路４２０の出力をＨＩＧＨに
維持できる。
【００４８】同様の理由から、図１に示す第２の入力回
路２１０も、図４に示す第２の入力回路２１０に変更す
ることが好ましい。図４に示す第２の入力回路２１０
は、図３に示すノアゲート回路４１０の代わりにナンド
ゲート回路４５０を有する。このナンドゲート回路４５
０に入力される制御信号は、第２の電源電圧がカットオ
フされた時に、強制的にＬＯＷとなり、それ以外の時に
はＨＩＧＨとなる。この第２の入力回路２１０では、第
２の電源電圧がカットオフされると、ナンドゲート回路
４５０の出力はＨＩＧＨ固定となり、反転バッファ回路
４２０の出力をＬＯＷに維持できる。
路２１０も、図４に示す第２の入力回路２１０に変更す
ることが好ましい。図４に示す第２の入力回路２１０
は、図３に示すノアゲート回路４１０の代わりにナンド
ゲート回路４５０を有する。このナンドゲート回路４５
０に入力される制御信号は、第２の電源電圧がカットオ
フされた時に、強制的にＬＯＷとなり、それ以外の時に
はＨＩＧＨとなる。この第２の入力回路２１０では、第
２の電源電圧がカットオフされると、ナンドゲート回路
４５０の出力はＨＩＧＨ固定となり、反転バッファ回路
４２０の出力をＬＯＷに維持できる。
【００４９】また、上述した実施形態では、テスト端子
１２０からトランジスタ２０８，２１８，２２８，２３
８のゲートに至る間の伝送回路にバッファ回路を設けた
が、これに代えてアンドゲート回路やオアゲート回路等
の任意の論理回路を用いてもかまわない。
１２０からトランジスタ２０８，２１８，２２８，２３
８のゲートに至る間の伝送回路にバッファ回路を設けた
が、これに代えてアンドゲート回路やオアゲート回路等
の任意の論理回路を用いてもかまわない。
【００５０】また、上記実施形態においては、周辺セル
領域１０２に、第１〜第４の入力回路２００〜２３０に
示す４種類の入力回路を配置したが、その中の少なくと
も１種類の入力回路を配置するものでも良い。
領域１０２に、第１〜第４の入力回路２００〜２３０に
示す４種類の入力回路を配置したが、その中の少なくと
も１種類の入力回路を配置するものでも良い。
【００５１】さらには、プルアップ、プルダウン動作を
制御する制御端子として、上記実施形態ではテスト端子
を用いたが、例えば第１，第２の電源電圧にて駆動され
る２種の回路に共用されるデータ入力端子の信号に基づ
いて、プルアップ又はプルダウン動作を制御するもので
あっても良い。すなわち、図５に示すように、データ入
力端子５００を設け、レベルシフタ１３０からの出力
を、内部セル領域１０４内に配置され、かつ、第２の電
源電圧にて駆動される内部セルに導く構成とすることが
できる。
制御する制御端子として、上記実施形態ではテスト端子
を用いたが、例えば第１，第２の電源電圧にて駆動され
る２種の回路に共用されるデータ入力端子の信号に基づ
いて、プルアップ又はプルダウン動作を制御するもので
あっても良い。すなわち、図５に示すように、データ入
力端子５００を設け、レベルシフタ１３０からの出力
を、内部セル領域１０４内に配置され、かつ、第２の電
源電圧にて駆動される内部セルに導く構成とすることが
できる。
【００５２】なお、本発明はまた、２種の電源とそれに
より駆動される上述の半導体装置を搭載した種々の電子
機器に適用できる。
より駆動される上述の半導体装置を搭載した種々の電子
機器に適用できる。
【図１】本発明の一実施形態に係る半導体装置を示す回
路図である。
路図である。
【図２】図１の半導体装置に使用されるレベルシフタを
示す回路図である。
示す回路図である。
【図３】図１に示す第１の入力回路の変形例を示す回路
図である。
図である。
【図４】図１に示す第２の入力回路の変形例を示す回路
図である。
図である。
【図５】データ入力端子への信号に基づいてプルアッ
プ、プルダウンを制御するための変形例を示す回路図で
ある。
プ、プルダウンを制御するための変形例を示す回路図で
ある。
【図６】図１に示す半導体装置を模式的に示す平面図で
ある。
ある。
【図７】比較例である半導体装置を示す回路図である。
１００ 半導体装置 １０２ 周辺セル領域 １０４ 内部セル領域 １１０ 第１の端子 １１２ 第２の端子 １２０ テスト端子（第３の端子） １３０ レベルシフタ １４０，１４２，１５０〜１５４，１６０〜１６４，１
７０〜１７４ 反転バッファ回路 ２００ 第１の入力回路 ２０２，２１２，２２２，２３２ 入力端子 ２０４，２０６，２１４，２１６，２２４，２２６，２
３４，２３６ 反転バッファ回路 ２０８，２１８，２２８，２３８ トランジスタ（制御
回路） ２１０ 第２の入力回路 ２２０ 第３の入力回路 ２３０ 第４の入力回路 ３００〜３１０ トランジスタ ３１２ 反転バッファ回路 ４００ 静電気保護回路 ４１０ ノアゲート回路 ４２０ 反転バッファ回路 ４３０，４６０ 制御信号 ４５０ ナンドゲート回路 ５００ データ入力端子（第３の端子）
７０〜１７４ 反転バッファ回路 ２００ 第１の入力回路 ２０２，２１２，２２２，２３２ 入力端子 ２０４，２０６，２１４，２１６，２２４，２２６，２
３４，２３６ 反転バッファ回路 ２０８，２１８，２２８，２３８ トランジスタ（制御
回路） ２１０ 第２の入力回路 ２２０ 第３の入力回路 ２３０ 第４の入力回路 ３００〜３１０ トランジスタ ３１２ 反転バッファ回路 ４００ 静電気保護回路 ４１０ ノアゲート回路 ４２０ 反転バッファ回路 ４３０，４６０ 制御信号 ４５０ ナンドゲート回路 ５００ データ入力端子（第３の端子）
Claims (12)
- 【請求項１】 第１の電源電圧が入力される第１の端子
と、 前記第１の電源電圧より高い第２の電源電圧が入力され
る第２の端子と、 前記第１の電源電圧に関連する振幅を有する第１の信号
が入力される第３の端子と、 前記第３の端子に入力される前記第１の信号のレベル
を、前記第２の電源電圧に基づいてシフトさせて第２の
信号を生成するレベルシフタと、 前記第１の電源電圧によって動作して、前記第１の信号
を伝送する第１の伝送回路と、 前記第２の電源電圧によって動作して、前記レベルシフ
タからの前記第２の信号を伝送する第２の伝送回路と、 を有することを特徴とする半導体装置。 - 【請求項２】 請求項１において、 前記第１の電源電圧によって動作して、前記第１の信号
の論理に基づいて制御する第１の制御回路と、 前記第２の電源電圧によって動作して、前記第２の信号
の論理に基づいて制御する第２の制御回路と、 がさらに設けられ、 前記第１の伝送回路は前記第１の信号を前記第１の制御
回路に伝送し、前記第２の伝送回路は前記第２の信号を
前記第２の制御回路に伝送することを特徴とする半導体
装置。 - 【請求項３】 請求項２において、 前記第２の電源電圧に関連する振幅を有する第３の信号
が入力される入力端子を含む入力回路が設けられ、 前記第２の制御回路は、前記第２の信号の論理に基づい
て、前記入力端子を前記第２の電源電圧にプルアップさ
せ、またはそれを解除する回路を含むことを特徴とする
半導体装置。 - 【請求項４】 請求項３において、 前記入力回路は、前記第１の電源電圧によって動作する
バッファ回路と、前記第２の端子への前記第２の電源電
圧の供給が遮断された時に、前記バッファ回路の出力を
強制的に前記第１の電源電圧に設定する回路とをさらに
有することを特徴とする半導体装置。 - 【請求項５】 請求項２において、 前記第２の電源電圧に関連する振幅を有する第３の入力
信号が入力される入力端子を含む入力回路が設けられ、 前記第２の制御回路は、前記第２の信号の論理に基づい
て、前記入力端子を基準電圧にプルダウンさせ、または
それを解除する回路を含むことを特徴とする半導体装
置。 - 【請求項６】 請求項５において、 前記入力回路は、前記第１の電源電圧によって動作する
バッファ回路と、前記第２の端子への前記第２の電源電
圧の供給が遮断された時に、前記バッファ回路の出力を
強制的に前記基準電圧に設定する回路とをさらに有する
ことを特徴とする半導体装置。 - 【請求項７】 請求項３乃至６のいずれかにおいて、 前記第３の端子は、テスト信号が入力されるテスト端子
であり、前記テスト信号がテストモード時の論理に設定
されると、前記第２の制御回路は解除制御を実施するこ
とを特徴とする半導体装置。 - 【請求項８】 請求項２において、 前記第１の電源電圧に関連する振幅を有する第３の入力
信号が入力される入力端子を含む入力回路が設けられ、 前記第１の制御回路は、前記第１の信号の論理に基づい
て、前記入力端子を前記第１の電源電圧にプルアップさ
せ、またはそれを解除する回路を含むことを特徴とする
半導体装置。 - 【請求項９】 請求項２において、 前記第１の電源電圧に関連する振幅を有する第３の入力
信号が入力される入力端子を含む入力回路が設けられ、 前記第１の制御回路は、前記第１の信号の論理に基づい
て、前記入力端子を基準電圧にプルダウンさせ、または
それを解除する回路を含むことを特徴とする半導体装
置。 - 【請求項１０】 請求項８または９において、 前記第３の端子は、テスト信号が入力されるテスト端子
であり、前記テスト信号がテストモード時の論理に設定
されると、前記第１の制御回路は解除制御を実施するこ
とを特徴とする半導体装置。 - 【請求項１１】 請求項１乃至１０のいずれかにおい
て、 前記第１，第２の伝送回路の各々は、バッファ回路を含
むことを特徴とする半導体装置。 - 【請求項１２】 請求項１乃至１１のいずれかに記載の
半導体装置を含むことを特徴とする電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000077489A JP3460668B2 (ja) | 1999-05-07 | 2000-03-21 | 半導体装置及びそれを用いた電子機器 |
| US09/565,367 US6292026B1 (en) | 1999-05-07 | 2000-05-05 | Semiconductor device and electronic apparatus using the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12730799 | 1999-05-07 | ||
| JP11-127307 | 1999-05-07 | ||
| JP2000077489A JP3460668B2 (ja) | 1999-05-07 | 2000-03-21 | 半導体装置及びそれを用いた電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001027661A true JP2001027661A (ja) | 2001-01-30 |
| JP3460668B2 JP3460668B2 (ja) | 2003-10-27 |
Family
ID=26463294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000077489A Expired - Fee Related JP3460668B2 (ja) | 1999-05-07 | 2000-03-21 | 半導体装置及びそれを用いた電子機器 |
Country Status (2)
| Country | Link |
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