JPH04324675A - Ｃｍｏｓ出力バッファ回路 - Google Patents
Ｃｍｏｓ出力バッファ回路Info
- Publication number
- JPH04324675A JPH04324675A JP3122652A JP12265291A JPH04324675A JP H04324675 A JPH04324675 A JP H04324675A JP 3122652 A JP3122652 A JP 3122652A JP 12265291 A JP12265291 A JP 12265291A JP H04324675 A JPH04324675 A JP H04324675A
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- JP
- Japan
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- output buffer
- buffer circuit
- cmos output
- channel mos
- output
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- Pending
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- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000011990 functional testing Methods 0.000 description 4
- 230000000644 propagated effect Effects 0.000 description 4
- 238000007599 discharging Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ出力バッフ
ァ回路に関し、特に、機能試験時にテスタが誤動作せず
、実際の使用時には大電流出力バッファとして機能する
ＣＭＯＳ出力バッファ回路に関するものである。
ァ回路に関し、特に、機能試験時にテスタが誤動作せず
、実際の使用時には大電流出力バッファとして機能する
ＣＭＯＳ出力バッファ回路に関するものである。
【０００２】
【従来の技術】図２は、従来のＣＭＯＳ出力バッファ回
路を示す回路図であり、図において、２はデータ入力端
子、１１は電源、１２は接地、１３は出力パッド、１４
はインバータ、１５はｐチャネル形ＭＯＳトランジスタ
（以下、ＰＭＯＳと略称する）、１６はｎチャネル形Ｍ
ＯＳトランジスタ（以下、ＮＭＯＳと略称する）を示す
。
路を示す回路図であり、図において、２はデータ入力端
子、１１は電源、１２は接地、１３は出力パッド、１４
はインバータ、１５はｐチャネル形ＭＯＳトランジスタ
（以下、ＰＭＯＳと略称する）、１６はｎチャネル形Ｍ
ＯＳトランジスタ（以下、ＮＭＯＳと略称する）を示す
。
【０００３】次に動作について説明する。データ信号端
子２を介して伝播するデータ信号は、インバータ１４を
介して反転され、ＰＭＯＳ１５とＮＭＯＳ１６とによっ
て構成されるインバータを介して再び反転され、出力パ
ッド１３に伝播され、出力される。
子２を介して伝播するデータ信号は、インバータ１４を
介して反転され、ＰＭＯＳ１５とＮＭＯＳ１６とによっ
て構成されるインバータを介して再び反転され、出力パ
ッド１３に伝播され、出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＣＭＯＳ出力バッファ回路は、以上のように構成されて
いるので、例えば、大電流出力を要する為にＰＭＯＳ１
５及びＮＭＯＳ１６のトランジスタサイズを大きく設計
した場合、例えば、データ信号が電源レベルから接地レ
ベルへと変化する際、電源１１と接地１２との間に貫通
電流が流れ、更に、接地用のワイヤ（図示しない）等の
外部インダクタンスを介し、出力負荷容量に対して充放
電電流を生ずるようになる。そして、上記貫通電流と充
放電電流は出力スイッチングノイズを大きくし、機能試
験時にテスタが誤動作して回路の論理機能を正確に診断
することができなくなるという問題点があった。
ＣＭＯＳ出力バッファ回路は、以上のように構成されて
いるので、例えば、大電流出力を要する為にＰＭＯＳ１
５及びＮＭＯＳ１６のトランジスタサイズを大きく設計
した場合、例えば、データ信号が電源レベルから接地レ
ベルへと変化する際、電源１１と接地１２との間に貫通
電流が流れ、更に、接地用のワイヤ（図示しない）等の
外部インダクタンスを介し、出力負荷容量に対して充放
電電流を生ずるようになる。そして、上記貫通電流と充
放電電流は出力スイッチングノイズを大きくし、機能試
験時にテスタが誤動作して回路の論理機能を正確に診断
することができなくなるという問題点があった。
【０００５】特に、機能試験にロジックテスタを使用す
る場合、ロジックテスタの負荷容量が大きく、外部負荷
条件が実装基板のそれよりも厳しくなるため、出力スイ
ッチングノイズがより大きくなり、上記の問題点がより
顕著になっていた。
る場合、ロジックテスタの負荷容量が大きく、外部負荷
条件が実装基板のそれよりも厳しくなるため、出力スイ
ッチングノイズがより大きくなり、上記の問題点がより
顕著になっていた。
【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、機能試験時の出力スイッチン
グノイズを低減し、特に、ロジックテスタ等の負荷容量
の大きい試験機を用いても出力スイッチングノイズが低
減でき、実際の使用時には大電流出力バッファとして機
能するＣＭＯＳ出力バッファ回路を得ることを目的とす
る。
るためになされたもので、機能試験時の出力スイッチン
グノイズを低減し、特に、ロジックテスタ等の負荷容量
の大きい試験機を用いても出力スイッチングノイズが低
減でき、実際の使用時には大電流出力バッファとして機
能するＣＭＯＳ出力バッファ回路を得ることを目的とす
る。
【０００７】
【課題を解決するための手段】この発明にかかるＣＭＯ
Ｓ出力バッファ回路は、出力バッファ回路におけるＰＭ
ＯＳ，ＮＭＯＳを複数対設け、それぞれのＰＭＯＳ，Ｎ
ＭＯＳのゲート電極部への入力信号を独立に制御できる
ようにしたものである。
Ｓ出力バッファ回路は、出力バッファ回路におけるＰＭ
ＯＳ，ＮＭＯＳを複数対設け、それぞれのＰＭＯＳ，Ｎ
ＭＯＳのゲート電極部への入力信号を独立に制御できる
ようにしたものである。
【０００８】
【作用】この発明においては、複数対のＮＭＯＳ，ＰＭ
ＯＳをテスト信号によってＯＮ，ＯＦＦ制御できるので
、機能試験時はバッファ電流能力を必要最低限にして出
力スイッチングノイズを低減し、実際の使用時は大電流
出力バッファとして機能することができる。
ＯＳをテスト信号によってＯＮ，ＯＦＦ制御できるので
、機能試験時はバッファ電流能力を必要最低限にして出
力スイッチングノイズを低減し、実際の使用時は大電流
出力バッファとして機能することができる。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例によるＣＭＯＳ出力
バッファ回路を示す回路図であり、図において、１はテ
スト信号入力端子、２はデータ入力端子、３，４はイン
バータ、５は２入力ＮＡＮＤ、６は２入力ＮＯＲ、７，
９はＰＭＯＳ、８，１０はＮＭＯＳ、１１は電源、１２
は接地、１３は出力パッドを示す。
する。図１は、この発明の一実施例によるＣＭＯＳ出力
バッファ回路を示す回路図であり、図において、１はテ
スト信号入力端子、２はデータ入力端子、３，４はイン
バータ、５は２入力ＮＡＮＤ、６は２入力ＮＯＲ、７，
９はＰＭＯＳ、８，１０はＮＭＯＳ、１１は電源、１２
は接地、１３は出力パッドを示す。
【００１０】次に動作について説明する。テスト信号入
力端子１を介して入力されるテスト信号が接地レベルの
時、２入力ＮＡＮＤ５からの出力信号と２入力ＮＯＲ６
の出力信号は、データ信号端子２を介して入力されるデ
ータ信号にかかわりなく、それぞれが電源レベルと接地
レベルになり、ＰＭＯＳ７とＮＭＯＳ８はいずれもＯＦ
Ｆ状態となる。一方、ＰＭＯＳ９とＮＭＯＳ１０は、イ
ンバータ４を介して伝播されるデータ信号を受け、イン
バータ動作して、出力パッド１３にデータ信号を伝播す
る。
力端子１を介して入力されるテスト信号が接地レベルの
時、２入力ＮＡＮＤ５からの出力信号と２入力ＮＯＲ６
の出力信号は、データ信号端子２を介して入力されるデ
ータ信号にかかわりなく、それぞれが電源レベルと接地
レベルになり、ＰＭＯＳ７とＮＭＯＳ８はいずれもＯＦ
Ｆ状態となる。一方、ＰＭＯＳ９とＮＭＯＳ１０は、イ
ンバータ４を介して伝播されるデータ信号を受け、イン
バータ動作して、出力パッド１３にデータ信号を伝播す
る。
【００１１】一方、テスト信号入力端子１を介して入力
されるテスト信号が電源レベルの時、２入力ＮＡＮＤ５
，２入力ＮＯＲ６は、データ信号端子２を介して入力さ
れるデータ信号を伝播し、ＰＭＯＳ９，ＮＭＯＳ１０と
同様にＰＭＯＳ７，ＮＭＯＳ８もインバータ動作して、
出力パッド１３にデータ信号を伝播する。
されるテスト信号が電源レベルの時、２入力ＮＡＮＤ５
，２入力ＮＯＲ６は、データ信号端子２を介して入力さ
れるデータ信号を伝播し、ＰＭＯＳ９，ＮＭＯＳ１０と
同様にＰＭＯＳ７，ＮＭＯＳ８もインバータ動作して、
出力パッド１３にデータ信号を伝播する。
【００１２】このため、実際の使用時に大電流出力を要
する場合は、上記ＰＭＯＳ７，ＮＭＯＳ８のトランジス
タサイズを大きく設計し、上記ＰＭＯＳ９，ＮＭＯＳ１
０のサイズを最低限度必要なトランジスタサイズに設計
しておくと、テスト信号の制御によって機能試験時は小
電流出力バッファとして動作し、実際の使用時には大電
流出力バッファとして動作させることができる。
する場合は、上記ＰＭＯＳ７，ＮＭＯＳ８のトランジス
タサイズを大きく設計し、上記ＰＭＯＳ９，ＮＭＯＳ１
０のサイズを最低限度必要なトランジスタサイズに設計
しておくと、テスト信号の制御によって機能試験時は小
電流出力バッファとして動作し、実際の使用時には大電
流出力バッファとして動作させることができる。
【００１３】このように本実施例のＣＭＯＳ出力バッフ
ァ回路では、ＰＭＯＳ７とＰＭＯＳ９が電源１１に対し
て並列に接続し、ＮＭＯＳ８とＮＭＯＳ１０が接地１２
に対して並列に接続し、前記ＰＭＯＳ７，ＰＭＯＳ９と
前記ＮＭＯＳ８，ＮＭＯＳ１０を直列に接続し、更に、
各々のゲート電極部への入力信号を独立に制御できるよ
うに構成しているので、実際の使用時はバッファ電流能
力を大きくでき、機能試験時はバッファ電流能力を必要
最低限に小さくできる。
ァ回路では、ＰＭＯＳ７とＰＭＯＳ９が電源１１に対し
て並列に接続し、ＮＭＯＳ８とＮＭＯＳ１０が接地１２
に対して並列に接続し、前記ＰＭＯＳ７，ＰＭＯＳ９と
前記ＮＭＯＳ８，ＮＭＯＳ１０を直列に接続し、更に、
各々のゲート電極部への入力信号を独立に制御できるよ
うに構成しているので、実際の使用時はバッファ電流能
力を大きくでき、機能試験時はバッファ電流能力を必要
最低限に小さくできる。
【００１４】
【発明の効果】以上のように、この発明のＣＭＯＳ出力
バッファ回路によれば、ゲート電極部への入力信号が独
立に制御できソース電極部とドレイン電極部が並列接続
された複数のｐチャネル形ＭＯＳトランジスタと、ゲー
ト電極部入力信号が独立に制御できソース電極部とドレ
イン電極部が並列接続された複数のｎチャネル形ＭＯＳ
トランジスタとを直列接続したので、機能試験時はテス
ト信号によって出力バッファ電流能力が制御され、実際
の使用時は出力バッファ電流能力が拡大するＣＭＯＳ出
力バッファ回路となり、スイッチングノイズが低減して
正確な機能試験を行うことができるとともに、実際の使
用時の必要な出力電流の大きさに関係なく、機能試験時
の出力電流が設定できるため、コスト低減の為に汎用化
された試験基板を使用する、ゲートアレイに代表される
ようなセミカスタムＩＣ等の汎用化を図る際に活用でき
る効果がある。
バッファ回路によれば、ゲート電極部への入力信号が独
立に制御できソース電極部とドレイン電極部が並列接続
された複数のｐチャネル形ＭＯＳトランジスタと、ゲー
ト電極部入力信号が独立に制御できソース電極部とドレ
イン電極部が並列接続された複数のｎチャネル形ＭＯＳ
トランジスタとを直列接続したので、機能試験時はテス
ト信号によって出力バッファ電流能力が制御され、実際
の使用時は出力バッファ電流能力が拡大するＣＭＯＳ出
力バッファ回路となり、スイッチングノイズが低減して
正確な機能試験を行うことができるとともに、実際の使
用時の必要な出力電流の大きさに関係なく、機能試験時
の出力電流が設定できるため、コスト低減の為に汎用化
された試験基板を使用する、ゲートアレイに代表される
ようなセミカスタムＩＣ等の汎用化を図る際に活用でき
る効果がある。
【図１】この発明の一実施例によるＣＭＯＳ出力バッフ
ァ回路を示す回路図である。
ァ回路を示す回路図である。
【図２】従来のＣＭＯＳ出力バッファ回路を示す回路図
である。
である。
１ テスト信号入力端子
２ データ入力端子
３ インバータ
４ インバータ
５ ２入力ＮＡＮＤ
６ ２入力ＮＯＲ
７ ＰＭＯＳ
８ ＮＭＯＳ
９ ＰＭＯＳ
１０ ＮＭＯＳ
１１ 電源
１２ 接地
１３ 出力パッド
１４ インバータ
１５ ＰＭＯＳ
１６ ＮＭＯＳ
Claims (1)
- 【請求項１】 電源，接地間にｐチャネル型ＭＯＳト
ランジスタとｎチャネル型ＭＯＳトランジスタとを有す
るＣＭＯＳ出力バッファ回路において、個々のゲート電
極部への入力信号が独立に制御でき、ソース電極部とド
レイン電極部が並列接続された複数のｐチャネル形ＭＯ
Ｓトランジスタと、個々のゲート電極部への入力信号が
独立に制御できソース電極部とドレイン電極部が並列接
続された複数のｎチャネル形ＭＯＳトランジスタとを備
え、前記複数のｐチャネル形ＭＯＳトランジスタと前記
複数のｎチャネル形ＭＯＳトランジスタが直列接続され
ていることを特徴とするＣＭＯＳ出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122652A JPH04324675A (ja) | 1991-04-24 | 1991-04-24 | Ｃｍｏｓ出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122652A JPH04324675A (ja) | 1991-04-24 | 1991-04-24 | Ｃｍｏｓ出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324675A true JPH04324675A (ja) | 1992-11-13 |
Family
ID=14841280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3122652A Pending JPH04324675A (ja) | 1991-04-24 | 1991-04-24 | Ｃｍｏｓ出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324675A (ja) |
-
1991
- 1991-04-24 JP JP3122652A patent/JPH04324675A/ja active Pending
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