KR940006230A - 반도체 집적회로장치 및 그 기능시험방법 - Google Patents

반도체 집적회로장치 및 그 기능시험방법 Download PDF

Info

Publication number
KR940006230A
KR940006230A KR1019930007138A KR930007138A KR940006230A KR 940006230 A KR940006230 A KR 940006230A KR 1019930007138 A KR1019930007138 A KR 1019930007138A KR 930007138 A KR930007138 A KR 930007138A KR 940006230 A KR940006230 A KR 940006230A
Authority
KR
South Korea
Prior art keywords
output
output buffer
semiconductor integrated
buffers
buffer
Prior art date
Application number
KR1019930007138A
Other languages
English (en)
Other versions
KR960011256B1 (ko
Inventor
게이이치 마에다
Original Assignee
사토 후미오
가부시키가이샤 도시바
오카모토 세이시
도시바 마이크로 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP10977492A external-priority patent/JP3156870B2/ja
Priority claimed from JP4109772A external-priority patent/JP2937619B2/ja
Application filed by 사토 후미오, 가부시키가이샤 도시바, 오카모토 세이시, 도시바 마이크로 일렉트로닉스 가부시키가이샤 filed Critical 사토 후미오
Publication of KR940006230A publication Critical patent/KR940006230A/ko
Application granted granted Critical
Publication of KR960011256B1 publication Critical patent/KR960011256B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017581—Coupling arrangements; Interface arrangements programmable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은, 내부회로로부터의 출력신호와 제어신호가 출력신호선과 제어신호선을 매개로 제어회로에 입력되고, 상기 제어 회로로부터의 출력 신호가 제어회로 출력 신호선을 매개로 각각 독립된 제1 및 제2독립출력 버퍼부로 입력된다. 그리고, 제1및 제2출력버퍼부의 출력이 선택적으로 출력신호선을 매개로 출력단자로부터 외부회로로 출력된다. 본 발명은 용도에 따른 능력을 갖춘 출력버퍼부를 선택적으로 이용할 수가 있다. 또한, 다른 반도체 집적회로장치는 내부회로와, 복수의 출력버퍼, 출력버퍼를 각각 선택적으로 구동하는 제어회로 및, 상기 복수의 출력버퍼를 순차적으로 선택하는 순차선택회로를 구비하여 구성된다. 기능시험이 수행되는 출력단자만을 선택적으로 통상 동작상태로 하고, 다른 출력단자를 고임피던스 상태로 할 수 있기 때문에 출력단자의 용이한 기대치 설정을 손상하지 않고서 정밀한 시험을 수행할 수 있게 된다.

Description

반도체 집적회로장치 및 그 기능시험방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 실시예에 따른 반도체 집적회로장치를 나타낸 블록도,
제6도는 제5도에 나타낸 반도체장치의 제어회로와 출력버퍼를 구체적으로 나타낸 회로도,
제7도는 제5도에 나타낸 반도체장치의 제어회로와 출력버퍼를 구체적으로 나타낸 다른 회로도,
제8도는 제5도에 나타낸 반도체장치의 제어회로와 출력버퍼를 구체적으로 나타낸 또다른 회로도.

Claims (13)

  1. 내부회로와. 이 내부회로와 외부회로로 출력신호를 출력하는 출력단자간에 상기 내부회로와 상기 외부회로를 정합시키기 위해 삽입시킨 적어도 제1 및 제2독립된 출력버퍼로 구성된 출력버퍼수단 및, 상기 제1및 제2출력버퍼간을 스위칭하기 위한 제어회로를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서, 상기 제1출력버퍼의 전류구동능력이 상기 제2출력버퍼의 전류구동능력보다 큰 것을 특징으로 하는 반도체 집적회로장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1출력버퍼가 Bi-CMOS회로로 구성되고, 상기 제2출력버퍼가 CMOS회로로 구성된 것을 특징으로 하는 반도체 집적회로장치.
  4. 제1항에 있어서, 상기 제1출력버퍼가 제1전원전압에 의해 구동되고. 상기 제2출력버퍼가 상기 제1전원전압과는 다른 전압인 제2전원전압에 의해 구동되는 것을 특징으로 하는 반도체 집적회로장치.
  5. 출력단자에 접속된 복수의 독립된 출력버퍼중 시험에 적당한 능력을 갖춘 제1출력버퍼 만을 통상 출력상태로 하고, 다른 출력버퍼를 고임피던스 출력상태로 하는 스위칭수단을 준비하는 단계와, 상기 제1출력버퍼로부터의 통상 출력을 기초로 시험을 수행하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로장치의 기능 시험방법.
  6. 내부회로와, 이 내부회로로부터 외부회로로 출력신호를 출력하는 복수의 출력단자. 이 복수의 출력단자에 각각 대응하도록 설치된 복수의 출력버퍼, 이 출력 버퍼를 선택적으로 구동시키는 복수의 출력버퍼에 대응하도록 제공된 복수의 제어회로 및, 상기 복수의 출력버퍼를 순차적으로 선택하는 순차선택회로를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로장치.
  7. 제6항에 있어서, 상기 순차선택회로로부터의 출력신호가 상기 복수의 제어회로의 각각에 연결되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  8. 제6항에 있어서, 상기 순차선택회로로부터의 출력 신호중 적어도 하나의 출력 신호가 상기 복수의 제어 회로에 연결되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  9. 각각 출력단자에 접속된 복수의 출력버퍼중 제1출력버퍼만을 통상 출력상태로 하고, 다른 출력버퍼를 고임피던스 상태로 하여 상기 통상 출력상태에 있는 제1출력버퍼를 시험하며, 이 시험후 제2출력버퍼만을 통상 출력 상태로 하고, 다른 출력버퍼를 고임피던스 상태로 하여 상기 통상 출력상태에 있는 제2출력버퍼를 시험하며, 이후 순차적으로 다른 출력버퍼를 선택하는 출력 단자 선택수단을 준비하는 단계를 구비하며 이루어진 것을 특징으로 하는 반도체 집적회로장치의 기능시험방법.
  10. 제7항에 있어서, 상기 각 출력버퍼를 1회 선택하는 경우 각 출력버퍼를 제1논리레벨 데이터와 제2논리레벨 데이터에 대해 순차적으로 시험하는 것을 특징으로 하는 반도체 집적회로장치의 기능시험방법.
  11. 제9항에 있어서, 상기 각 출력버퍼를 첫번째 선택하는 경우 각 출력버퍼를 제1논리레벨 데이터에 대해 시험하고, 상기 각 출력 버퍼를 두번째 선택하는 경우 제2논리레벨 데이터에 대해 시험하는 것을 특징으로 하는 반도체 집적회로장치의 기능시험방법.
  12. 제9항에 있어서. 상기 출력단자 선택수단이 모든 상기 복수의 출력버퍼를 개별적으로 선택하는 것을 특징으로 하는 반도체 집적회로장치의 기능시험방법.
  13. 제9항에 있어서, 상기 출력단자 선택수단에 의해 적어도 1회의 선택시에 하나 이상의 상기 출력버퍼가 동시에 선택되는 것을 특징으로 하는 반도체 집적회로장치의 기능시험방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930007138A 1992-04-28 1993-04-28 반도체 집적회로장치 및 그 기능시험방법 KR960011256B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP92-109774 1992-04-28
JP10977492A JP3156870B2 (ja) 1992-04-28 1992-04-28 半導体集積回路装置及びその電気的特性試験方法
JP92-109772 1992-04-28
JP4109772A JP2937619B2 (ja) 1992-04-28 1992-04-28 半導体集積回路装置

Publications (2)

Publication Number Publication Date
KR940006230A true KR940006230A (ko) 1994-03-23
KR960011256B1 KR960011256B1 (ko) 1996-08-21

Family

ID=26449485

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930007138A KR960011256B1 (ko) 1992-04-28 1993-04-28 반도체 집적회로장치 및 그 기능시험방법

Country Status (2)

Country Link
US (2) US5404056A (ko)
KR (1) KR960011256B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100345642B1 (ko) * 1996-06-07 2002-11-22 무라타 기카이 가부시키가이샤 통신방법및통신단말장치
KR100522961B1 (ko) * 2002-10-15 2005-10-20 김소형 내부보강재가 삽입된 수목용 지주 및 그 제조방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2671817B2 (ja) * 1994-08-26 1997-11-05 日本電気株式会社 半導体集積回路の検査方法
US5920729A (en) * 1996-04-30 1999-07-06 Vtc Inc. Apparatus for providing pair of complementary outputs with first and subcircuits to convert non-complementary and complementary inputs to first and second pair of complementary output
US5847575A (en) * 1996-06-21 1998-12-08 Digital Equipment Corporation Method and apparatus for performing switched supply drive in CMOS pad drivers
KR100269159B1 (ko) * 1998-09-05 2000-10-16 윤종용 튜너 회로 설계 방법
US6646472B1 (en) * 2002-05-28 2003-11-11 Sun Microsystems, Inc. Clock power reduction technique using multi-level voltage input clock driver
US6646473B1 (en) * 2002-06-13 2003-11-11 Sun Microsystems, Inc. Multiple supply voltage dynamic logic
GB2404799B (en) * 2003-08-05 2007-03-21 Agilent Technologies Inc Integrated circuit and method of improving signal integrity
US7382168B2 (en) * 2005-08-30 2008-06-03 Agere Systems Inc. Buffer circuit with multiple voltage range
US8035416B1 (en) * 2009-07-07 2011-10-11 Contour Semiconductor, Inc. Bipolar-MOS driver circuit
US9007801B2 (en) 2009-07-07 2015-04-14 Contour Semiconductor, Inc. Bipolar-MOS memory circuit

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5961046A (ja) * 1982-09-30 1984-04-07 Fujitsu Ltd 集積回路装置
JP2564787B2 (ja) * 1983-12-23 1996-12-18 富士通株式会社 ゲートアレー大規模集積回路装置及びその製造方法
JPS60177723A (ja) * 1984-02-24 1985-09-11 Hitachi Ltd 出力回路
US4857765A (en) * 1987-11-17 1989-08-15 International Business Machines Corporation Noise control in an integrated circuit chip
JPH01284017A (ja) * 1988-05-10 1989-11-15 Mitsubishi Electric Corp 集績回路用出力バッファ回路
JPH0278319A (ja) * 1988-09-14 1990-03-19 Hitachi Ltd 半導体集積回路装置
JP2639207B2 (ja) * 1989-12-08 1997-08-06 日本電気株式会社 出力回路
JPH03231455A (ja) * 1990-02-07 1991-10-15 Toshiba Corp 半導体集積回路
US5134311A (en) * 1990-06-07 1992-07-28 International Business Machines Corporation Self-adjusting impedance matching driver
US5107230A (en) * 1991-04-26 1992-04-21 Hewlett-Packard Company Switched drivers providing backmatch impedance for circuit test systems
US5229657A (en) * 1991-05-01 1993-07-20 Vlsi Technology, Inc. Method and apparatus for controlling simultaneous switching output noise in boundary scan paths
US5362996A (en) * 1992-06-10 1994-11-08 Intel Corporation Staggered output circuit for noise reduction

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100345642B1 (ko) * 1996-06-07 2002-11-22 무라타 기카이 가부시키가이샤 통신방법및통신단말장치
KR100522961B1 (ko) * 2002-10-15 2005-10-20 김소형 내부보강재가 삽입된 수목용 지주 및 그 제조방법

Also Published As

Publication number Publication date
US5404056A (en) 1995-04-04
KR960011256B1 (ko) 1996-08-21
US5523702A (en) 1996-06-04

Similar Documents

Publication Publication Date Title
KR920020521A (ko) 반도체집적회로
KR880014475A (ko) 반도체 집적회로장치
KR870004384A (ko) 신호 처리 회로
KR940006230A (ko) 반도체 집적회로장치 및 그 기능시험방법
KR920015385A (ko) 쌍방향 입출력단자용 바운더리 스캔셀
KR940007892A (ko) 진단기능을 갖는 반도체집적회로장치
KR880009381A (ko) 반도체 집적회로장치
KR960042088A (ko) 스캔 테스트 회로 및 이를 구비한 반도체 집적 회로 장치
US4791312A (en) Programmable level shifting interface device
KR960042413A (ko) 데이터 처리 시스템
KR910006241B1 (ko) 복수 테스트모드 선택회로
US20070046308A1 (en) Test modes for a semiconductor integrated circuit device
JP2000162284A (ja) 半導体集積回路
KR910001782A (ko) 논리회로의 테스트용이화회로
EP0382360A3 (en) Event qualified testing architecture for integrated circuits
CA1296110C (en) Reconfigurable register bit-slice for self-test
JPH05172907A (ja) 集積回路を試験するための回路装置
KR970049539A (ko) 버스 드라이버 고장 검출 시스템
JP2927095B2 (ja) 半導体集積回路の試験回路
KR910020722A (ko) 집적 반도체 메모리
US6993447B2 (en) System LSI
JPS614237A (ja) 半導体集積回路
JPH0618631A (ja) 半導体集積回路
JPH09211074A (ja) 半導体装置
JPH04282913A (ja) バイパス回路内蔵形半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030801

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee