KR960011256B1

KR960011256B1 - 반도체 집적회로장치 및 그 기능시험방법

Info

Publication number: KR960011256B1
Application number: KR1019930007138A
Authority: KR
Inventors: 게이이치 마에다
Original assignee: 가부시키가이샤 도시바; 사토 후미오; 도시바 마이크로 일렉트로닉스 가부시키가이샤; 오카모토 세이시
Priority date: 1992-04-28
Filing date: 1993-04-28
Publication date: 1996-08-21
Also published as: US5404056A; US5523702A; KR940006230A

Abstract

내용 없음.

Description

반도체 집적회로장치 및 그 기능시험방법

제1도는 출력버퍼를 갖춘 집적회로 반도체장치의 종래 기술을 나타낸 블록도.

제2도는 제1도에 나타낸 반도체장치의 출력버퍼를 나타낸 회로도.

제3도는 출력버퍼를 갖춘 집적회로 반도체장치의 다른 종래 기술을 나타낸 블록도.

제4도는 제3도에 나타낸 반도체장치의 선택회로를 나타낸 회로도.

제5도는 본 발명의 실시예에 따른 반도체 집적회로장치를 나타낸 블록도.

제6도는 제5도에 나타낸 반도체장치의 제어회로와 출력버퍼를 구체적으로 나타낸 회로도.

제7도는 제5도에 나타낸 반도체장치의 제어회로와 출력버퍼를 구체적으로 나타낸 다른 회로도.

제8도는 제5도에 나타낸 반도체장치의 제어회로와 출력버퍼를 구체적으로 나타낸 또 다른 회로도.

제9도는 본 발명의 다른 실시예에 따른 집적회로 반도체장치를 나타낸 블록도.

제10도는 제9도에 나타낸 반도체장치의 제어회로와 출력버퍼를 나타낸 회로도.

제11도는 제9도에 나타낸 반도체장치의 순차선택회로를 나타낸 회로도.

제12도는 제9도와 내지 제11도에 나타낸 반도체장치의 동작을 설명하기 위한 신호 파형도.

제13도는 본 발명의 또 다른 실시예에 따른 집적회로 반도체장치를 나타낸 블록도.

제14도는 제13도에 나타낸 반도체장치의 순차선택회로를 나타낸 회로도.

제15도는 제13도 및 제14도에 나타낸 반도체장치의 동작을 설명하기 위한 신호 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : IC 2a,2b : 제1 및 제2입력단자

3 : 내부회로 4a,4b,4c : 제1, 제2, 제3출력단자

5 : 선택회로 6a,6b,6c : 제1, 제2, 제3출력버퍼

7 : 외부회로 8,54 : 내부회로 출력신호선

9 : 제어신호선 10a,10b,10c : 제1, 제2, 제3제어회로

11,53 : 순차선택회로

14a,14b,14c : 제1, 제2, 제3제어회로 출력신호선

15a,15b,15c : 제1, 제2, 제3출력신호선

16 : 제어신호 입력단자 17 : 입력버퍼

18,19,21,22,32,33,35,36,41,42,44,45 : 제어회로 출력신호선

24 : 풀-다운 저항 25,29,38 : 인버터

26,28 : 2입력 NAND회로 27,30 : 2입력 NOR회로

31 : 3값 제어신호선 39 : 3값 NAND회로

40 : 3값 NOR회로 51,52 : 입력신호선

55a,55b,55c : 제1, 제2, 제3순차선택 신호선

56 : 선택회로 57 : 3입력 출력제어회로

58 : 클록신호선 59 : 리세트신호선

60 : 2진카운터 61 : 2진카운터 출력신호

62 : 디코더회로 63 : 2입력 AND회로

64 : 리세트 가능한 시프트레지스터

65 : 세트/리세트 가능한 시프트레지스터

66 : 링카운터

[산업상의 이용분야]

본 발명은 반도체 집적회로장치(이하, IC로 칭함)에 관한 것으로, 특히 출력버퍼의 개선과 출력버퍼의 기능 시험방법에 관한 것이다.

[종래의 기술 및 그 문제점]

종래 출력버퍼를 갖춘 반도체 집적회로장치를 제1도에 나타낸 IC블록도 및 제2도에 나타낸 Bi-CMOS 출력버퍼의 회로도를 참조하여 설명한다.

여기서, IC(1)는 내부회로(3)와, 출력단자(4) 및, 내부회로(3)와 출력단자(4)의 사이에 삽입된 출력버퍼(6)로 구성되고, 출력신호가 상기 출력단자(4)로부터 외부회로(7)로 공급된다. 상기 출력신호를 내부회로(3)로부터 외부회로(7)로 공급하는 경우, 출력버퍼(6)는 내부회로(3)를 외부회로(7)와 정합시키는 기능을 하고, 특히 출력버퍼(6)는 내부회로(3)로부터 출력된 신호의 값을 변화시키지 않고서 외부회로(7)를 가동시킬 수 있는 신호로 변환시킨다.

제2도는 제1도에 나타낸 출력버퍼의 구체적인 회로도로서, 여기서 Bi-CMOS출력버퍼는 CMOS인버터와 Bi-CMOS인버터로 구성되고, 상기 Bi-CMOS출력버퍼는 내부회로(3)의 소전류신호를 외부회로(7)를 구동하기 위한 대전류신호로 변환시키는 기능을 갖추고 있다. 이 경우, 전류구동능력, 즉 신호능력은 변환을 통해 커지게 되지만, 상기 신호의 값은 변화되지 않게 된다.

상기한 바와 같이, 상기 출력버퍼(6)는 단일 기능과 단일 능력만을 갖춘 종래의 신호회로로 구성되고, 종래의 출력버퍼의 기능은 상기한 전류구동능력의 변환외에도 3V의 내부전원계를 5V의 출력전원계로의 변환시키는 기능과 디지털신호를 아날로그신호로의 변환시키는 기능을 포함하고 있다. 각 변환에 있어서는 출력버퍼(6)에 공급되는 신호, 즉 IC(1)로부터 외부회로(7)로 공급되는 값을 갖는 신호를 그 값을 변화시키지 않고서 외부회로(7)에 대해 적당한 능력의 신호로 변환시킨다.

한편, 디지털-아날로그 변환기(이하, DAC로 칭함)에 있어서는 출력신호가 전원계의 스위칭이나 구동전류값의 스위칭과 같은 동작, 즉 상기 DAC가 복수의 출력버퍼를 갖추어 복수의 기능 및 능력을 가진 것과 같이 동작을 하지만, 상기 DAC 출력버퍼는 단일 기능과 단일 능력을 갖춘다. 예컨대, 1V의 출력과 2V의 출력이 선택적으로 복수의 외부회로에 출력되지는 않지만, 동일 외부회로에 대해 이중 하나가 DAC의 입력신호값에 따라 공급된다. 즉, DAC로서의 기능을 수행할 수 없기 때문에 특정의 외부회로에는 1V만, 다른 외부회로에는 2V만을 출력할 수 없게 된다. 이는 DAC의 기능시험을 수행하는 경우 1V만 출력하는 것으로는 검증이 불충분하다는 것이 명백하게 된다. 따라서, 상기 DAC의 출력버퍼는 단일 기능의 독립된 출력버퍼로서 간주하지 않으면 안된다.

대전류 출력버퍼를 이용하는 IC의 경우에는 부하가 작은 경우에도 대전류가 흐르게 되기 때문에 소비전력의 증가를 초래하게 되고, 또한 부하가 작은 경우에 대전류가 흐르기 때문에 배선의 인덕턴스 효과에 의해 오버슈트와 언더슈트 등의 노이즈가 발생하기 쉽게 되며, 이러한 효과는 전원전압의 변동의 원인으로 되게 된다.

이후, 기능시험시 통상의 LSI테스터에서는 종래의 대전류구동 출력버퍼만을 갖추고 있는 IC에 대해서는 전류용량이 부족하기 때문에 보조전원을 포함하는 부속설비가 필요하거나, 대전류 LSI테스터를 이용하게 되어 기능시험의 비용이 커지게 된다. 다른 방법에 있어서, 복수의 출력버퍼에 동시 스위칭을 방지하는 패턴이 이용되기 때문에 시험시간이 길어지게 된다. 더욱이, 최근에는 IC출력핀의 다핀화 경향이 현저하기 때문에, 이러한 문제는 더욱 심각하게 된다.

출력 전원계에 대해 CMOS 출력버퍼를 이용하는 IC는 ECL입력회로를 갖춘 외부회로를 이용하는 시스템에 대해서는 이용할 수 없게 되고, 역으로 ECL출력버퍼를 이용하는 IC는 CMOS입력회로를 갖춘 외부회로를 이용하는 시스템에 대해서는 이용할 수 없게 된다. 이들 문제는 전압 시스템을 변환시키는 인터페이스 회로를 삽입함으로써 해결되지만, 부품의 증대와, 이에 따른 소비전력과 보드사이즈, 지연시간 및, 다른 요인의 증대 등 새로운 문제가 발생하게 된다. 다른 전원계를 갖춘 복수의 외부회로에 접속되는 IC의 경우, 기능시험시에 복수의 전원계가 요구되어 시험의 수행이 어렵게 된다.

상기한 바와 같이, 종래 반도체 집적회로장치의 출력버퍼는 단일 기능과 단일 능력을 갖춘 버퍼로 한정되기 때문에 필요 이상의 능력이나 작은 부하를 취급하기 위한 외부부품을 이용할 수 없게 된다.

출력버퍼를 갖춘 종래의 다른 반도체 집적회로장치를 제3도에 나타낸 IC블록도 및 제4도에 나타낸 선택회로의 회로도를 참조하여 설명한다. 여기서, IC(1)는 입력단자(2a,2b)와, 내부회로(3), 외부단자(4), 내부회로(3)와 외부단자(4)간에 삽입된 선택회로(5) 및, 출력버퍼(6)로 구성되고, 출력신호가 출력단자(4)로부터 외부회로(7)로 공급된다. 상기 입력단자(2b)에 공급되는 테스트 모드신호에 의해 제어되는 선택회로(5)는 내부회로(3)의 출력신호와 입력단자(2a)의 테스트 신호간을 선택적으로 스위칭함으로써 출력단자(4)로부터 외부회로(7)로 공급되는 출력버퍼(6)의 출력신호를 선택한다.

여기서, 테스트 모드신호는 집적회로장치를 동작상태로 하기 위한 스위칭신호이고, 테스트 신호는 출력신호의 기대치를 설정하기 위한 입력신호이다. 즉, 상기 테스트 모드신호에 의해 집적회로장치를 동작시켜 테스트신호를 세팅함으로써 출력단자로부터 출력되는 신호의 기대치를 설정할 수 있고, 그 기대치를 기초로 출력단자(4)로부터 실제로 공급되는 신호와 비교함으로써 기능시험을 수행할 수가 있다. 제4도는 제3도에 나타낸 선택회로(5)의 구체적인 회로도이고, 2입력 NAND와 인버터로 구성되어 있다.

상기 출력버퍼(6)의 기능시험은 입력단자(2b)에 입력되는 테스트 모드신호에 의해 선택회로(5)의 출력으로서 입력단자(2a)에 입력되는 테스트 신호를 선택함으로써 수행되게 된다. 상기 선택회로(5)의 출력, 즉 입력단자로 입력될 예정내용이 판명되어 있는 테스트 신호가 출력버퍼(6)에 의해 구동되어 출력단자(4)로부터 출력되기 때문에 입력단자(2a)에 입력되는 테스트 신호를 세팅함으로써 모든 출력단자(4)로부터 출력신호의 기대치를 일률적으로 용이하게 설정할 수 있다.

이러한 방법에 있어서, 테스트 동작시에는 입력단자(2a)에 입력되는 테스트신호에 따라 모든 출력단자로부터 동일의 기대치를 갖는 출력단자가 출력되기 때문에 용이하게 단시간으로 기능시험이 수행되게 된다.

상기 선택회로(5)를 설치하지 않고서 입력단자(2a)로부터 내부회로(3)로 입력되는 입력신호를 설정하여 내부회로(3)로부터의 출력신호를 설정하는 것, 즉 통상 동작상태에 있어서 출력단자(4)로부터의 출력신호를 설정한 후에 측정에 필요한 시간과 출력신호를 유지하여 출력단자(4)의 기능시험을 수행하는 것도 가능하지만, 출력단자(4)로부터의 출력신호 기대치의 설정에 많은 시간이 필요로 되고, 또한 기능시험에 필요한 테스트 시간도 증가하게 된다. 한편, IC의 모든 출력단자에 3값 출력버퍼를 설치함으로써 그 IC를 고임피던스 상태로 하고, 기판상의 다른 IC의 시험을 수행하는 방법이 일본국 특허공개공보 3-225845호에 발표되어 알려져 있지만, 이는 IC를 기판상의 다른 IC로부터 배선된 상태로 배선하기 위한 방법이고, IC차체의 시험과는 아무런 관계가 없는 것이다.

기능시험에서는 출력버퍼의 능력이 제한되지 않고서 최대한으로 발휘하게 되는 바, 최근에는 출력버퍼의 전류구동능력의 증대에 따라 출력단자당 소비전력이 증가하게 되었다. 종래의 테스트방법에 있어서는 복수의 출력버퍼가 동시에 출력되기 때문에 기능시험을 수행하는 경우에는 소비전류가 증가하게 된다. 따라서, 통상의 LSI테스터에서는 전류용량이 부족하기 때문에 전원이 불안정하게 되고, 출력단자로부터 출력되는 출력전류값을 제한하여 정밀한 시험을 할 수 없게 되며, 정밀한 시험을 수행하기 위해서는 보조전원을 포함하는 부속설비가 필요하거나 대전류용량 LSI테스터를 이용해야만 한다. 최근, 다핀화 경향이 현저하기 때문에 이러한 문제가 더욱 심각하게 된다.

제3도 및 제4도와 관련하여 상기한 바와 같이, 종래의 반도체 집적회로장치와 출력버퍼의 시험방법은 복수의 버퍼를 동시에 구동하기 때문에 전류용량이 부족하게 되어 정밀한 시험을 수행할 수 없거나 외부부품이 필요하게 되는 문제가 있었다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 용도에 따라 스위칭 기능 및 능력을 수행할 수 있는 출력버퍼를 갖춘 IC를 제공함에 그 목적이 있다.

또한 본 발명은, 기능시험에 출력버퍼의 능력을 변환시킴으로써 용이하면서 정확한 기능시험을 할 수 있는 IC를 제공함에 그 목적이 있다.

[발명의 구성 및 작용]

상기 목적을 달성하기 위한 본 발명은, 내부회로와, 이 내부회로와 외부회로로 출력신호를 출력하는 출력단자간에 상기 내부회로와 상기 외부회로를 정합시키기 위해 삽입시킨 적어도 제1 및 제2독립된 출력버퍼로 구성된 출력버퍼수단 및, 제1출력버퍼와 제2출력버퍼간을 스위칭하는 제어회로를 구비하여 구성된 IC를 제공하는 것을 특징으로 한다.

또, 상기 IC에 있어서, 제1출력버퍼의 전류구동능력이 상기 제2출력버퍼의 전류구동능력보다 큰 것을 특징으로 한다.

또, 상기 IC에 있어서 제1출력버퍼가 Bi-CMOS회로로 구성되고, 상기 제2출력버퍼가 CMOS회로로 구성되는 것을 특징으로 한다.

또, 상기 IC에 있어서 제1출력버퍼가 제1전원전압에 의해 구동되고, 제2출력버퍼가 제1전원전압과는 다른 전압인 제2전원전압에 의해 구동되는 것을 특징으로 한다.

또한 본 발명은, 시험시에는 시험에 적당한 제1출력버퍼를 통상 동작시키고, 다른 출력버퍼를 고임피던스 출력상태로 하는 IC기능시험방법을 제공하는 것을 특징으로 한다.

이와 같이 구성된 IC에 있어서는, 제어회로를 기동함으로써 IC내에 설치된 복수의 독립된 출력버퍼가 스위칭되기 때문에 IC의 출력이 출력되는 외부회로의 특성과 용도에 따른 능력의 출력버퍼를 특성에 따라 능력을 갖춘 출력버퍼를 선택적으로 이용할 수 있다.

또한 본 발명은, 내부회로와, 복수의 출력버퍼, 복수의 제어회로 및, 복수의 출력버퍼를 순차적으로 선택하는 순차선택회로를 구비하여 구성된 것을 특징으로 한다.

또, 상기 반도체 집적회로장치에 있어서, 순차선택회로로부터의 출력신호가 복수의 제어회로의 각각에 접속되는 것을 특징으로 한다.

또한, 상기 반도체집적회로에 있어서 순차선택회로로부터의 출력신호중 적어도 하나의 출력신호가 상기 복수의 제어회로에 접속되는 것을 특징으로 한다.

또한 본 발명은, 복수의 출력버퍼중 선택된 출력버퍼만을 통상 출력상태로 함과 더불어 다른 출력버퍼를 고임피던스 상태로 하여 상기 통상 출력상태에 있는 선택된 출력버퍼를 시험하는 단계와, 원하는 출력버퍼를 시험하기 위해 선택된 출력버퍼를 절환하는 단계로 이루어진 반도체집적회로 장치의 기능시험방법을 제공하는 것을 특징으로 한다.

상기 반도체집적회로의 기능시험방법에 있어서, 출력버퍼의 선택시에 출력버퍼의 전체를 개별적으로 선택하는 것을 특징으로 한다.

또한, 반도체 집적회로장치의 기능시험방법에 있어서 출력버퍼의 선택시에 적어도 1회는 복수의 출력버퍼를 동시에 선택하는 것을 특징으로 한다.

본 발명에 따른 IC에 있어서는 기능시험을 수행하는 출력버퍼 단자만을 선택적으로 통상 동작상태하고, 다른 출력단자를 고임피던스 상태로로 할 수 있기 때문에 시험시에 전력소비를 작게 할 수가 있다. 따라서, 출력단자의 용이한 기대치 설정을 손상하지 않고서 정밀한 시험을 수행할 수 있게 된다.

또한, 선택된 출력단자를 순차 스위칭함으로써 용이하게 모든 출력단자의 시험이 수행된다.

(실시예)

이하, 제5도 내지 제8도를 참조하여 본 발명에 따른 실시예를 상세히 설명한다.

제5도는 본 발명의 실시예에 따른 블록도로서, 여기서 IC(1)내의 내부회로(3)로부터의 출력신호와 제어신호는 각각 내부회로 출력신호(8)과 제어신호선(9)을 매개로 제어회로(10)에 입력되고, 제어회로 출력신호는 제어회로 출력신호선(14a,14b)을 매개로 각각 제1출력버퍼부(6a)와 제2출력버퍼부(6b)에 입력된다. 이들 제1 및 제2출력버퍼부(6a,6b)의 출력은 공통 출력신호선(15)을 매개로 출력단자(4)로부터 외부회로(7)로 출력된다. 제5도에 있어서, 상기 제어신호는 내부회로(3)로부터 입력되어 외부로 출력된다.

즉, 제어신호선(9)으로부터의 제어신호를 기초로 제어회로(10)가 동작되어 제1출력버퍼부(6a)나 제2출력버퍼부(6b)가 제어회로 출력신호에 따라 선택된다. 상기 내부회로(3)로부터의 출력신호는 내부회로 출력신호선(8)과, 제어회로(10) 및, 제1출력버퍼부(6a)와 제2출력버퍼부(6b)중 선택된 하나를 매개로 외부회로(7)로 출력된다.

제6도는 본 실시예의 제1출력버퍼부(6a)로서 Bi-CMOS출력버퍼와 제2출력버퍼부(6b)로서 CMOS버퍼부를 이용한 예를 나타낸 것으로, 여기서 제어신호는 제어신호 입력단자(16)를 매개로 외부로 출력된다.

상기 제어신호 입력단자(16)에서의 입력신호는 제어신호로서 입력버퍼(17)를 매개로 제어신호선(9)으로부터 제어회로(10)로 입력되고, 내부회로(3)로부터의 출력신호는 내부회로 출력신호선(8)으로부터 제어회로(10)로 입력된다. 이 제어회로(10)의 제어회로 출력신호선(18,19)을 매개로 제1출력버퍼부에인 대전류 출력버퍼(6a)에 입력되고, 제어회로 출력신호선(21,22)을 매개로 제2출력버퍼부인 소전류 출력버퍼부(6b)에 각각 입력된다. 상기 대전류 출력버퍼(6a)의 출력과 소전류 출력버퍼(6b)의 출력은 출력신호선(15)을 매개로 공통출력단자(4)로 출력된다.

상기 출력단자(4)로부터 소전류신호를 공급하기 위해서는 제어신호 입력단자(16)에 입력되는 신호를 고레벨 신호로 하고, 대전류신호를 공급하기 위해서는 저레벨신호로 한다. 다른 방법에 있어서, 대전류 신호를 공급하기 위해서는 제어신호 입력단자(16)가 개방되어 제어회로(10)에 입력되는 신호가 풀-다운 저항(24)에 의해 저레벨로 된다.

상기 제어신호 입력단자(16)로부터의 입력이 고레벨인 경우, 제어신호가 고레벨로 되기 위해 제어신호(10)의 출력중 제어신호 출력신호선(18)으로부터 출력되는 신호는 인버터(25)와 2입력 NAND회로(26)에 의해 고레벨로, 제어회로 출력신호선(19)으로부터 출력되는 신호는 2입력 NOR회로(27)에 의해 저레벨로 된다. 이 때문에, 대전류 출력버퍼부(6a)의 출력이 고임피던스 상태로 되어 대전류신호가 출력되지 않게 된다. 상기 제어회로(10)의 출력중 제어회로 출력신호선(21,22)으로부터 출력되는 신호가 내부회로 출력신호의 논리와는 반전출력으로 되기 때문에 소전류 출력버퍼부(6b)는 인버터로서 작용하고, 그 출력은 내부회로 출력신호와 동일논리의 출력으로 된다. 따라서, 출력단자(4)로부터 출력되는 출력신호는 소전류 출력버퍼부(6b)로부터의 소전류신호이다.

상기 제어신호 입력단자(16)로부터의 입력이 저레벨인 경우는, 제어신호가 저레벨이기 때문에 제어회로(10)의 출력중 제어회로 출력신호선(21)으로부터 출력되는 신호는 2입력 NAND회로(28)에 의해 고레벨로, 제어회로 출력신호선(22)으로부터 출력되는 신호는 인버터(29)와 2입력 NOR회로(30)에 의해 저레벨로 된다. 이 때문에, 소전류 출력버퍼부(6b)의 출력이 고임피던스 상태로 되어 소전류신호가 출력되지 않게 된다. 상기 제어회로(10)의 출력중 제어회로 출력신호선(18,19)로부터 출력되는 신호는 내부회로 출력신호의 논리와는 반전출력 되기 때문에 대전류 출력버퍼부(6a)는 인버터로서 작용하고, 그 출력은 내부회로 출력신호와 동일 논리의 출력으로 된다. 따라서, 출력단자(4)로부터 출력되는 출력신호는 대전류 출력버퍼부(6a)로부터의 대전류신호이다.

제6도에 나타낸 실시예에 있어서, 제1출력버퍼(6a)로서 Bi-CMOS를 이용하고, 제2출력버퍼(6b)로서 CMOS출력버퍼를 이용하여 전류구동능력을 절환하며, 여기서 제1 및 제2출력버퍼의 전원전압을 다른 값으로 전원계의 변환 등에 이용할 수 있다.

제7도는 본 발명의 실시예에 따른 제1 및 제2출력버퍼(6a,6b)로 이용되는 CMOS 3값 출력버퍼를 나타낸 것으로, 내부회로(3)로부터의 출력신호와 제어신호 및 3값 제어신호는 각각 내부회로 출력신호선(8)과 제어신호선(9) 및 3값 제어신호선(31)을 매개로 제어회로(10)에 입력된다. 이 제어회로(10)로부터의 출력신호는 각각 제어회로 출력신호선(32,33)을 매개로 제1출력버퍼(6a)로, 제어회로 출력신호선(35,36)을 매개로 제2출력버퍼부(6b)로 입력되고, 제1 및 제2출력버퍼부(6a,6b)의 출력은 공통 출력신호선(15)을 매개로 출력단자(4)로 출력된다. 상기 제어신호와 3값 제어신호는 독립 외부단자로부터 공급된다.

상기 출력단자(4)로부터 출력되는 출력신호를 소전류신호로 공급하기 위해서는 제어신호선(9)의 제어신호를 고레벨로 하고, 대전류신호를 공급하기 위해서는 제어신호를 저레벨로 한다. 상기 출력단자(4)를 고임피던스 상태로 하면, 3값 제어신호선(31)의 3값 제어신호가 고레벨로 된다.

상기 제어신호가 고레벨인 경우, 제어회로(10)의 출력중 제어회로 출력신호선(35)으로부터 출력되는 신호는 인버터(38)와 3값 NAND회로(39)에 의해 고레벨로, 제어회로 출력신호선(36)으로부터 출력되는 신호는 3값 NOR회로(40)에 의해 저레벨로 된다. 이 때문에, 제2출력버퍼부(6b)의 출력은 내부회로(3)로부터의 출력신호 및 3값 제어신호에 관계없이 고임피던스로 되어 전류신호가 공급되지 않게 되고, 제어회로(10)의 출력중 제어회로 출력신호선(32,33)으로부터 출력되는 신호는 내부회로(3)로부터의 출력신호 및 3값 제어신호에 의해 결정되어 제1출력버퍼부(6a)는 정상적으로 동작하게 된다. 이와 같이, 출력단자(4)로부터 출력되는 출력신호는 소전류신호이다.

상기 제어신호가 저레벨인 경우는 제어회로(10)의 출력이 내부회로(3)로부터의 출력신호 및 3값 제어신호에 의해 결정되기 때문에 제1 및 제2출력버퍼부(6a,6b)가 동시에 정상적으로 동작하게 된다. 이와 같이, 출력단자(4)로부터 출력되는 출력신호는 대전류신호이다.

제7도에 나타낸 실시예에 있어서는 다른 능력을 갖춘 출력버퍼부로서 제1출력버퍼부만의 경우와 제1 및 제2출력버퍼부(6a,6b)가 작용하는 경우이고, 이들 제1 및 제2출력버퍼부(6a,6b)는 동일 기능을 갖는다. 따라서, 제1 및 제2출력버퍼부(6a,6b)는 동일 능력이나 다른 능력의 것도 사용할 수 있다.

제6도 및 제7도의 실시예를 적용한 예로서, 반도체 집적회로장치의 기능시험시에 소전류구동시켜 지그(jig)이나 LSI테스터에 부담을 주지 않고 수행되어 실제의 사용시에 대전류신호가 흐르게 된다. 이러한 시험방법의 경우 대전류 테스터와 특수 지그나 보조 전원을 필요로 하지 않고, 대전류버퍼가 동시에 스위칭되는 것을 방지하는 특수 패턴을 필요로 하지 않기 때문에 보다 테스트시간을 단축할 수가 있게 된다.

제8도는 본 발명에 따른 전원계의 스위칭 출력버퍼에 이용된 실시예를 나타낸 것으로, 내부회로(3)로부터의 출력신호와 제어신호가 각각 내부회로 출력신호선(8)과 제어신호선(9)을 매개로 제어회로(10)에 입력되고, 제어회로(10)로부터의 출력신호가 제어회로 출력신호선(41,42)을 매개로 제1출력버퍼부인 3V출력버퍼부(6a)로, 제어회로 출력신호선(44,45)을 매개로 제2출력버퍼부인 5V출력버퍼부(6b)로 각각 입력된다. 이들 3V출력버퍼부(6a)와 5V출력버퍼부(6b)의 출력은 공통 출력신호선(15)을 매개로 출력단자(4)로 출력된다. 상기 제어회로(10)는 5V전원계에 의해, 내부회로(3)는 3V전원계에 의해 각각 동작하고, 상기 제어신호는 독립 외부단자로 출력된다.

상기 출력단자(4)로부터 출력되는 출력신호는 5V전압신호로 하기 위해서는 제어신호선(9)의 제어신호를 고레벨로 하고, 동일 출력신호를 3V전압신호로 하기 위해서는 제어신호를 저레벨로 한다.

상기 제어회로(10)는 제6도에 나타낸 것과 동일하고, 제어회로(10)가 고레벨인 경우는 3V출력버퍼부(6a)의 출력을 고임피던스 상태로 하여 5V출력버퍼부(6b)를 정상적으로 동작시키고, 제어신호가 저레벨인 경우는 5V출력버퍼부(6b)의 출력을 고임피던스 상태로 하여 3V출력버퍼부(6a)를 정상적으로 동작시킨다.

제8도의 실시예를 이용한 기능시험의 예로서는 외부회로로서 5V전원계에 의해 동작하는 IC와 3V전원계에 의해 동작하는 IC를 구비하여 구성하는 경우, 3V전원이나 5V전원만을 이용하여 기능시험을 수행하는 것이 용이하게 된다.

상기한 본 발명의 각 실시예에 있어서는 출력버퍼가 2개인 예에 대해 설명하였지만, 본 발명은 상기한 실시예에 한정되지 않고, 3개 이상의 출력버퍼를 이용해도 된다.

상기한 실시예에 의하면, 반도체 집적회로장치에 접속된 외부회로의 용도에 따라 능력을 갖춘 복수의 독립된 출력버퍼를 선택하여 이용할 수 있고, 또한 용이하게 정밀한 기능시험을 수행할 수 있게 된다.

제9도는 본 발명에 따른 또 다른 실시예를 나타낸 것으로, IC(1)내로 제1입력단자로부터 입력된 테스트신호가 입력신호선(51)을 매개로 내부회로(3)와, 제1, 제2, 제3제어회로(10a,10b,10c)로 입력되고, 제2입력단자(2b)로부터 입력된 테스트모드신호가 입력신호선(52)을 매개로 제1, 제2, 제3제어회로(10a,10b,10c)와 순차선택회로(11)에 입력된다. 상기 내부회로(3)로부터의 내부회로 출력신호와 순차선택회로(11)의 출력인 순차선택회로(11)는 내부회로 출력신호선(54)과 제1, 제2, 제3순차선택 신호선(55a,55b,55c)을 매개로 제1, 제2, 제3제어회로(10a,10b,10c)에 각각 입력되고, 이 제1, 제2, 제3제어회로(10a,10b,10c)의 출력인 제어회로 출력신호는 제1, 제2, 제3제어회로 출력신호선(14a,14b,14c)을 매개로 각각 제1, 제2, 제3출력버퍼(6a,6b,6c)에 입력된다. 이 제1, 제2, 제3출력버퍼(6a,6b,6c)의 출력은 제1, 제2, 제3출력신호선(15a,15b,15c)을 매개로 제1, 제2, 제3출력단자(4a,4b,4c)로부터 외부회로(7)로 출력된다.

다음에, 제9도에 나타낸 장치의 동작을 설명한다. 제1, 제2, 제3제어회로(10a,10b,10c)에서는 순차선택회로(53)로부터 제1, 제2, 제3순차선택 신호선(55a,55b,55c)을 매개로 입력되는 순차선택신호를 기초로 제1, 제2, 제3출력버퍼(6a,6b,6c)를 순차적으로 선택하고, 선택된 제1, 제2, 제3출력버퍼(6a,6b,6c)는 정상적으로 동작되며, 비선택된 출력버퍼는 고임피던스 상태로 된다.

또한, 제1, 제2, 제3제어회로(10a,10b,10c)에서는 제2입력단자로부터의 입력신호선(52)을 매개로 입력되는 테스트 모드신호를 기초로 내부회로(3)로부터 내부회로 출력신호선(54)을 매개로 입력되는 내부회로 출력신호와, 제1입력단자(2a)로부터 입력신호선(51)을 매개로 입력되는 테스트 신호를 선택한다. 즉, 테스트 모드신호의 상태에 따라 제어회로(10a,10b,10c)로부터의 출력신호를 선택하거나 테스트신호를 선택한다. 이러한 선택된 신호는 순차선택신호에 의해 제1, 제2, 제3제어회로(10a,10b,10c)로부터 제1, 제2, 제3출력버퍼(6a,6b,6c)로 입력된다.

즉, 테스트 동작을 하지 않은 통상 동작시에는 모든 제1, 제2, 제3출력버퍼(6a,6b,6c)를 정상적인 동작상태로 하지만, 시험시에는 순차선택회로(53)에 의해 선택된 출력버퍼만이 정상적인 동작상태로 되게 된다. 상기 순차선택회로(53)에서는 복수의 출력버퍼를 클럭신호에 동기하여 순차적으로 스위칭함으로써 출력버퍼를 선택할 수 있게 된다.

기능시험후에 전류구동되는 출력버퍼(6)는 선택된 것 만큼으로 되고, 선택되지 않는 출력버퍼(6)는 전류구동이 수행되지 않는 고임피던스 출력으로 되기 때문에 여유를 가질 수 있으면서 테스트 신호에 의해 용이하게 출력의 기대치를 설정할 수 있다.

제9도에 있어서는 테스트 신호와 테스트 모드신호가 각각 제1 및 제2입력단자(2a,2b)로부터 입력되고, 각 신호는 입력후에 개별의 회로로 분배된다. 상기 테스트 모드신호는 입력신호이지만, 복수의 모드신호로부터 디코딩 등이 수행되어 그 출력을 테스트 모드로 해도 된다. 마찬가지로 순차선택회로(53)에 입력되는 신호도 테스트 모드신호와 테스트 신호 및 순차선택회로(53)를 동작시키기 위한 클록신호, 또한 이들을 조합시킨 것 등을 입력해도 동일하다. 마찬가지로, 출력단자수도 3개의 단자만으로 한정되지 않고, 소정 수로 해도 된다.

제10도는 제9도에 나타낸 제1제어회로(10a)와 제1출력버퍼(6a)의 구체적인 회로도로서, 여기서 제2 및 제3제어회로(10b,10c)와 제2 및 제3출력버퍼(6b,6c)는 각각 제1제어회로(10a)와 제1출력버퍼(6a)의 구성과 동일한 구성으로 하거나 다른 구성으로 해도 된다. 상기 제1제어회로(10a)는 2입력 NAND와 인버터로 구성되어 있는 선택회로(56)와, 인버터와 2입력 NAND 및 2입력 NOR로 구성되어 있는 3입력 출력제어회로(57)로 구성되어 있다. 상기 제1출력버퍼(6a)는 CMOS인버터로 구성된다.

제10도에 있어서 제1출력버퍼(6a)가 통상 동작하는 경우는, 제1순차선택 신호선(55a)을 매개로 입력되는 순차선택신호를 저레벨신호로 하여 제1출력버퍼(6a)를 고임피던스 상태로 하는 경우에 순차선택신호를 고레벨 신호로 한다. 제1출력버퍼(6a)에 입력되는 신호는 입력신호선(51)을 매개로 입력되는 테스트 신호를 고레벨로 함으로써 입력신호선(52)을 매개로 입력되는 테스트 모드신호가 선택되고, 출력신호선(52)을 매개로 입력되는 테스트 모드신호를 저레벨로 함으로써 내부회로 출력신호선(54)을 매개로 입력되는 내부회로 출력신호가 선택된다.

제10도에 있어서는 선택회로(56)로서 2입력 NAND와 인버터로 구성되어 있는 회로를 나타내었지만, 클록드인버터를 이용하는 회로와 복합게이트를 이용하는 다양한 논리회로로 구성할 수 있고, 마찬가지로 3값 출력제어회로(57)에 대해서도 마찬가지로 다양한 논리회로로 구성할 수 있다. 상기 제1출력버퍼(6a)로서 CMOS인버터를 이용한 출력버퍼를 나타내었지만, Bi-CMOS를 이용한 출력버퍼나 NMOS만으로 구성된 출력버퍼 등 다양한 소자로 구성할 수 있다.

제11도는 제9도에 나타낸 순차선택회로(53)의 구체적인 회로도로서, 클록신호선(58)을 매개로 클록신호와 리세트신호선(59)을 매개로 리세트신호가 리세트 가능한 2진카운터(60)에 입력되고, 이 리세트 가능한 2진카운터(60)는 최하위 비트로부터 순차 캐리신호에 의해 접속되고, 2진카운터 출력신호(61)는 2입력 NAND와 인버터로 구성되는 디코더회로(62)로 입력된다. 이 디코더회로(62)의 출력신호는 입력신호선(52)을 매개로 입력되는 테스트 모드신호와 함께 2입력 NAND회로(63)에 입력되고, 이 2입력 AND회로(63)의 출력은 순차선택신호로서 제1, 제2, 제3순차선택선(55a,55b,55c)을 매개로 출력된다.

제11도에 있어서, 테스트시 이외에는 테스트 모드신호를 저레벨로 하면, 2입력 AND회로(63)에 의해 순차선택신호가 디코더회로(62)의 출력신호에 관계없는 선택상태인 저레벨 상태로 된다. 테스트시에는 테스트 모드신호를 고레벨로 하면, 2입력 AND회로(63)는 단순한 버퍼로서 작용하고, 디코더회로(62)의 출력신호가 완충되어 순차선택회로로서 출력된다. 상기 리세트 가능한 2진카운터(60)는 리세트신호에 의해 리세트되고, 클록신호에 의해 카운터 동작을 수행하게 된다. 상기 디코더회로(62)의 출력신호는 카운터출력을 디코드한 신호이기 때문에 순차선택신호가 1개의 신호만 선택하여 저레벨로 하고, 다른 신호는 비선택되어 고레벨로 된다. 선택된 신호는 클록신호마다, 리세트 가능한 2진카운터(60)는 카운터 동작마다 제1순차선택 신호선(55a)을 매개로 순차선택신호, 제2순차선택 신호선(55b)을 매개로 순차선택, 제3순차선택 신호선(55c)을 매개로 순차선택신호가 순차로 선택된다.

제12도는 제9도 내지 제11도에 나타낸 실시예의 동작을 설명하기 위한 신호파형도로서, 테스트 모드신호가 고레벨인 경우, 즉 테스트시의 예이다. 리세트신호가 고레벨로 되면, 2진카운터(60)가 초기화되고, 그 출력은 저레벨로 된다. 상기 2진카운터(60)는 리세트신호가 저레벨로 된 후 클록신호의 상승에 따라 카운터 동작한다.

또한, 디코더회로(62)에 의해 선택된 출력단자는 선택된 경우에만 통상 출력상태로 되어 고레벨 테스트 신호에 따라 고레벨을 출력하고, 선택되지 않은 경우는 고임피던스 상태로 되고, 출력단자는 클록신호에 의해 순차선택되어 이동되어 간다.

상기 제3출력단자까지 시험종료후에는 테스트 신호를 매개로 저레벨로 스위칭하고, 따라서 기대치를 저레벨로 변환하여 다시 시험을 수행한다.

제12도에 나타낸 동작에 있어서, 상기 각 출력버퍼를 첫번째 선택하는 경우에는 각 출력버퍼를 고논리레벨 데이터에 대해 시험하고, 상기 각 출력버퍼를 두번째 선택하는 경우에는 저논리레벨 데이터에 대해 시험한다. 그러나, 상기 시험구성도는 이에 한정되지 않고, 상기 각 출력버퍼를 1회 선택하는 경우 각 출력버퍼를 고논리레벨 데이터와 저논리레벨 데이터 대해 연속으로 시험한다.

제13도는 본 발명의 또 다른 실시예에 따른 블록도로서, 제1입력단자(2a)로부터 IC(1)로 입력되는 테스트신호가 입력신호선(51)을 매개로 내부회로(3)와 제1, 제2, 제3제어회로(10a,10b,10c) 및 순차선택회로(53)에 입력되고, 제2입력단자(2b)로부터의 테스트 모드신호는 입력신호선(52)을 매개로 제1, 제2, 제3제어회로(10a,10b,10c)와 순차선택회로(53)에 입력된다.

상기 내부회로(3)로부터의 내부회로 출력신호가 내부회로 출력신호선(54)을 매개로 제1, 제2, 제3제어회로(10a,10b,10c)에 입력되고, 순차선택회로(53)로부터의 순차선택신호가 제1순차선택 신호선(55a)을 매개로 제1제어회로(10a)에 입력되고, 제2순차선택 신호선(55b)을 매개로 제2 및 제3제어회로(10b,10c)에 입력된다. 상기 제1, 제2, 제3제어회로(10a,10b,10c)로부터의 제어회로 출력신호가 제1, 제2, 제3제어회로 출력신호선(14a,14b,14c)을 매개로 각각 제1, 제2, 제3출력버퍼(6a,6b,6c)에 입력되고, 제1, 제2, 제3출력버퍼(6a,6b,6c)의 출력이 제1, 제2, 제3출력신호선(15a,15b,15c)을 매개로 제1, 제2, 제3출력단자(4a,4b,4c)에 입력된 다음 출력이 외부회로(7)로 출력된다.

제13도에 나타낸 실시예에서는 순차선택회로(53)의 출력인 순차선택신호는 공통으로 제2 및 제3제어회로(10b,10c)에 입력되는 신호와 제1제어회로(10a)만에 입력되는 신호가 있다. 이와 같이 출력버퍼(6a,6b,6c)에 의해 동시에 복수의 출력단자를 통상 동작상태로 할 수가 있다. 따라서, 소전류버퍼인 제2 및 제3출력버퍼(6b,6c)는 동시에 기능시험이 수행되고, 대전류버퍼인 제1출력버퍼(6a)는 독립적으로 기능시험이 수행되게 된다.

제14도는 제13도에 나타낸 순차선택회로(53)의 구체적인 회로도로서, 여기서 링카운터(66)는 리세트 가능한 시프트레지스터(64)와 세트/리세트 가능한 시프트레지스터(65)로 구성되고, 상기 링카운터(66)는 입력신호선(51)을 매개로 입력되는 테스트 신호를 클록신호로서 이용한다. 상기 입력신호선(52)을 매개로 입력되는 테스트 모드신호는 상기 링카운터의 세트와 리세트신호로서 이용된다. 상기 세트/리세트 가능한 시프트레지스터(65)의 출력은 각각 순차선택신호로서 제1 및 제2순차선택 신호선(55a,55b)을 매개로 출력되면서 링카운터(66)를 구성하는 다음 단의 시프트레지스터에 입력된다. 상기 리세트 가능한 시프트레지스터(64)는 링카운터(66)의 초기치를 결정하기 용이하게 하기 위해 설치된다.

제14도에 나타낸 회로로부터 출력되는 순차선택신호를 저레벨로 선택, 고레벨로 비선택으로 하면, 테스트시에는 테스트 모드신호를 고레벨로 하여 그 상승 가장자리로부터 만들어진 펄스신호에 의해 리세트 가능한 시프트레지스터(64)를 리세트하고, 세트/리세트 가능한 시프트레지스터(65)를 세트시켜 출력인 순차선택신호를 비선택 상태, 즉 고레벨로 한다. 초기값을 설정한 후 입력선(51)을 매개로 입력되는 신호를 스위칭함으로써 링카운터(66)가 동작되어 순차선택되는 단자가 변화되게 된다.

상기 테스트 신호가 변화되면, 선택된 출력단자의 출력이 고레벨로부터 저레벨로 변환된 후 다음 단자를 선택하거나 출력을 고정된 상태로 다음 단자를 측정하는 경우는 링카운터(66)의 클록신호와 테스트 신호를 각각의 신호로 하면 된다. 통상 동작시에는 테스트 모드신호를 저레벨로 함으로써 세트/리세트 가능한 시프트레지스터(65)를 리세트하고, 그 출력인 순차출력신호를 저레벨, 즉 선택상태로 한다.

제15도는 제13도 및 제14도에 나타낸 실시예의 동작을 설명하기 위한 신호파형도로서, 테스트 모드신호가 저레벨이면 순차선택신호는 저레벨로 되어 출력단자(4)에는 내부회로(3)로부터의 출력신호에 따라 신호가 출력된다. 상기 테스트 모드신호가 고레벨로 되면, 그 상승 가장자리로부터 세트펄스가 생성되어 링카운터(66)가 초기화되고, 순차선택선은 모두 고레벨로 되어 제1, 제2, 제3출력단자(4a,4b,4c)에는 고임피던스가 출력된다. 이 시점에서 모든 출력단자의 고임피던스 특성을 측정해도 된다. 상기 세트펄스가 저레벨로 된 후, 최초의 테스트 신호 상승에 의해 링카운터(66)의 동작이 시작되고, 제1순차선택 신호선(55a)을 매개로 제1순차선택신호가 저레벨로 되며, 그 신호에 의해 선택된 제1출력단자(4a)로부터의 출력은 시험신호에 따라 고레벨로 된다. 상기 비선택 제2 및 제3출력단자(4b,4c)에는 고임피던스가 출력된 상태이다. 상기 테스트 신호가 저레벨로 되면, 상기 선택된 제1출력단자(4a)로부터의 출력은 저레벨로 된다. 여기서, 제1출력단자(4a)의 측정이 완료되게 된다. 다음에 테스트 신호가 상승하는 경우, 선택되는 출력단자가 다음으로 이동되어 동일한 동작이 반복된다.

한편, 본 발명은 상기한 실시예에 대해 한정되지 않고, 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변형하여 실시할 수 있다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 출력단자의 용이한 기대치 설정을 손상하지 않고서 정밀한 시험을 할 수 있고, 또한 선택된 출력단자를 순차적으로 스위칭함으로써 용이하게 모든 출력단자의 시험을 수행할 수 있게 된다.

또한, 반도체 집적회로장치에 접속된 외부회로의 용도에 따른 능력을 가진 복수의 독립된 출력버퍼부를 선택하여 사용할 수 있게 되어 더욱 용이하게 정확한 기능시험을 수행할 수가 있다.

Claims

내부회로와, 이 내부회로와 외부회로로 출력신호를 출력하는 출력단자간에 상기 내부회로와 상기 외부회로를 정합시키기 위해 삽입시킨 적어도 제1 및 제2독립된 출력버퍼로 구성된 출력버퍼수단 및, 상기 제1 및 제2출력버퍼간을 스위칭하기 위한 제어회로를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로장치.
제1항에 있어서, 상기 제1출력버퍼의 전류구동능력이 상기 제2출력버퍼의 전류구동능력보다 큰 것을 특징으로 하는 반도체 집적회로장치.
제1항 또는 제2항에 있어서, 상기 제1출력버퍼가 Bi-CMOS회로로 구성되고, 상기 제2출력버퍼가 CMOS회로로 구성된 것을 특징으로 하는 반도체 집적회로장치.
제1항에 있어서, 상기 제1출력버퍼가 제1전원전압에 의해 구동되고, 상기 제2출력버퍼가 상기 제1전원전압과는 다른 전압인 제2전원전압에 의해 구동되는 것을 특징으로 하는 반도체 집적회로장치.
출력단자에 접속된 복수의 독립된 출력버퍼중 시험에 적당한 능력을 갖춘 제1출력버퍼만을 통상 출력상태로 하고, 다른 출력버퍼를 고임피던스 출력상태로 하는 스위칭수단을 준비하는 단계와, 상기 제1출력버퍼로부터의 통상 출력을 기초로 시험을 수행하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로장치의 기능시험방법.
내부회로와, 이 내부회로로부터 외부회로로 출력신호를 출력하는 복수의 출력단자, 이 복수의 출력단자에 각각 대응하도록 설치된 복수의 출력버퍼, 이 출력버퍼를 선택적으로 구동시키는 복수의 출력버퍼에 대응하도록 제공된 복수의 제어회로 및, 상기 복수의 출력버퍼를 순차적으로 선택하는 순차선택회로를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로장치.
제6항에 있어서, 상기 순차선택회로로부터의 출력신호가 상기 복수의 제어회로의 각각에 연결되어 있는 것을 특징으로 하는 반도체 집적회로장치.
제6항에 있어서, 상기 순차선택회로로부터의 출력신호중 적어도 하나의 출력신호가 상기 복수의 제어회로에 연결되어 있는 것을 특징으로 하는 반도체 집적회로장치.
각각 출력단자에 접속된 복수의 출력버퍼중 제1출력버퍼만을 통상 출력상태로 하고, 다른 출력버퍼를 고임피던스 상태로 하여 상기 통상 출력상태에 있는 제1출력버퍼를 시험하며, 이 시험후 제2출력버퍼만을 통상 출력상태로 하고, 다른 출력버퍼를 고임피던스 상태로 하여 상기 통상 출력상태에 있는 제2출력버퍼를 시험하며, 이후 순차적으로 다른 출력버퍼를 선택하는 출력단자 선택수단을 준비하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로장치의 기능시험방법.
제9항에 있어서, 상기 각 출력버퍼를 1회선택하는 경우 각 출력버퍼를 제1논리레벨 데이터와 제2논리레벨 데이터에 대해 순차적으로 시험하는 것을 특징으로 하는 반도체 집적회로장치의 기능시험방법.
제9항에 있어서, 상기 각 출력버퍼를 첫번째 선택하는 경우 각 출력버퍼를 제1논리레벨 데이터에 대해 시험하고, 상기 각 출력버퍼를 두번째 선택하는 경우 제2논리레벨 데이터에 대해 시험하는 것을 특징으로 하는 반도체 집적회로장치의 기능시험방법.
제9항에 있어서, 상기 출력단자 선택수단이 모든 상기 복수의 출력버퍼를 개별적으로 선택하는 것을 특징으로 하는 반도체 집적회로장치의 기능시험방법.
제9항에 있어서, 상기 출력단자 선택수단에 의해 적어도 1회의 선택시에 하나 이상의 상기 출력버퍼가 동시에 선택되는 것을 특징으로 하는 반도체 집적회로장치의 기능시험방법.