KR100249176B1 - 출력 버퍼 회로 - Google Patents
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Abstract
본 발명은 출력 부의 접지 잡음 발생을 제거하므로 칩의 동작을 원할하게 하는 출력 버퍼 회로에 관한 것이다.
본 발명의 출력 버퍼 회로는 DOEN 신호와 제 1 센스 앰프 출력 신호를 입력 받는 제 1 낸드 게이트, 상기 제 1 낸드 게이트 출력 값으로 동작 여부가 결정되는 제 1 PMOS, 상기 DOEN 신호를 반전시키는 제 1 인버터, 상기 제 1 센스 앰프와 제 1 인버터의 출력 신호를 입력 받는 제 1 노아 게이트, 상기 제 1 노아 게이트 출력 값으로 동작 여부가 결정되는 제 1 NMOS, 상기 제 1 PMOS와 제 1 NMOS의 출력 값을 출력하는 제 1 출력 부, 상기 제 1 센스 앰프 출력 신호와 다수 개의 센스 앰프 출력 신호의 상태를 확인하며 제 2 노아 게이트로 구성되는 센스 앰프 출력 신호 체크 부, 상기 센스 앰프 출력 신호 체크 부의 출력 값과 상기 DOEN 신호를 입력 받아 상기 DOEN 신호를 순차적으로 지연 시키는 신호 지연 부, 상기 신호 지연 부의 출력 신호와 상기 다수 개의 센스 앰프 출력 신호를 각각 입력 받는 다수 개의 제 2 낸드 게이트, 상기 각 다수 개의 제 2 낸드 게이트 출력 값으로 각각 동작 여부가 결정되는 다수 개의 제 2 PMOS, 상기 각 신호 지연 부 출력 신호를 각각 반전 시키는 다수 개의 제 2 인버터, 상기 다수 개의 센스 앰프 출력 신호와 상기 다수 개의 제 2 인버터 출력 신호를 각각 입력 받는 다수 개의 제 3 노아 게이트, 상기 각 다수 개의 제 3 노아 게이트 출력 값으로 각각 동작 여부가 결정되는 다수 개의 제 2 NMOS와, 상기 각 다수 개의 제 2 PMOS와 제 2 NMOS의 출력 값을 각각 출력하는 다수 개의 제 2 출력 부를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 출력 버퍼 회로에 관한 것으로, 특히 출력 신호의 접지 잡음을 감소시키는 출력 버퍼 회로에 관한 것이다.
도 1은 종래의 출력 버퍼 회로를 나타낸 회로도이고, 도 2는 종래의 출력 버퍼 회로의 출력 펄스도이다.
종래의 출력 버퍼 회로는 도 1에서와 같이, DOEN(Data Out Enable) 신호와 센스 앰프(Sense AMP) 출력 신호를 입력 받는 낸드 게이트(NAND Gate)(11), 상기 낸드 게이트(11) 출력 값으로 턴-온(Turn-on) 또는 턴-오프(Turn-off) 되며 전원 단자(번호화 하지 않음)와 연결되는 PMOS(12) 그리고 상기 센스 앰프 출력 신호와 인버터(Inverter)(13)에 의해 반전된 상기 DOEN 신호를 입력 받는 노아 게이트(NOR Gate)(14), 상기 노아 게이트(14) 출력 값으로 턴-온 또는 턴-오프 되며 접지 단자(번호화 하지 않음)와 연결되는 NMOS(15) 및 상기 PMOS(12)와 NMOS(15)의 출력 값을 출력하는 출력 부(16)로 구성된다.
상기 상술한 바와 같이 구성된 종래의 출력 버퍼 회로의 동작 설명은 다음과 같다.
상기 DOEN 신호가 로우(Low)인 경우에는 상기 낸드 게이트(11)는 상기 센스 앰프 출력 신호에 관계 없이 하이(High) 값을 출력하여 상기 PMOS(12)가 턴-오프 되고 상기 노아 게이트(14)도 상기 센스 앰프 출력 신호에 관계 없이 로우 값을 출력하여 상기 NMOS(15)가 턴-오프 되어 상기 출력 부(16)는 로우도 하이도 아닌 제 3 상태 값을 외부에 출력 한다.
그리고 상기 DOEN 신호가 하이인 경우에는 상기 센스 앰프 출력 신호에 의해 출력 값이 결정된다.
먼저 상기 센스 앰프 출력 신호가 로우인 경우에는 상기 낸드 게이트(11)는 하이 값을 출력하여 상기 PMOS(12)가 턴-오프 되고 반면에 상기 노아 게이트(14)는 하이 값을 출력하여 상기 NMOS(15)가 턴-온 되어 상기 출력 부(16)는 로우 값을 외부에 출력 한다. 여기서 상기 DOEN 신호가 하이인 상태에서 상기 센스 앰프 출력 신호가 로우인 경우에 상기 출력 부(16)는 로우 값을 출력하므로 도 2에서와 같이, 상기 다수 개의 센스 앰프 출력 신호가 모두 로우이면 상기 모든 출력 부(16)에서 동시에 로우 값을 출력 한다.
그리고 상기 센스 앰프 출력 신호가 하이인 경우에는 상기 낸드 게이트(11)는 로우 값을 출력하여 상기 PMOS(12)가 턴-온 되고 반면에 상기 노아 게이트(14)는 로우 값을 출력하여 상기 NMOS(15)가 턴-오프 되어 상기 출력 부(16)는 하이 값을 외부에 출력 한다.
그러나 종래의 출력 버퍼 회로는 DOEN 신호가 하이인 상태에서 다수 개의 센스 앰프 출력 신호가 모두 로우 값이되면 모든 출력 부에서 동시에 로우 값을 출력 하므로 상기 출력 부의 출력 값이 접지로 손실되는 접지 잡음이 발생하여 칩의 오동작을 유발한다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 출력 부의 접지 잡음 발생을 제거하므로 칩의 동작을 원할하게 하는 출력 버퍼 회로을 제공하는데 그 목적이 있다.
도 1은 종래의 출력 버퍼 회로를 나타낸 회로도
도 2는 종래의 출력 버퍼 회로의 출력 펄스도
도 3은 본 발명의 실시예에 따른 출력 버퍼 회로를 나타낸 회로도
도 4는 본 발명의 실시예에 따른 출력 버퍼 회로의 출력 펄스도
도면의 주요부분에 대한 부호의 설명
31: 제 1 낸드 게이트 32: 제 1 PMOS
33: 제 1 인버터 34: 제 1 노아 게이트
35: 제 1 NMOS 36: 제 1 출력 부
37: 제 2 노아 게이트 38: 신호 지연 부
39: 제 2 낸드 게이트 40: 제 2 PMOS
41: 제 2 인버터 42: 제 3 노아 게이트
43: 제 1 NMOS 44: 제 2 출력 부
45: 지연기 46: 제 3 인버터
47: 제 1 트랜스퍼 게이트 48: 제 2 트랜스퍼 게이트
본 발명의 출력 버퍼 회로는 DOEN 신호와 제 1 센스 앰프 출력 신호를 입력 받는 제 1 낸드 게이트, 상기 제 1 낸드 게이트 출력 값으로 동작 여부가 결정되는 제 1 PMOS, 상기 DOEN 신호를 반전시키는 제 1 인버터, 상기 제 1 센스 앰프와 제 1 인버터의 출력 신호를 입력 받는 제 1 노아 게이트, 상기 제 1 노아 게이트 출력 값으로 동작 여부가 결정되는 제 1 NMOS, 상기 제 1 PMOS와 제 1 NMOS의 출력 값을 출력하는 제 1 출력 부, 상기 제 1 센스 앰프 출력 신호와 다수 개의 센스 앰프 출력 신호의 상태를 확인하며 제 2 노아 게이트로 구성되는 센스 앰프 출력 신호 체크 부, 상기 센스 앰프 출력 신호 체크 부의 출력 값과 상기 DOEN 신호를 입력 받아 상기 DOEN 신호를 순차적으로 지연 시키는 신호 지연 부, 상기 신호 지연 부의 출력 신호와 상기 다수 개의 센스 앰프 출력 신호를 각각 입력 받는 다수 개의 제 2 낸드 게이트, 상기 각 다수 개의 제 2 낸드 게이트 출력 값으로 각각 동작 여부가 결정되는 다수 개의 제 2 PMOS, 상기 각 신호 지연 부 출력 신호를 각각 반전 시키는 다수 개의 제 2 인버터, 상기 다수 개의 센스 앰프 출력 신호와 상기 다수 개의 제 2 인버터 출력 신호를 각각 입력 받는 다수 개의 제 3 노아 게이트, 상기 각 다수 개의 제 3 노아 게이트 출력 값으로 각각 동작 여부가 결정되는 다수 개의 제 2 NMOS와, 상기 각 다수 개의 제 2 PMOS와 제 2 NMOS의 출력 값을 각각 출력하는 다수 개의 제 2 출력 부를 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 출력 버퍼 회로의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 출력 버퍼 회로를 나타낸 회로도이고, 도 4는 본 발명의 실시예에 따른 출력 버퍼 회로의 출력 펄스도이다.
본 발명의 실시예에 따른 출력 버퍼 회로는 도 3에서와 같이, DOEN 신호와 제 1 센스 앰프 출력 신호를 입력 받는 제 1 낸드 게이트(31), 상기 제 1 낸드 게이트(31) 출력 값으로 턴-온 또는 턴-오프 되며 제 1 전원 단자(번호화 하자 않음)와 연결되는 제 1 PMOS(32) 그리고 상기 제 1 센스 앰프 출력 신호와 제 1 인버터(33)에 의해 반전된 상기 DOEN 신호를 입력 받는 제 1 노아 게이트(34), 상기 제 1 노아 게이트(34) 출력 값으로 턴-온 또는 턴-오프 되며 제 1 접지 단자(번호화 하지 않음)와 연결되는 제 1 NMOS(35), 상기 제 1 PMOS(32)와 제 1 NMOS(35)의 출력 값을 출력하는 제 1 출력 부(36) 및 상기 제 1 센스 앰프 출력 신호를 포함한 다수 개의 센스 앰프 출력 신호를 입력 받는 제 2 노아 게이트(37)로 구성되어 상기 다수 개의 센스 앰프 출력 신호의 상태를 확인하는 센스 앰프 출력 신호 체크(Check) 부, 상기 제 2 노아 게이트(37)의 출력 값과 상기 DOEN 신호를 입력 받아 상기 DOEN 신호를 순차적으로 지연 시키는 신호 지연 부(38), 상기 신호 지연 부(38)와 제 2 센스 앰프 출력 신호를 입력 받는 제 2 낸드 게이트(39), 상기 제 2 낸드 게이트(39) 출력 값으로 턴-온 또는 턴-오프 되며 제 2 전원 단자(번호화 하지 않음)와 연결되는 제 2 PMOS(40) 그리고 상기 제 2 센스 앰프 출력 신호와 제 2 인버터(41)에 의해 반전된 상기 신호 지연 부(38) 출력 신호를 입력 받는 제 3 노아 게이트(42), 상기 제 3 노아 게이트(42) 출력 값으로 턴-온 또는 턴-오프 되며 제 2 접지 단자(번호화 하지 않음)와 연결되는 제 2 NMOS(43), 상기 제 2 PMOS(40)와 제 2 NMOS(43)의 출력 값을 출력하는 제 2 출력 부(44)로 구성 된다. 여기서 상기 제 2 낸드 게이트(39), 제 2 PMOS(40), 제 2 인버터(41), 제 3 노아 게이트(42), 제 2 NMOS(43)와, 제 2 출력 부(44)를 하나의 단위로 다수 개 형성하여 다수 개의 센스 앰프 출력 신호를 각각 입력 받는다. 그리고 상기 신호 지연 부(38)는 상기 DOEN 신호를 입력 받는 지연기(45), 상기 DOEN 신호와 상기 제 2 노아 게이트(37) 출력 값 및 제 3 인버터(46)에 의해 반전된 상기 제 2 노아 게이트(37) 출력 값을 입력 받는 제 1 트랜스퍼 게이트(47)의 제 1 스위치와, 상기 지연기(45)와 상기 제 2 노아 게이트(37) 출력 값 및 제 3 인버터(46)에 의해 반전된 상기 제 2 노아 게이트(37) 출력 값을 입력 받는 제 2 트랜스퍼 게이트(48)의 제 2 스위치로 구성 된다.
상기 상술한 바와 같이 구성된 본 발명의 실시예에 따른 출력 버퍼 회로의 동작 설명은 다음과 같다.
상기 DOEN 신호가 로우인 경우에는 상기 제 1 낸드 게이트(31)는 상기 제 1 센스 앰프 출력 신호에 관계 없이 하이 값을 출력하여 상기 제 1 PMOS(32)가 턴-오프 되고 상기 제 1 노아 게이트(34)도 상기 제 1 센스 앰프 출력 신호에 관계 없이 로우 값을 출력하여 상기 제 1 NMOS(35)가 턴-오프 되어 상기 제 1 출력 부(36)는 로우도 하이도 아닌 제 3 상태 값을 외부에 출력 한다.
그리고 상기 DOEN 신호가 하이인 경우에는 상기 제 1 센스 앰프 출력 신호에 의해 출력 값이 결정된다.
먼저 상기 제 1 센스 앰프 출력 신호가 로우인 경우에는 상기 제 1 낸드 게이트(31)는 하이 값을 출력하여 상기 제 1 PMOS(32)가 턴-오프 되고 반면에 상기 제 1 노아 게이트(34)는 하이 값을 출력하여 상기 제 1 NMOS(35)가 턴-온 되어 상기 제 1 출력 부(36)는 로우 값을 외부에 출력 한다.
그리고 상기 제 1 센스 앰프 출력 신호가 하이인 경우에는 상기 제 1 낸드 게이트(31)는 로우 값을 출력하여 상기 제 1 PMOS(32)가 턴-온 되고 반면에 상기 제 1 노아 게이트(34)는 로우 값을 출력하여 상기 제 1 NMOS(35)가 턴-오프 되어 상기 제 1 출력 부(36)는 하이 값을 외부에 출력 한다.
또한 상기 신호 지연 부(38)는 상기 제 1, 제 2 센스 앰프 출력 신호를 포함한 다수 개의 센스 앰프 출력 신호가 모두 로우 상태가 아니면 동작을 하지 않으므로 상기 DOEN 신호가 출력되고, 상기 DOEN 신호가 하이인 상태에서 상기 제 1, 제 2 센스 앰프 출력 신호를 포함한 다수 개의 센스 앰프 출력 신호가 모두 로우인 경우에는 상기 제 2 노아 게이트(37)에서 하이 값을 출력하므로 상기 신호 지연 부(38)가 동작하여 도 4에서와 같이, 상기 지연기(45)의 제어로 DOEN-A 신호를 출력하여 상기 제 1, 제 2 출력 부(36,44)를 포함한 모든 출력 부에서 로우 값이 순차적으로 출력되도록 한다.
본 발명의 출력 버퍼 회로 DOEN 신호가 하이인 상태에서 다수 개의 센스 앰프 출력 신호가 모두 로우 값이되어도 신호 지연 부의 지연기의 제어로 각 출력 부에서 순차적으로 로우 값을 출력 하여 접지 잡음의 발생을 제거하므로 칩의 동작을 원할하게 하는 효과가 있다.
Claims (2)
- DOEN 신호와 제 1 센스 앰프 출력 신호를 입력 받는 제 1 낸드 게이트;상기 제 1 낸드 게이트 출력 값으로 동작 여부가 결정되는 제 1 PMOS;상기 DOEN 신호를 반전시키는 제 1 인버터;상기 제 1 센스 앰프와 제 1 인버터의 출력 신호를 입력 받는 제 1 노아 게이트;상기 제 1 노아 게이트 출력 값으로 동작 여부가 결정되는 제 1 NMOS;상기 제 1 PMOS와 제 1 NMOS의 출력 값을 출력하는 제 1 출력 부;상기 제 1 센스 앰프 출력 신호와 다수 개의 센스 앰프 출력 신호의 상태를 확인하며 제 2 노아 게이트로 구성되는 센스 앰프 출력 신호 체크 부;상기 센스 앰프 출력 신호 체크 부의 출력 값과 상기 DOEN 신호를 입력 받아 상기 DOEN 신호를 순차적으로 지연 시키는 신호 지연 부;상기 신호 지연 부의 출력 신호와 상기 다수 개의 센스 앰프 출력 신호를 각각 입력 받는 다수 개의 제 2 낸드 게이트;상기 각 다수 개의 제 2 낸드 게이트 출력 값으로 각각 동작 여부가 결정되는 다수 개의 제 2 PMOS;상기 각 신호 지연 부 출력 신호를 각각 반전 시키는 다수 개의 제 2 인버터;상기 다수 개의 센스 앰프 출력 신호와 상기 다수 개의 제 2 인버터 출력 신호를 각각 입력 받는 다수 개의 제 3 노아 게이트;상기 각 다수 개의 제 3 노아 게이트 출력 값으로 각각 동작 여부가 결정되는 다수 개의 제 2 NMOS;상기 각 다수 개의 제 2 PMOS와 제 2 NMOS의 출력 값을 각각 출력하는 다수 개의 제 2 출력 부를 포함하여 구성됨을 특징으로 하는 출력 버퍼 회로.
- 상기 제 1 항에 있어서,상기 신호 지연 부는 상기 DOEN 신호를 입력 받는 지연기, 상기 DOEN 신호와 상기 제 2 노아 게이트 출력 값 및 제 3 인버터에 의해 반전된 상기 제 2 노아 게이트 출력 값을 입력 받는 제 1 트랜스퍼 게이트의 제 1 스위치와, 상기 지연기와 상기 제 2 노아 게이트 출력 값 및 상기 제 3 인버터에 의해 반전된 상기 제 2 노아 게이트 출력 값을 입력 받는 제 2 트랜스퍼 게이트의 제 2 스위치로 구성됨을 특징으로 하는 출력 버퍼 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970040190A KR100249176B1 (ko) | 1997-08-22 | 1997-08-22 | 출력 버퍼 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970040190A KR100249176B1 (ko) | 1997-08-22 | 1997-08-22 | 출력 버퍼 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990017293A KR19990017293A (ko) | 1999-03-15 |
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Family
ID=19518185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970040190A KR100249176B1 (ko) | 1997-08-22 | 1997-08-22 | 출력 버퍼 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100249176B1 (ko) |
-
1997
- 1997-08-22 KR KR1019970040190A patent/KR100249176B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990017293A (ko) | 1999-03-15 |
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