KR0137587B1 - 반도체 소자의 선택적인 노이즈 감소 장치 - Google Patents
반도체 소자의 선택적인 노이즈 감소 장치Info
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Abstract
본 발명은 다수비트의 출력데이타에 따라 제어신호를 출력하는 제어수단(10,20,30)과, 상기 제어신호에 따라 다수의 출력버퍼중 적어도 하나의 출력버퍼에 인가되는 인에이블 신호를 일정시간 지연시키는 출력버퍼 인에이블 신호 지연수단(41 내지 43)을 구비하는 것을 특징으로 하여, 바이트 와이드 반도체 소자의 출력에 있어 같은 신호가 많을 경우 이것을 검출하여 데이타 출력 버퍼를 순차적으로 작동시켜 집지 바운싱을 최소화 하고, 반면 출력되는 데이타들이 하이 또는 로우가 되는 신호의 갯수가 비슷하여 노이즈가 크게 우려되지 않는 경우에는 속도를 우선으로 하여 동시에 모든 출력 버퍼를 작동시킴으로써 소자의 신뢰도를 향상시키는 특유의 효과가 있는 선택적인 노이즈 감소 장치에 관한 것이다.
Description
제1도는 종래 출력버퍼의 전류특성 그래프.
제2도는 본 발명에 따른 선택적인 노이즈 감소 장치의 블럭도.
제3도는 제2도의 제어부의 회로도.
제4도는 제2도의 출력버퍼 인에이블 신호 지연부의 회로도.
제5A도 및 제5B도는 본 발명에 따른 출력버퍼의 회로도.
제6도는 본 발명에 따른 출력버퍼의 전류특성 그래프.
*도면의 주요부분에 대한 부호의 설명*
1 : 제어부2 : 출력버퍼 인에이블 신호 지연부
10,20 : 검출부30 : NAND 게이트
41 : 지연부42,43 : C스위치
51,52 : 출력버퍼
본 발명은 ×8, ×16, ×32 등 바이트 와이드(byte wide) SRAM과 같은 메모리 소자의 출력버퍼에 발생되는 노이즈를 감소시키는 선택적인 노이즈 감소 회로에 관한 것이다.
일반적으로, 바이트 와이드화, 고속화하는 반도체 소자의 추세에서 종래의 출력버퍼는 여러개의 데이타핀에서 같은 신호(예를 들어, 모두 하이(high)이거나, 모드 로우(low)인 경우)를 출력할 경우 접지패드나 파워패드를 통한 전류가 급격히 증가하게 된다. 이러한 현상을 첨부된 도면 제1도에 자세히 도시하였는데, 도면에 도시된 바와 같이 출력버퍼 접지 패드쪽의 전류(점선)는 그 피크가 약 125.70mA에 이르게 된다.
결국, 이 전류는 본딩 와이어(bonding wire)의 인덕턴스 성분과 결합하여 접지 바운싱(gorund bouncing)을 일으키게 되고, 이러한 결과는 반도체 소자에 있어 주된 노이즈의 원인이 되면, 이로 인해 오동작을 하게 되어 소자의 신뢰도를 저하시키는 문제점을 초래했다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 바이트 와이드 반도체 소자의 출력에 있어 같은 신호가 많을 경우 이것을 검출하여 데이타 출력 버퍼를 홀수와 짝수로 반씩 나누어 순차적으로 작동시켜 접지 바운성을 최소화 하고, 반면 출력되는 데이타들이 하이 또는 로우가 되는 신호의 갯수가 비슷하여 노이즈가 크게 우려되지 않는 경우에는 속도를 우선으로 하여 동시에 모든 출력버퍼를 작동시키는 선택적인 노이즈 감소 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 다수비트의 출력데이타에 따라 제어신호를 출력하는 제어수단; 상기 제어신호에 따라 다수의 출력버퍼중 적어도 하나의 출력버퍼에 인가되는 인에이블 신호를 일정시간 지연시키는 출력버퍼 인에이블 신호 지연수단을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면 제2도 내지 제6도를 참조하여 본 발명의 일실시예를 상세히 설명하면 다음과 같다. 여기서는 반도체 소자중 ×8의 SRAM을 그 일예로 설명하기로 한다.
먼저, 제2도는 본 발명에 따른 선택적인 노이즈 감소 장치의 블럭도로서, 도면에서 1은 제어부, 2는 출력버퍼 인에이블 신호 지연부, dr[0 :7]는 출력데이타를 각각 나타낸다.
도면에 도시된 바와 같이 본 발명의 노이즈 감소 장치는, 8비트의 출력데이타(dr[0 :7])를 입력받아 제어신호를 출력하는 제어부(1)와, 상기 제어신호에 따라 8개의 출력버퍼중 짝수번째 출력버퍼에 인가되는 인에이블 신호를 일정시간 지연시키는 출력버퍼 인에이블 신호 지연부(2)를 구비한다. 여기서, 상기 제어부(1)는 입력되는 출력데이타(dr[0 :7])가 하이나 로우를 반수 이상 포함하고 있으면 제어신호를 출력하도록 구성된다. 또한, 상기 제어신호에 따라 짝수번째 출력버퍼는 일정 시간 지연후에 작동되고, 홀수번째 출력버퍼는 지연없이 바로 출력버퍼 인에이블 신호에 따라 데이타를 출력한다.
상기 제2도에 도시된 제어부, 출력버퍼 인에이블 신호 지연부 및 출력버퍼가 제3도 내지 제5B도에 도시되어 있으며, 이를 상세히 살펴본다.
제3도는 제2도의 제어부의 상세 회로도이며, 제4도는 제2도의 출력버퍼 인에이블 신호 지연부의 상세 회로도로서, 도면에서 10, 20은 검출부, 11∼17, 24∼27, 30은 NAND 게이트, 18, 19, 21∼23, 28, 29는 NOR 게이트, 41은 지연부, 42, 43은 C스위치(NMOS 트랜지스터와 PMOS 트랜지스터가 병렬로 결합된 형태의 스위치로서 이하 C스위치라 칭함), 51, 52는 출력버퍼, poei는 출력버퍼 인에이블 신호를 각각 나타낸다.
도면에 도시된 바와 같이 제어부는 크게, 출력데이타(dr[0 : 7])중 하이가 많은 경우를 검출하는 검출부(10)와, 출력데이타(dr[0 : 7])중 로우가 많은 경우를 검출하는 검출부(20)와, 검출부(10,20) 각각의 출력신호를 입력받아, 검출부(10,20)중 어느 하나라도 검출신호(로우)를 출력하면 제어신호(하이)를 출력하는 NAND 게이트(30)를 구비한다.
여기서, 상기 검출부(10)는, 출력데이타(dr[0 : 7])를 3개씩 입력받아(마지막은 2개) NAND 연산한 값(a,b,c; 이하 a,b,c라 칭함)을 출력하는 NAND 게이트(11 내지 13)와, NAND 게이트(11 내지 13)의 출력값을 반전시킨 값(ab,bb,cb; 이하 ab,bb,cb라 칭함)을 출력하는 인버터와, a, b, c의 입력받는 NOR 게이트(18)와, ab, bb, c 및 ab, b, cb 및 a, bb, cb를 각각 입력받는 NAND 게이트(14 내지 16)와, NAND 게이트(14 내지 15) 각각의 출력을 입력받는 NAND 게이트(17)와, NOR 게이트(18)와 NAND 게이트(17)의 출력을 입력받는 NOR 게이트(19)를 구비한다.
또한, 상기 검출부(20)는, 출력데이타(dr[0 : 7])를 3개씩 입력받아(마지막은 2개) NOR 연산한 값(db,eb,fb; 이하 db,eb,fb라 칭함)을 출력하는 NOR 게이트(21 내지 23)와, NOR 게이트(21 내지 23)의 출력값을 반전시킨 값(d,e,f; 이하 d,e,f라 칭함)을 출력하는 인버터와, d, e, f를 입력받는 NOR 게이트(28)와, db, eb, f 및 db, e, fb 및 d, eb, fb를 각각 입력받는 NAND 게이트(24 내지 26)와, NAND 게이트(24 내지 25) 각각의 출력을 입력받는 NAND 게이트(27)와, NOR 게이트(28)와 NAND 게이트(27)의 출력을 입력받는 NOR 게이트(29)를 구비한다.
참고적으로, 상기 검출부(10,20)는 전체 출력데이타중 로우나 하이가 60% 내지 100%로 입력되면 검출신호를 출력하도록 구성하는 것이 효과적이다.
제4도는 상기 제2도의 출력버퍼 인에이블 신호 지연부의 상세회로도로서, 이 출력버퍼 인에이블 신호 지연부는 총 8개의 출력버퍼중 짝수번째 출력버퍼에 출력버퍼 인에이블 신호(poei_ev)를 인가하는 회로이다.
도면에 도시된 바와 같이 출력버퍼 인에이블 신호 지연부는, 출력버퍼 인에이블 신호(poei)를 일정 시간 지연시키는 지연부(41)와, 제어신호에 따라 온·오프되어 출력버퍼 인에이블 신호(poei)를 그대로 짝수번째 출력버퍼 인에이블 신호(poei_ev)로 전송하는 C스위치(42)와, 제어신호에 따라 온·오프되어 지연부(41)의 출력신호를 짝수번째 출력버퍼 인에이블 신호(poei_ev)로 전송하는 C스위치(43)를 구비한다.
여기서, 상기 지연부(41)는 직렬연결된 2개의 인버터와, 인버터의 입·출력단 각각에 일측이 접지된 3개의 캐패시터를 구비한다.
제5A도 및 제5B도는 짝수번째 출력번퍼 및 홀수번째 출력버퍼를 각각 도시한 회로도로서, 여기에 사용된 출력버퍼는 공지의 구성이므로 상세한 설명은 피하기로 한다. 단, 출력버퍼의 인에이블 신호는 다음과 같이 인가된다.
먼저, 짝수번째 출력버퍼에는 상기 제4도의 출력버퍼 인에이블 신호 지연부에서 출력되는 신호(poei_ev)를 짝수번째 출력버퍼 인에이블 신호로, 홀수번째 출력버퍼에는 소자 자체 발생되는 출력버퍼 인에이블 신호(poei)를 그대로 홀수번째 출력버퍼 인에이블 신호(poei_od)로 각각 인가받아 동작된다.
상기와 같이 구성되는 본 발명의 상세한 동작을 살펴보면 다음과 같다.
먼저, 검출부(10)에서, 모든 데이타, 출력버퍼의 입력이 하이일 경우 a, b, c는 모두 로우가 되고 따라서 NOR 게이트(18)의 출력은 하이가 된다. 즉 NOR 게이트(18)은 모든 출력 데이타가 하이인 경우를 검출(로우)한다. 출력 데이타중 한 개만 로우이고 나머지 7개가 하이인 경우는 NAND 게이트(11 내지 13)중 어느 하나의 출력을 하이로 만들게 되며, 이것은 다시 NAND 게이트(14 내지 16)중 하나의 논리 게이트를 로우 상태로 만들어 NAND 게이트(17)에 의해 검출(로우)되게 된다. 또한 NAND 게이트(11)에 같이 묶여 있는 출력 데이타(dr[0 : 2])의 경우 로우가 3개(즉 NAND 게이트(12,13)의 입력은 모두 하이)인 상태까지도 검출한다. NOR 게이트(19)는 이러한 경우의 수를 OR 조합하여 출력버퍼를 제어하게 된다. 또한, 검출부(20)는 로우출력 데이타가 많은 경우를 검출하는 회로이며 이것은 NAND 게이트(30)에 의해 하이가 많은 경우와 로우가 많은 경우를 모두 검출하게 된다. 즉, 출력 데이타의 값 중 하이, 로우의 갯수가 비슷할 경우 제어신호는 로우 상태가 되어 홀수번째와 짝수번째의 데이타 출력버퍼를 모두 한꺼번에 열어주게 된다. 그러나 출력 데이타중 어느 한쪽이 많아 노이즈가 우려될 경우 제어신호는 하이가 되어 출력버퍼 인에이블 신호(poei)를 제어하게 된다. 즉, 홀수번째 출력버퍼 인에이블 신호(poei_od)는 그대로 홀수번째 출력버퍼에 전달되고, 짝수번째 출력버퍼 인에이블 신호(poei_ev)는 인버터와 캐패시터로 구성되는 지연부(41)를 통하여 일정 지연시간을 가지고 4개의 짝수번째 출력버퍼를 동작시키게 되는 것이다.
이에 따라 전류특성 시뮬레이션 결과를 제6도에 도시하였는데, 제1도에 도시되었던 종래 출력버퍼를 사용하였을 경우의 전류 파형에서는 모든 데이타를 로우로 출력할 경우 125.7mA의 피크 전류가 출력버퍼의 NMOS 트랜지스터를 통해 흘러 노이즈의 발생 요인이 되었으나, 본 발명에서 고안한 회로를 사용하였을 경우 제6도에 도시된 바와 같이 피크 전류가 86.36mA로 기존 회로의 69% 수준으로 감소한 것을 알 수 있다.
상기와 같이 이루어지는 본 발명은 바이트 와이드 반도체 소자의 출력에 있어 같은 신호가 많을 경우 이것을 검출하여 데이타 출력 버퍼를 순차적으로 작동시켜 접지 바운싱을 최소화하고, 반면 출력되는 데이타들이 하이 또는 로우가 되는 신호의 갯수가 비슷하여 노이즈가 크게 우려되지 않는 경우에는 속도를 우선으로 하여 동시에 모든 출력버퍼를 작동시킴으로써 소자의 신뢰도를 향상시키는 특유이 효과가 있다.
Claims (7)
- 다수비트의 출력데이타에 따라 제어신호를 출력하는 제어수단; 상기 제어신호에 따라 다수의 출력버퍼중 적어도 하나의 출력버퍼에 인가되는 인에이블 신호를 일정시간 지연시키는 출력버퍼 인에이블 신호 지연수단을 구비하는 것을 특징으로 하는 선택적인 노이즈 감소 장치.
- 제1항에 있어서, 상기 제어수단은, 전체 출력데이타중 60% 내지 100%가 로우나 하이이면 제어신호를 출력하는 것을 특징으로 하는 선택적인 노이즈 감소 장치.
- 제1항에 있어서, 상기 출력버퍼 인에이블 신호 지연수단은, 전체 출력버퍼중 반수의 출력버퍼에 인가되는 인에이블 신호를 일정시간 지연시키도록 구성되는 것을 특징으로 하는 선택적인 노이즈 감소 장치.
- 제2항에 있어서, 상기 제어수단은, 전체 출력데이타중 하이가 60% 내지 100%인 경우를 검출하는 제1검출부; 전체 출력데이타중 로우가 60% 내지 100%인 경우를 검출하는 제2검출부; 및 상기 제1 및 제2검출부 중 어느 하나라도 검출신호를 출력하면 제어신호를 출력하는 논리부를 구비하는 것을 특징으로 하는 선택적인 노이즈 감소 장치.
- 제1항에 있어서, 상기 출력버퍼 인에이블 신호 지연수단은, 상기 제어수단에서 제어신호가 발생되면 출력버퍼 인에이블 신호를 일정시간 지연시키는 지연부; 상기 제어신호에 따라 온·오프되어 자체 발생된 출력버퍼 인에이블 신호를 그대로 출력단으로 전송하는 스위치; 상기 제어신호에 따라 온·오프되어 상기 지연부의 출력신호를 전송하는 스위치를 구비하는 것을 특징으로 하는 선택적인 노이즈 감소 장치.
- 제5항에 있어서, 상기 지연부는, 짝수개의 인버터를 구비하는 것을 특징으로 하는 선택적인 노이즈 감소 장치.
- 제6항에 있어서, 상기 지연부는, 상기 인버터중 적어도 하나의 입력단이나 출력단에 일측단이 연결되고, 타측단은 접지된 캐패시터를 더 구비하는 것을 특징으로 하는 선택적인 노이즈 감소 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940030534A KR0137587B1 (ko) | 1994-11-19 | 1994-11-19 | 반도체 소자의 선택적인 노이즈 감소 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940030534A KR0137587B1 (ko) | 1994-11-19 | 1994-11-19 | 반도체 소자의 선택적인 노이즈 감소 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960019693A KR960019693A (ko) | 1996-06-17 |
| KR0137587B1 true KR0137587B1 (ko) | 1998-04-28 |
Family
ID=19398441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940030534A KR0137587B1 (ko) | 1994-11-19 | 1994-11-19 | 반도체 소자의 선택적인 노이즈 감소 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0137587B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100246318B1 (ko) * | 1996-12-16 | 2000-03-15 | 김영환 | 노이즈 특성을 개선한 반도체 메모리 소자 |
| KR100424175B1 (ko) * | 2001-08-30 | 2004-03-24 | 주식회사 하이닉스반도체 | 컨트롤 신호 발생 회로 |
-
1994
- 1994-11-19 KR KR1019940030534A patent/KR0137587B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960019693A (ko) | 1996-06-17 |
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