JPH03121617A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
- Publication number
- JPH03121617A JPH03121617A JP1260406A JP26040689A JPH03121617A JP H03121617 A JPH03121617 A JP H03121617A JP 1260406 A JP1260406 A JP 1260406A JP 26040689 A JP26040689 A JP 26040689A JP H03121617 A JPH03121617 A JP H03121617A
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- JP
- Japan
- Prior art keywords
- output
- buffer
- buffers
- output buffers
- driving capability
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 48
- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000011156 evaluation Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳ集積回路に関し、特に出力バッファ回
路の同時動作時の誤動作防止を含むＣＭＯＳ集積回路に
関する。
路の同時動作時の誤動作防止を含むＣＭＯＳ集積回路に
関する。
従来、ＣＭＯＳ集積回路における複数の出力バッファ回
路が同時動作することにより電源線の寄生インピーダン
スや寄生インダクタンス等が起因するｔ源線のゆらぎに
対しては、回路設計時に、出力バッファ回路動作のタイ
ミングをずらし、同時に動作させないようにする方法の
他に、電源、グランド線を強化して防止していた。
路が同時動作することにより電源線の寄生インピーダン
スや寄生インダクタンス等が起因するｔ源線のゆらぎに
対しては、回路設計時に、出力バッファ回路動作のタイ
ミングをずらし、同時に動作させないようにする方法の
他に、電源、グランド線を強化して防止していた。
今日、集積回路では、クロックサイクルが小さくなり、
信号ピン数も多くなる傾向にある。従って、複数の出力
バッ７アを同時動作させないように設計しても、そのと
おシにはいかない例が多く、出力バッファ回路での同時
動作を原因とする誤動作が発生してしまう。このような
場合、従来では設計時に出力バッファの駆動能力が定め
られてしまい、たとえ評価時に同時動作による誤動作が
発見されても、設計を変更する以外に手段はなかつ喪。
信号ピン数も多くなる傾向にある。従って、複数の出力
バッ７アを同時動作させないように設計しても、そのと
おシにはいかない例が多く、出力バッファ回路での同時
動作を原因とする誤動作が発生してしまう。このような
場合、従来では設計時に出力バッファの駆動能力が定め
られてしまい、たとえ評価時に同時動作による誤動作が
発見されても、設計を変更する以外に手段はなかつ喪。
本発明の目的は、外部信号により、設計以降でも出力バ
ッファの駆動能力を変更でき、出力バッファの同時動作
による誤動作を防止できるＣＭＯＳ集積回路を提供する
ことにある。
ッファの駆動能力を変更でき、出力バッファの同時動作
による誤動作を防止できるＣＭＯＳ集積回路を提供する
ことにある。
本発明のＣＭＯＳ集積回路は、外部端子と、駆動能力の
異なる複数の出力バッファ回路と、出力端子と前記複数
の出力バッファ回路間にそれぞれ設けられた複数のトラ
ンスファーゲートと、前記外部端子に入力された選択信
号により前記複数のトランスファーゲートを制御する手
段とを有することを特徴とする。
異なる複数の出力バッファ回路と、出力端子と前記複数
の出力バッファ回路間にそれぞれ設けられた複数のトラ
ンスファーゲートと、前記外部端子に入力された選択信
号により前記複数のトランスファーゲートを制御する手
段とを有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図の破線で囲まれた領域は本発明の出力バッファ回
路である。バッファ１の駆動能力を１とすると、バッフ
ァ２はバッファ１の半分の駆動能力である０、 ５とす
る、駆動能力の大小はゲートのチャンネル暢などを変え
ればよい。トランスファ −ゲート３，４はバッファ１
及びバッファ２を選択するスイッチとなる０ＭＯ８トラ
ンスファーゲートである。入カバソファ５，６は外部端
子から入力されるＩＯＩ 、ＩＯ２としての信号を与え
トランスファーゲート３，４を制御する。００１は外部
への出力端子である。
路である。バッファ１の駆動能力を１とすると、バッフ
ァ２はバッファ１の半分の駆動能力である０、 ５とす
る、駆動能力の大小はゲートのチャンネル暢などを変え
ればよい。トランスファ −ゲート３，４はバッファ１
及びバッファ２を選択するスイッチとなる０ＭＯ８トラ
ンスファーゲートである。入カバソファ５，６は外部端
子から入力されるＩＯＩ 、ＩＯ２としての信号を与え
トランスファーゲート３，４を制御する。００１は外部
への出力端子である。
次に本回路の動作を説明する。例えば第２図のごとくＩ
ｏｌがロウレベル、ＩＯ２がロウレベルの時、トランス
ファーゲート３，４はともにオン状態となり、出力バッ
ファ全体の駆動能力は１．５トナル。Ｉ Ｏ１カロウレ
ベル、ＩＯ２がハイレベルの時、トランスファーゲート
３がオン状態、トランスファーゲート４がオフ状態で駆
動能力は１トナル。ｌＯｌがハイレベル、ＩＯ２がロウ
レベルの時、トランスファーゲート３がオフ状態、トラ
ンスファーゲート４がオン状態で駆動能力は０゜５とな
る。又、ＩＯｌとＩＯ２が共にノ・イレペルの時００１
はハイインピーダンス状態となる。００１の出力波形は
第３図に示すように入力波形Ａの場合、各ａ、ｂ、ｃと
なシ駆動能力が小さくなるにつれて波形はなまる。
ｏｌがロウレベル、ＩＯ２がロウレベルの時、トランス
ファーゲート３，４はともにオン状態となり、出力バッ
ファ全体の駆動能力は１．５トナル。Ｉ Ｏ１カロウレ
ベル、ＩＯ２がハイレベルの時、トランスファーゲート
３がオン状態、トランスファーゲート４がオフ状態で駆
動能力は１トナル。ｌＯｌがハイレベル、ＩＯ２がロウ
レベルの時、トランスファーゲート３がオフ状態、トラ
ンスファーゲート４がオン状態で駆動能力は０゜５とな
る。又、ＩＯｌとＩＯ２が共にノ・イレペルの時００１
はハイインピーダンス状態となる。００１の出力波形は
第３図に示すように入力波形Ａの場合、各ａ、ｂ、ｃと
なシ駆動能力が小さくなるにつれて波形はなまる。
本実施例によれば、外部端子からの信号により出力バッ
ファの駆動能力を変更することが可能となるため、回路
設計時には発見できなかった出力バッファ回路の同時動
作による電源のゆらぎを評価時に、外部信号により出力
バッファの駆動能力を下げて防止することが可能になる
。
ファの駆動能力を変更することが可能となるため、回路
設計時には発見できなかった出力バッファ回路の同時動
作による電源のゆらぎを評価時に、外部信号により出力
バッファの駆動能力を下げて防止することが可能になる
。
次に第４図乃至第６図を用いて第２の実施例を説明する
。第４図の破線で囲まれた領域は出カバソファ回路であ
る。１１．１２は最終段の出力バッファである。バッフ
ァ１１の駆動能力を１とすると、バッファ１２は０．５
の駆動能力をもつ。トランスファーゲート１３〜１８は
バッファ１１゜１２を選択するスイッチとなるＣＭＯＳ
トランスファーゲートである。トランスファーゲート１
７゜１８はバッファ１１．１２のゲートをグランドにク
ランプする時にオン状態となる。入力バッファ１９はト
ランスファーゲート１３〜１８を制御する。第５図のご
とくＩＯ１がロウレベルの時、トランスファーゲート１
３，１５．１８がオン状態となり、トランスファーゲー
ト１４，１６．１７がオフ状態となり、バッファ１１を
選択し、駆動能力が１の出力バッファとなる。１０１が
ハイレベルの時、トランスフアーゲー）１３，１５．１
８がオフ状態となシ、トランスファーゲート１４，１６
゜１７がオン状態となり、バッファ１２を選択し、駆動
能力は０．５となる。
。第４図の破線で囲まれた領域は出カバソファ回路であ
る。１１．１２は最終段の出力バッファである。バッフ
ァ１１の駆動能力を１とすると、バッファ１２は０．５
の駆動能力をもつ。トランスファーゲート１３〜１８は
バッファ１１゜１２を選択するスイッチとなるＣＭＯＳ
トランスファーゲートである。トランスファーゲート１
７゜１８はバッファ１１．１２のゲートをグランドにク
ランプする時にオン状態となる。入力バッファ１９はト
ランスファーゲート１３〜１８を制御する。第５図のご
とくＩＯ１がロウレベルの時、トランスファーゲート１
３，１５．１８がオン状態となり、トランスファーゲー
ト１４，１６．１７がオフ状態となり、バッファ１１を
選択し、駆動能力が１の出力バッファとなる。１０１が
ハイレベルの時、トランスフアーゲー）１３，１５．１
８がオフ状態となシ、トランスファーゲート１４，１６
゜１７がオン状態となり、バッファ１２を選択し、駆動
能力は０．５となる。
トランスファーゲート１５は、バッファ１１が選択され
ない時、そのゲート容量を小さくするために使用してい
る。００１の出力波形は第６図のように入力波形Ａがは
いると、ｄまたはｅの出力波形となシ、駆動能力を小さ
くしたい時は、１０１をハイレベルにすることにより波
形ｄとなる。
ない時、そのゲート容量を小さくするために使用してい
る。００１の出力波形は第６図のように入力波形Ａがは
いると、ｄまたはｅの出力波形となシ、駆動能力を小さ
くしたい時は、１０１をハイレベルにすることにより波
形ｄとなる。
本実施例によれば選択信号が１０１の１つで駆動能力が
切換えられる効果がある。
切換えられる効果がある。
以上説明したように、本発明は、特にスピードに問題が
ない場合など出力バッファの最終段のバッファを外部信
号で、駆動能力を変更することにより、また、多数の出
力バッファを同時に前記と同様に制御することにより、
各出力バッファの駆動能力を下げ、電源線、グランド線
の同時動作時の電位シフトを小さくシ、誤動作を防止す
る効果がある。
ない場合など出力バッファの最終段のバッファを外部信
号で、駆動能力を変更することにより、また、多数の出
力バッファを同時に前記と同様に制御することにより、
各出力バッファの駆動能力を下げ、電源線、グランド線
の同時動作時の電位シフトを小さくシ、誤動作を防止す
る効果がある。
第１図及び第２図は本発明の第１の実施例を説明するた
めの回路図と選択信号と出力信号の関係を示した図、第
３図は第１図の回路の波形図、第４図及び第５図は本発
明の第２の実施例を説明するための回路図と選択信号と
出力信号の関係を示した図、第６図は第４図の回路の波
形図である。 １．２・・・バッファ、３，４・・・ＣＭＯＳトランス
ファーゲート、５，６・・・入力バッファ、１１．１２
・・・バッファ、１３〜１８・・・ＣＭＯＳトランスフ
ァーゲート、１９・・・入力バッファ。
めの回路図と選択信号と出力信号の関係を示した図、第
３図は第１図の回路の波形図、第４図及び第５図は本発
明の第２の実施例を説明するための回路図と選択信号と
出力信号の関係を示した図、第６図は第４図の回路の波
形図である。 １．２・・・バッファ、３，４・・・ＣＭＯＳトランス
ファーゲート、５，６・・・入力バッファ、１１．１２
・・・バッファ、１３〜１８・・・ＣＭＯＳトランスフ
ァーゲート、１９・・・入力バッファ。
Claims (1)
- 入力端が入力端子にそれぞれ共通接続され駆動能力の異
なる複数の出力バッファ回路と、これら複数の出力バッ
ファ回路の出力端と出力端子との間にそれぞれ設けられ
た複数のトランスファーゲートと、外部端子から入力さ
れた選択信号により前記複数のトランスファーゲートを
制御する手段とを有することを特徴とするＣＭＯＳ集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260406A JPH03121617A (ja) | 1989-10-04 | 1989-10-04 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260406A JPH03121617A (ja) | 1989-10-04 | 1989-10-04 | Ｃｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03121617A true JPH03121617A (ja) | 1991-05-23 |
Family
ID=17347477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260406A Pending JPH03121617A (ja) | 1989-10-04 | 1989-10-04 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03121617A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0547185A (ja) * | 1991-08-09 | 1993-02-26 | Fujitsu Ltd | 出力回路 |
| JPH0795043A (ja) * | 1993-02-12 | 1995-04-07 | Xilinx Inc | ソフトウェイクアップ出力バッファ |
| JPH0973788A (ja) * | 1995-09-01 | 1997-03-18 | Lg Semicon Co Ltd | 出力バッファ回路 |
| JP2010288185A (ja) * | 2009-06-15 | 2010-12-24 | Toppan Printing Co Ltd | チャージポンプ回路 |
-
1989
- 1989-10-04 JP JP1260406A patent/JPH03121617A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0547185A (ja) * | 1991-08-09 | 1993-02-26 | Fujitsu Ltd | 出力回路 |
| JPH0795043A (ja) * | 1993-02-12 | 1995-04-07 | Xilinx Inc | ソフトウェイクアップ出力バッファ |
| JPH0973788A (ja) * | 1995-09-01 | 1997-03-18 | Lg Semicon Co Ltd | 出力バッファ回路 |
| JP2010288185A (ja) * | 2009-06-15 | 2010-12-24 | Toppan Printing Co Ltd | チャージポンプ回路 |
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