JPH01253670A - テストモード設計回路 - Google Patents
テストモード設計回路Info
- Publication number
- JPH01253670A JPH01253670A JP63080683A JP8068388A JPH01253670A JP H01253670 A JPH01253670 A JP H01253670A JP 63080683 A JP63080683 A JP 63080683A JP 8068388 A JP8068388 A JP 8068388A JP H01253670 A JPH01253670 A JP H01253670A
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- JP
- Japan
- Prior art keywords
- circuit
- high potential
- potential detection
- input signal
- test mode
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 30
- 238000010586 diagram Methods 0.000 description 4
- 102100037416 Sphingolipid delta(4)-desaturase DES1 Human genes 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 101150027068 DEGS1 gene Proteins 0.000 description 1
- 101100222880 Diacronema lutheri Plesd1 gene Proteins 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路のテストモード設定回路に関す
る。 ・ 〔従来の技術〕 従来、この種のテストモード設定回路は、例えば第４図
に示すように、３値の入力信号１０を有する入力回路２
０および高電位検出回路４０と、テスト回路１．９０か
らなっていた。
る。 ・ 〔従来の技術〕 従来、この種のテストモード設定回路は、例えば第４図
に示すように、３値の入力信号１０を有する入力回路２
０および高電位検出回路４０と、テスト回路１．９０か
らなっていた。
入力信号１０は、３値レベルのうちの゛低″レベルと゛
中″ルベルで入力回路２０を動作させ、内部信号３０を
出力させている。このときには、高電位検出回路４０は
テスト回路１９０と共に動作せず、入力回路２０に対し
て、入力回路２０が動作状態となるような高電位検出回
路量カフ０を出している。
中″ルベルで入力回路２０を動作させ、内部信号３０を
出力させている。このときには、高電位検出回路４０は
テスト回路１９０と共に動作せず、入力回路２０に対し
て、入力回路２０が動作状態となるような高電位検出回
路量カフ０を出している。
テストモードにしたい場合、入力信号１０を３値レベル
のうちの“高″レベルとすると、高電位検出回路４０が
これを検知し、高電位検出回路量カフ０がＨに変化する
ので、テスト回路１９０力ｊ動作し、テスト信号２２０
を出力する。このときには、高電位検出回路出力信号７
０は、入力回路２０が非動作状態となるような出力を出
している。
のうちの“高″レベルとすると、高電位検出回路４０が
これを検知し、高電位検出回路量カフ０がＨに変化する
ので、テスト回路１９０力ｊ動作し、テスト信号２２０
を出力する。このときには、高電位検出回路出力信号７
０は、入力回路２０が非動作状態となるような出力を出
している。
上述した従来のテストモート設定回路は、３値レベルで
の入力信号に対して１つのテスト信号しか得られないフ
コめ、半導体集積回路のピン数の制限かある場合にはテ
ストモードの数を減らず必要かあり、また、テストモー
トの数を増やしたい場合には、新たに、デスｌ−ピンを
設けなければならないために、ヂップザイズを増大する
という欠点があった。
の入力信号に対して１つのテスト信号しか得られないフ
コめ、半導体集積回路のピン数の制限かある場合にはテ
ストモードの数を減らず必要かあり、また、テストモー
トの数を増やしたい場合には、新たに、デスｌ−ピンを
設けなければならないために、ヂップザイズを増大する
という欠点があった。
従って本発明の目的は、ビン数の制限かあっても、テス
トモー１−の数を減らさず、チップザイズの増大も少な
くすることが可能なデス）・モー１〜設定回路を提供す
ることにある。
トモー１−の数を減らさず、チップザイズの増大も少な
くすることが可能なデス）・モー１〜設定回路を提供す
ることにある。
本発明のデストモ−１〜段設定路は、それぞれが一入力
信号の異なるレベルに応答して出力信号を変化させる複
数の高電位検出回路と、 前記出力信号を解読するデコート回路と、それぞれが前
記解読の結果に応答して異なるデスｌ−モードを設定す
る複数のテスト回路とを有することを特徴とする。
信号の異なるレベルに応答して出力信号を変化させる複
数の高電位検出回路と、 前記出力信号を解読するデコート回路と、それぞれが前
記解読の結果に応答して異なるデスｌ−モードを設定す
る複数のテスト回路とを有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のファンクションブロック図
てあり、入力回路２と、３つの高電圧検出囲路４，５お
よび６と、デコート回路１５と、３つのデスト回路１９
．２０および２１と、オア回ｉｉ！８１ Ｂから成る。
てあり、入力回路２と、３つの高電圧検出囲路４，５お
よび６と、デコート回路１５と、３つのデスト回路１９
．２０および２１と、オア回ｉｉ！８１ Ｂから成る。
入力回路２は、オア回路］３の出力である入力制御信号
１４に制御されて活性化し、通常動作時に入力信号〕を
人力し７て内部信号３を内部回路に出力する。高電圧検
出回＃ｒ４〜．６のそれぞれは、人力信号］が予め定め
られたレベルになると高電位検出回路用カフ〜９を出力
する。デコート回路１５は、この高電位検出回路７〜９
を解読してテコ−１〜回路出力１６〜１８のうちのいず
れか−・つを出力する。デス１〜回路１９〜２１は、そ
れぞれデコート回路出力１６〜１８に応答して活性化さ
れてデス１〜信月２２〜２４を出力する。この結果によ
り、３種類のデス１〜モートを設定できることになる。
１４に制御されて活性化し、通常動作時に入力信号〕を
人力し７て内部信号３を内部回路に出力する。高電圧検
出回＃ｒ４〜．６のそれぞれは、人力信号］が予め定め
られたレベルになると高電位検出回路用カフ〜９を出力
する。デコート回路１５は、この高電位検出回路７〜９
を解読してテコ−１〜回路出力１６〜１８のうちのいず
れか−・つを出力する。デス１〜回路１９〜２１は、そ
れぞれデコート回路出力１６〜１８に応答して活性化さ
れてデス１〜信月２２〜２４を出力する。この結果によ
り、３種類のデス１〜モートを設定できることになる。
高電位検出回路用カフ・〜９のいずれかが発生ずると、
オア回路１３は入力制御信′；３１４により入力回路を
非活性化する。
オア回路１３は入力制御信′；３１４により入力回路を
非活性化する。
第２図は、第１図のデコード回路］５の詳細例を示す。
この例では、高電位検出回路用カフ、８および９は（Ｌ
、 Ｌ、 Ｌ） 、 （１−１，１，、、、１，ｉ
、 （Ｈ，Ｉ−Ｔ、Ｌ）、（Ｈ，Ｔ−（、Ｈ）の４状
態たりてあり、デコート回路出力１６．１７．１８は（
１−４Ｌ、 Ｌ、、）、 （）、−ｉ、
Ｌ、、、 Ｌ）、 （Ｌ、 Ｈ，Ｌ）
、 （Ｌ、Ｌ、Ｈ）となるようにデ二１−
１へ回路］５を構成している。
、 Ｌ、 Ｌ） 、 （１−１，１，、、、１，ｉ
、 （Ｈ，Ｉ−Ｔ、Ｌ）、（Ｈ，Ｔ−（、Ｈ）の４状
態たりてあり、デコート回路出力１６．１７．１８は（
１−４Ｌ、 Ｌ、、）、 （）、−ｉ、
Ｌ、、、 Ｌ）、 （Ｌ、 Ｈ，Ｌ）
、 （Ｌ、Ｌ、Ｈ）となるようにデ二１−
１へ回路］５を構成している。
次に、第３図に示す波形図を参照して本実施例の動作を
説明する。
説明する。
先ず、入力信号１がＶ １１未満のときには高電位検出
回路用カフ〜９のずへてがり、てあり、入力制御信号］
４は、入力回路２が動作状態となる■、レベルとなって
おり、テコ−１−回路１５及びテスト回路１９．２０お
よび２１は動作しない。
回路用カフ〜９のずへてがり、てあり、入力制御信号］
４は、入力回路２が動作状態となる■、レベルとなって
おり、テコ−１−回路１５及びテスト回路１９．２０お
よび２１は動作しない。
次に、テストモードにしたい場合には、入力信号１をＶ
ｕ＋ｃ＋まで上げると、高電位検出回路４がＶＨ□ルベ
ルを検知し高電位検出信号７かト（に変化し、入力制御
信号］４をＨに変化させ、入力回路２を非動作状態にす
る。同時に、高電位検出信号７か変化した、二とにより
、デコード回路１５がデス１−回路］９を動作させ、テ
ストモー１へに入る。
ｕ＋ｃ＋まで上げると、高電位検出回路４がＶＨ□ルベ
ルを検知し高電位検出信号７かト（に変化し、入力制御
信号］４をＨに変化させ、入力回路２を非動作状態にす
る。同時に、高電位検出信号７か変化した、二とにより
、デコード回路１５がデス１−回路］９を動作させ、テ
ストモー１へに入る。
たた゛し、テスト回路２０および２１は動作していない
。
。
人力信号をＶ旧＋２まで上けると、高電位検出回路５の
出力も■］に変化するのて、デコード回路１５はデスｌ
−回路２０のみがテストモードになるように選択し、入
力信号をさらにＶ旧１３レベルまで上げると、高電位検
出回路４，５および６のずべてか′ト■となり、１５の
テコード回Ｒ各１５はデスＩ・回路２］のみがデス）・
モートになるように選択する。
出力も■］に変化するのて、デコード回路１５はデスｌ
−回路２０のみがテストモードになるように選択し、入
力信号をさらにＶ旧１３レベルまで上げると、高電位検
出回路４，５および６のずべてか′ト■となり、１５の
テコード回Ｒ各１５はデスＩ・回路２］のみがデス）・
モートになるように選択する。
なお、デスト回路１９〜２１は、アクセススピードチエ
ツク２出力バツフアの強制高レベル出力。
ツク２出力バツフアの強制高レベル出力。
強制低レベル出力等の機能をイ］する。
以上説明し７たように、本発明は、１つの入力信号の異
なるレベルに応答して出力信号を変化させ６一 る複数の高電位検出回路と、この出力信号を解読するデ
コード回路と、解読結果に応答してテストモード信号を
出力する複数のテスト回路を設けたため、１ピンたりで
複数のテストモードの設定か可能となるので、ピン数の
制限があってもテストモード数を減らさずに済み、また
従来のように、新たにデス）〜ピンを設けるのに比へチ
ップサイズの増大を少なくてきる効果がある。
なるレベルに応答して出力信号を変化させ６一 る複数の高電位検出回路と、この出力信号を解読するデ
コード回路と、解読結果に応答してテストモード信号を
出力する複数のテスト回路を設けたため、１ピンたりで
複数のテストモードの設定か可能となるので、ピン数の
制限があってもテストモード数を減らさずに済み、また
従来のように、新たにデス）〜ピンを設けるのに比へチ
ップサイズの増大を少なくてきる効果がある。
第１図は本発明の一実施例のブロック図、第２図は本実
施例要部の詳細図、第３図は本実施例の高電位検出回路
の検知電圧レベル、を示す図、第４図は従来例、第５図
は従来の高電位検出回路の検知電圧レベルを示す図であ
る。 ２．２０・入力回路、４，５，６．４０・・・高電位検
出回路、１３・・・オア回路、１５ ・デコード回路、
１９，２０，２１，１９０・・デス１〜回路。
施例要部の詳細図、第３図は本実施例の高電位検出回路
の検知電圧レベル、を示す図、第４図は従来例、第５図
は従来の高電位検出回路の検知電圧レベルを示す図であ
る。 ２．２０・入力回路、４，５，６．４０・・・高電位検
出回路、１３・・・オア回路、１５ ・デコード回路、
１９，２０，２１，１９０・・デス１〜回路。
Claims (1)
- 【特許請求の範囲】 それぞれが一入力信号の異なるレベルに応答して出力
信号を変化させる複数の高電位検出回路と、前記出力信
号を解読するデコード回路と、 それぞれが前記解読の結果に応答して異なるテストモー
ドを設定する複数のテスト回路 とを有することを特徴とするテストモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080683A JPH01253670A (ja) | 1988-03-31 | 1988-03-31 | テストモード設計回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080683A JPH01253670A (ja) | 1988-03-31 | 1988-03-31 | テストモード設計回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253670A true JPH01253670A (ja) | 1989-10-09 |
Family
ID=13725144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63080683A Pending JPH01253670A (ja) | 1988-03-31 | 1988-03-31 | テストモード設計回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253670A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492721B1 (en) | 1998-06-11 | 2002-12-10 | Nec Corporation | High-voltage signal detecting circuit |
| CN102478627A (zh) * | 2010-11-24 | 2012-05-30 | 精工电子有限公司 | 测试模式设定电路 |
-
1988
- 1988-03-31 JP JP63080683A patent/JPH01253670A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492721B1 (en) | 1998-06-11 | 2002-12-10 | Nec Corporation | High-voltage signal detecting circuit |
| CN102478627A (zh) * | 2010-11-24 | 2012-05-30 | 精工电子有限公司 | 测试模式设定电路 |
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