JPH05142309A - 出力切換回路をもつ半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＣ測定をする場合は、内部論理に関係なく
データ出力を強制的に取り出し、入力信号パタンの作成
と実行を省略し、半導体集積回路のＤＣ測定時間を短縮
する。 【構成】 通常データ入力ピン１からの信号を論理演算
回路２の入力とし、入力端子３からの出力切換信号１１
で出力切換回路４の出力を切り換える。出力切換回路４
の出力を出力バッファ５の入力とし、出力バッファ５の
出力をデータ出力ピン６に接続する。論理測定のときは
出力切換信号１１により出力切換回路４から論理演算結
果を取り出し、ＤＣ測定のときは出力切換信号１１によ
りデータ出力ピン６の出力データを強制的に出力切換回
路４から取り出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路のＤ
Ｃ測定をする場合は、内部論理に関係なくデータ出力を
強制的に取り出し、ＤＣ測定時間を短縮する半導体集積
回路についてのものである。

【０００２】

【従来の技術】次に、従来技術による半導体集積回路の
構成を図２により説明する。図２の１は通常データ入力
ピン、２は論理演算回路、５は出力バッファ、６はデー
タ出力ピンである。通常データ入力ピン１には図示を省
略した測定回路から信号が供給され、論理演算回路２で
論理演算され、その演算結果は出力バッファ５を通りデ
ータ出力ピン６から取り出される。

【０００３】

【発明が解決しようとする課題】図２でＤＣ測定をする
場合は、すべてのデータ出力ピン６を「Ｈ」レベルまた
は「Ｌ」レベルに設定する。しかし、図２では、全出力
が「Ｈ」レベルまたは「Ｌ」レベルになるように通常デ
ータ入力ピン１に信号を入力しなければならないので、
入力信号パタンの作成と実行に時間がかかり、測定時間
が増える。

【０００４】この発明は、半導体集積回路のＤＣ測定を
する場合は、内部論理に関係なくデータ出力を強制的に
取り出し、入力信号パタンの作成と実行を省略し、半導
体集積回路のＤＣ測定時間を短縮することを目的とす
る。

【０００５】

【課題を解決するための手段】この目的を達成するた
め、この発明では、通常データ入力ピン１からの信号を
入力とする論理演算回路２と、論理演算回路２の出力を
入力とし、入力端子３からの出力切換信号１１で出力を
切り換える出力切換回路４と、出力切換回路４の出力を
入力とする出力バッファ５と、出力バッファ５の出力が
接続されるデータ出力ピン６とを備え、論理測定のとき
は出力切換信号１１により出力切換回路４から論理演算
結果を取り出し、ＤＣ測定のときは出力切換信号１１に
よりデータ出力ピン６の出力データを強制的に出力切換
回路４から取り出す。

【０００６】

【作用】次に、この発明による半導体集積回路の構成を
図１により説明する。図１の３は出力切換信号の入力端
子、４は出力切換回路、１１は出力切換信号であり、そ
の他は図２と同じものである。すなわち、図１は図２に
出力切換回路４を追加し、出力切換信号１１を入力端子
３から出力切換回路４に加えるものである。

【０００７】通常の論理演算動作をさせるとき、または
検査工程の論理測定をするときは、論理演算結果を出力
するモードに出力切換回路４を設定する。ＤＣ測定をす
るときは出力切換信号１１により出力切換回路４を動作
させ、通常データ入力ピン１のパターンに関係なく
「Ｈ」レベルまたは「Ｌ」レベルの信号をデータ出力ピ
ン６から取り出す。

【０００８】

【実施例】次に、この発明による第１の実施例の構成図
を図３により説明する。図３では、出力切換回路４とし
てセレクタ４Ａを使用する。セレクタ４Ａの入力には通
常データ入力ピン１から入力されたデータの論理演算結
果、Ｈレベルの信号とＬレベルの信号が入力され、出力
切換信号１１により論理演算回路２の出力が取り出され
る。セレクタ４Ａの出力は出力バッファ５を通りデータ
出力ピン６から出力される。

【０００９】次に、この発明による第２の実施例の構成
図を図４により説明する。図４では、出力切換回路４と
してＯＲゲート４Ｂ、ＡＮＤゲート４ＣおよびＮＡＮＤ
ゲート４Ｄを使用する。ＤＣ測定モードと論理演算結果
出力モードは、ＯＲゲート４Ｂの出力の測定モード信号
によって切り換えられる。また、測定モードのＨレベル
出力またはＬレベル出力は、ＡＮＤゲート４Ｃで切り換
えられ、この切換えにはＨ／Ｌ信号を使用する。ＮＡＮ
Ｄゲート４Ｄにより測定モードのときだけＨ／Ｌ切換信
号を受けつける。

【００１０】次に、この発明による第３の実施例の構成
図を図５により説明する。図５では、出力切換回路４と
してシフトレジスタ４Ｅを使用する。ＤＣ測定モードと
論理演算出力モードは、シフトレジスタ４Ｅのモード切
換信号で切り換えられ、それらのデータはクロックによ
りシフトレジスタ４Ｅから出力され、出力バッファ５を
通りデータ出力ピン６から出力される。

【００１１】ＤＣ測定演算モードのときは、シフトレジ
スタ４Ｅはパラレルデータロードモードにし、論理演算
結果をシフトレジスタ４Ｅのパラレルデータ入力に入力
し、クロックにより出力する。ＤＣ測定モードのときは
シリアルデータ入力により出力ピン方向にデータを入力
する。そして各ピンの出力データが決定したところでク
ロックにより出力をする。したがって図５ではピンごと
にレベルを設定することができる。

【００１２】

【発明の効果】この発明によれば、半導体集積回路のデ
ータ出力ピンに出力される信号を切り換えるために、半
導体集積回路内に出力切換回路を設け、論理演算出力時
とＤＣ測定モード時を出力切換回路で切り換え、ＤＣ測
定モードのときは半導体集積回路の出力を内部状態に関
係なく強制的に切り換えるので、ＤＣ測定のときの通常
通常データ入力ピンにパタンを入力し、出力データを設
定する必要がなくなり、ＤＣ測定時間が短縮される。ま
た、出力切換回路にシフトレジスタを使用した場合、Ｄ
Ｃ測定のときに出力切換回路でデータ出力ピンのレベル
設定をすることができる。

【図面の簡単な説明】

【図１】この発明による半導体集積回路の構成図であ
る。

【図２】従来技術による半導体集積回路の構成図であ
る。

【図３】図１の第１の実施例の構成図である。

【図４】図１の第２の実施例の構成図である。

【図５】図１の第３の実施例の構成図である。

【符号の説明】

１ データ入力ピン ２ 論理演算回路 ３ 出力切換信号１１の入力端子 ４ 出力切換回路 ４Ａ セレクタ ４Ｂ ＯＲゲート ４Ｃ ＡＮＤゲート ４Ｄ ＮＡＮＤゲート ４Ｅ シフトレジスタ ５ 出力バッファ ６ データ出力ピン １１ 出力切換信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大石 正 東京都大田区蒲田４丁目19番７号 安藤電 気株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 通常データ入力ピン(1) からの信号を入
   力とする論理演算回路(2) と、 論理演算回路(2) の出力を入力とし、入力端子(3) から
   の出力切換信号(11)で出力を切り換える出力切換回路
   (4) と、 出力切換回路(4) の出力を入力とする出力バッファ(5)
   と、 出力バッファ(5) の出力が接続されるデータ出力ピン
   (6) とを備え、 論理測定のときは出力切換信号(11)により論理演算結果
   を出力切換回路(4) から取り出し、ＤＣ測定のときは出
   力切換信号(11)によりデータ出力ピン(6) の出力データ
   を強制的に出力切換回路(4) から取り出すことを特徴と
   する出力切換回路をもつ半導体集積回路。
2. 【請求項２】 出力切換回路(4) としてセレクタ(4A)を
   使用する請求項１記載の出力切換回路をもつ半導体集積
   回路。
3. 【請求項３】 出力切換回路(4) としてＯＲゲート(4
   B)、ＡＮＤゲート(4C)及びＮＡＮＤゲート(4D)を使用す
   る請求項１記載の出力切換回路をもつ半導体集積回路。
4. 【請求項４】 出力切換回路(4) としてシフトレジスタ
   (4E)を使用する請求項１記載の出力切換回路をもつ半導
   体集積回路。