JPH05243361A - 試験容易化回路 - Google Patents
試験容易化回路Info
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- JPH05243361A JPH05243361A JP4041679A JP4167992A JPH05243361A JP H05243361 A JPH05243361 A JP H05243361A JP 4041679 A JP4041679 A JP 4041679A JP 4167992 A JP4167992 A JP 4167992A JP H05243361 A JPH05243361 A JP H05243361A
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Abstract
(57)【要約】 （修正有）
【目的】回路構成を複雑化することなく、かつ内部領域
を圧迫することなく、同時スイッチングの影響を排除で
き、入力評価試験の精度を向上することを目的とする。 【構成】ＬＳＩチップのＩ／Ｏ領域１２に設けられた多
数の入力バッファゲート１０，１１のそれぞれの出力
を、該Ｉ／Ｏ領域１２内でワイヤードＯＲ接続すると共
に、該ワイヤードＯＲの出力Ｏ１８をチップ外に取り出
すようにしたことを特徴とする。
を圧迫することなく、同時スイッチングの影響を排除で
き、入力評価試験の精度を向上することを目的とする。 【構成】ＬＳＩチップのＩ／Ｏ領域１２に設けられた多
数の入力バッファゲート１０，１１のそれぞれの出力
を、該Ｉ／Ｏ領域１２内でワイヤードＯＲ接続すると共
に、該ワイヤードＯＲの出力Ｏ１８をチップ外に取り出
すようにしたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、試験容易化回路に関
し、特に、ＬＳＩチップの入力バッファゲートの特性評
価試験、例えば論理レベルの遷移特性評価や入力しきい
値の動作マージン評価等に適用する試験容易化回路に関
する。近年、ＬＳＩの高機能化に伴って、チップの入力
信号数がますます増大する傾向にあり、Ｉ／Ｏ領域内の
多数の入力バッファゲートの評価試験（以下、入力評価
試験と略す）を効率的、かつ容易に行うことが求められ
ている。
し、特に、ＬＳＩチップの入力バッファゲートの特性評
価試験、例えば論理レベルの遷移特性評価や入力しきい
値の動作マージン評価等に適用する試験容易化回路に関
する。近年、ＬＳＩの高機能化に伴って、チップの入力
信号数がますます増大する傾向にあり、Ｉ／Ｏ領域内の
多数の入力バッファゲートの評価試験（以下、入力評価
試験と略す）を効率的、かつ容易に行うことが求められ
ている。
【０００２】
【従来の技術】従来から行われている最も簡単な入力評
価試験は、図６（ａ）に示すように、多数の入力Ｉ1 ，
Ｉ2 ，……，Ｉn の中の１つの着目入力（例えばＩ1 ）
に加える電圧を、所定の低電圧（ＶL ）と所定の高電圧
（ＶH ）の間で変化させながら、出力Ｏ1 〜Ｏm の論理
変化を検出する。例えば、入力電圧がＶL からＶH へと
増大変化する過程において、出力Ｏm の論理が変化した
時の入力電圧がＶL ＋αであったとし、また、この逆
に、ＶH からＶL へと減少変化する過程において、出力
Ｏm の論理が変化した時の入力電圧がＶH −βであった
とすると、入力Ｉ1の入力しきい値の動作マージンは、
（ＶH −β）−（ＶL ＋α）で与えられる。
価試験は、図６（ａ）に示すように、多数の入力Ｉ1 ，
Ｉ2 ，……，Ｉn の中の１つの着目入力（例えばＩ1 ）
に加える電圧を、所定の低電圧（ＶL ）と所定の高電圧
（ＶH ）の間で変化させながら、出力Ｏ1 〜Ｏm の論理
変化を検出する。例えば、入力電圧がＶL からＶH へと
増大変化する過程において、出力Ｏm の論理が変化した
時の入力電圧がＶL ＋αであったとし、また、この逆
に、ＶH からＶL へと減少変化する過程において、出力
Ｏm の論理が変化した時の入力電圧がＶH −βであった
とすると、入力Ｉ1の入力しきい値の動作マージンは、
（ＶH −β）−（ＶL ＋α）で与えられる。
【０００３】しかしながら、このような簡単な入力評価
試験にあっては、着目入力の影響が複数の出力に現れる
ことがあり、いわゆる同時スイッチング現象による電源
電圧の変動やグランドバウンスが発生して評価精度が低
下するといった不具合がある。かかる不具合の対策とし
ては、図６（ｂ）に示すように、着目入力（例えば
Ｉ 1 ）と１つの出力（例えばＯm ）の間のパスを活性化
させることが考えられる。他の出力を切り離すことがで
き、同時スイッチングを回避して評価精度を高めること
ができる。
試験にあっては、着目入力の影響が複数の出力に現れる
ことがあり、いわゆる同時スイッチング現象による電源
電圧の変動やグランドバウンスが発生して評価精度が低
下するといった不具合がある。かかる不具合の対策とし
ては、図６（ｂ）に示すように、着目入力（例えば
Ｉ 1 ）と１つの出力（例えばＯm ）の間のパスを活性化
させることが考えられる。他の出力を切り離すことがで
き、同時スイッチングを回避して評価精度を高めること
ができる。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来の試験容易化回路にあっては、特定のパスを活性化
させるための専用回路を特別に設計して、これをＬＳＩ
内部に組み込むものであったため、全てのパスを選択
的に活性化できる専用回路の実現は、技術的に困難を極
める、技術的に可能であったとしても、複雑化が避け
られない、多くの内部ゲートを使用するので、使用可
能なゲート数が減少する、ＬＳＩの内部領域を使用す
るので、配線チャネルが減少する、といった諸問題点が
あった。
従来の試験容易化回路にあっては、特定のパスを活性化
させるための専用回路を特別に設計して、これをＬＳＩ
内部に組み込むものであったため、全てのパスを選択
的に活性化できる専用回路の実現は、技術的に困難を極
める、技術的に可能であったとしても、複雑化が避け
られない、多くの内部ゲートを使用するので、使用可
能なゲート数が減少する、ＬＳＩの内部領域を使用す
るので、配線チャネルが減少する、といった諸問題点が
あった。
【０００５】そこで、本発明は、回路構成を複雑化する
ことなく、かつ内部領域を圧迫することなく、同時スイ
ッチングの影響を排除でき、入力評価試験の精度を向上
することを目的とする。
ことなく、かつ内部領域を圧迫することなく、同時スイ
ッチングの影響を排除でき、入力評価試験の精度を向上
することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＬＳＩチップのＩ／Ｏ領域に設けられた
多数の入力バッファゲートのそれぞれの出力を、該Ｉ／
Ｏ領域内でワイヤードＯＲ接続すると共に、該ワイヤー
ドＯＲの出力をチップ外に取り出すようにしたことを特
徴とする。
成するために、ＬＳＩチップのＩ／Ｏ領域に設けられた
多数の入力バッファゲートのそれぞれの出力を、該Ｉ／
Ｏ領域内でワイヤードＯＲ接続すると共に、該ワイヤー
ドＯＲの出力をチップ外に取り出すようにしたことを特
徴とする。
【０００７】
【作用】本発明では、任意の１つの入力バッファゲート
を除く他の入力バッファゲートの出力を全て論理０に
し、かつ、該１つの入力バッファゲートの出力の論理状
態を変化させると、この論理変化がＬＳＩチップの外部
で観測される。したがって、それぞれの入力バッファゲ
ートの遷移特性やしきい値特性を個別に評価することが
できる。
を除く他の入力バッファゲートの出力を全て論理０に
し、かつ、該１つの入力バッファゲートの出力の論理状
態を変化させると、この論理変化がＬＳＩチップの外部
で観測される。したがって、それぞれの入力バッファゲ
ートの遷移特性やしきい値特性を個別に評価することが
できる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図４は本発明に係る試験容易化回路の一実
施例を示す図である。まず、原理構成を説明する。図１
において、１０、１１はＬＳＩチップのＩ／Ｏ領域１２
に設けられた入力バッファゲートであり、多数個のうち
の２個を代表的に示している。入力バッファゲート１
０、１１に与えられた入力Ｉ10、Ｉ11は、それぞれの入
力バッファゲート１０、１１によって、内部ゲートに適
した信号レベルに変換された後（Ｉ10’、Ｉ11’：レベ
ル変換後の入力）、Ｉ／Ｏ領域１２から内部領域１３へ
出力される。
する。図１〜図４は本発明に係る試験容易化回路の一実
施例を示す図である。まず、原理構成を説明する。図１
において、１０、１１はＬＳＩチップのＩ／Ｏ領域１２
に設けられた入力バッファゲートであり、多数個のうち
の２個を代表的に示している。入力バッファゲート１
０、１１に与えられた入力Ｉ10、Ｉ11は、それぞれの入
力バッファゲート１０、１１によって、内部ゲートに適
した信号レベルに変換された後（Ｉ10’、Ｉ11’：レベ
ル変換後の入力）、Ｉ／Ｏ領域１２から内部領域１３へ
出力される。
【０００９】ここで、入力バッファゲート１０、１１の
それぞれの出力は、試験用のバッファゲート（以下、試
験バッファゲート）１４、１５を介して共通配線１６に
接続され、共通配線１６は、抵抗素子１７（固定抵抗ま
たはトランジスタ等の負荷素子）を介して論理０に相当
する低電圧ＶSSに接続されると共に、試験用の出力バッ
ファゲート１８を介してチップ外部に引き出されてい
る。Ｏ18はチップ外部に引き出された出力である。
それぞれの出力は、試験用のバッファゲート（以下、試
験バッファゲート）１４、１５を介して共通配線１６に
接続され、共通配線１６は、抵抗素子１７（固定抵抗ま
たはトランジスタ等の負荷素子）を介して論理０に相当
する低電圧ＶSSに接続されると共に、試験用の出力バッ
ファゲート１８を介してチップ外部に引き出されてい
る。Ｏ18はチップ外部に引き出された出力である。
【００１０】試験バッファゲート１４、１５は、論理０
が入力されると論理１を出力する一方、論理１が入力さ
れるとその出力をオープン状態とするもので、例えばオ
ープンソーストランジスタやオープンエミッタトランジ
スタ等の出力トランジスタを備えるゲート回路を使用す
るのが望ましい。このような構成において、例えば
Ｉ10、Ｉ11を共に論理０にすると、Ｉ10’、Ｉ11’が共
に論理１になるから、試験バッファゲート１４、１５の
出力が共にオープンになり、この場合の出力Ｏ18の論理
はＶSSによって決まる。すなわち、Ｖ SSは論理０に相当
する電圧であるから、出力バッファゲート１８からはそ
の反転論理が取り出される（Ｏ18は論理１）。
が入力されると論理１を出力する一方、論理１が入力さ
れるとその出力をオープン状態とするもので、例えばオ
ープンソーストランジスタやオープンエミッタトランジ
スタ等の出力トランジスタを備えるゲート回路を使用す
るのが望ましい。このような構成において、例えば
Ｉ10、Ｉ11を共に論理０にすると、Ｉ10’、Ｉ11’が共
に論理１になるから、試験バッファゲート１４、１５の
出力が共にオープンになり、この場合の出力Ｏ18の論理
はＶSSによって決まる。すなわち、Ｖ SSは論理０に相当
する電圧であるから、出力バッファゲート１８からはそ
の反転論理が取り出される（Ｏ18は論理１）。
【００１１】一方、１つの入力（例えばＩ10）だけを論
理１にすると、言い換えればＩ10’だけを論理０にする
と、その着目入力に対応した試験バッファゲート１４の
出力論理が１になるから、出力バッファゲート１８から
はその反転論理が取り出され、この場合のＯ18は論理０
になる。これは、着目入力をＩ11とした場合でも同様で
あり、出力Ｏ18は、Ｉ10とＩ11の論理和、すなわち論理
式「Ｉ10＋Ｉ11」で与えられる。
理１にすると、言い換えればＩ10’だけを論理０にする
と、その着目入力に対応した試験バッファゲート１４の
出力論理が１になるから、出力バッファゲート１８から
はその反転論理が取り出され、この場合のＯ18は論理０
になる。これは、着目入力をＩ11とした場合でも同様で
あり、出力Ｏ18は、Ｉ10とＩ11の論理和、すなわち論理
式「Ｉ10＋Ｉ11」で与えられる。
【００１２】したがって、着目入力に対応した１つの入
力バッファゲートの遷移特性やしきい値特性を、Ｏ18の
論理変化から知ることができ、同時スイッチングの影響
を受けない入力評価試験を行うことができる。図２は、
好ましい回路構成を示す図である。この図において、Ｌ
ＳＩチップ２０のＩ／Ｏ領域２１には、多数の入力バッ
ファゲートＢＩ1A，ＢＩ2A，……，ＢＩnAが設けられて
おり、これらの入力バッファゲートの各出力は、試験バ
ッファゲートＢＩ1B，ＢＩ2B，……，ＢＩnBを介して共
通配線２２に接続され、共通配線２２は、試験用の出力
バッファＢＯS を介してチップ外部に引き出されてい
る。なお、ＯS は試験出力、２２は内部領域、ＢＯ1 ，
ＢＯ2 ，……，ＢＯm は内部領域２２からの信号をレベ
ル変換する出力バッファ、Ｏ1 ，Ｏ2 ，……，Ｏmはレ
ベル変換された出力である。
力バッファゲートの遷移特性やしきい値特性を、Ｏ18の
論理変化から知ることができ、同時スイッチングの影響
を受けない入力評価試験を行うことができる。図２は、
好ましい回路構成を示す図である。この図において、Ｌ
ＳＩチップ２０のＩ／Ｏ領域２１には、多数の入力バッ
ファゲートＢＩ1A，ＢＩ2A，……，ＢＩnAが設けられて
おり、これらの入力バッファゲートの各出力は、試験バ
ッファゲートＢＩ1B，ＢＩ2B，……，ＢＩnBを介して共
通配線２２に接続され、共通配線２２は、試験用の出力
バッファＢＯS を介してチップ外部に引き出されてい
る。なお、ＯS は試験出力、２２は内部領域、ＢＯ1 ，
ＢＯ2 ，……，ＢＯm は内部領域２２からの信号をレベ
ル変換する出力バッファ、Ｏ1 ，Ｏ2 ，……，Ｏmはレ
ベル変換された出力である。
【００１３】試験バッファゲートＢＩ1B，ＢＩ2B，…
…，ＢＩnBは、任意の１つ（例えばＢＩnB）を除き、図
３に示すようなオープンソーストランジスタを備えるゲ
ート回路を使用するのが好ましい。すなわち、図３にお
いて、Ｑ10は負荷トランジスタ、Ｑ11はスイッチングト
ランジスタ、Ｑ12はオープンソースの出力トランジスタ
であり、このゲート回路は、論理０が入力されると、Ｑ
11オフ→Ｑ12オンとなって、論理１を出力する一方、論
理１が入力されると、Ｑ11オン→Ｑ12オフとなって、出
力をオープン状態とするものである。なお、図３（ｂ）
のダイオードＤ10は、Ｑ12のゲート電位をクランプして
次段（内部ゲート）に流れるゲート電流を抑えるための
ものである。
…，ＢＩnBは、任意の１つ（例えばＢＩnB）を除き、図
３に示すようなオープンソーストランジスタを備えるゲ
ート回路を使用するのが好ましい。すなわち、図３にお
いて、Ｑ10は負荷トランジスタ、Ｑ11はスイッチングト
ランジスタ、Ｑ12はオープンソースの出力トランジスタ
であり、このゲート回路は、論理０が入力されると、Ｑ
11オフ→Ｑ12オンとなって、論理１を出力する一方、論
理１が入力されると、Ｑ11オン→Ｑ12オフとなって、出
力をオープン状態とするものである。なお、図３（ｂ）
のダイオードＤ10は、Ｑ12のゲート電位をクランプして
次段（内部ゲート）に流れるゲート電流を抑えるための
ものである。
【００１４】図４は、上記以外の１つの試験バッファゲ
ート（ＢＩnB）に適用して好ましい回路図であり、図３
の構成との相違は、出力トランジスタＱ12のソースとＶ
SSの間に負荷トランジスタＱ13を設けた点にあり、言い
換えれば、出力トランジスタＱ12をオープンソース接続
としない点にある。このように、１つの試験バッファゲ
ート（ＢＩnB）を図４のように構成すると共に、他の試
験バッファゲート（ＢＩ1B，ＢＩ2B，……）を図３のよ
うに構成し、かつ、全ての試験バッファゲートの出力を
共通にして出力バッファゲートＢＯ S の入力に接続する
ことにより、ＬＳＩチップ２０のＩ／Ｏ領域２１に設け
られた多数の入力バッファゲートＢＩ1A，ＢＩ2A，…
…，ＢＩnAのそれぞれの出力をワイヤードＯＲ接続する
ことができる。
ート（ＢＩnB）に適用して好ましい回路図であり、図３
の構成との相違は、出力トランジスタＱ12のソースとＶ
SSの間に負荷トランジスタＱ13を設けた点にあり、言い
換えれば、出力トランジスタＱ12をオープンソース接続
としない点にある。このように、１つの試験バッファゲ
ート（ＢＩnB）を図４のように構成すると共に、他の試
験バッファゲート（ＢＩ1B，ＢＩ2B，……）を図３のよ
うに構成し、かつ、全ての試験バッファゲートの出力を
共通にして出力バッファゲートＢＯ S の入力に接続する
ことにより、ＬＳＩチップ２０のＩ／Ｏ領域２１に設け
られた多数の入力バッファゲートＢＩ1A，ＢＩ2A，…
…，ＢＩnAのそれぞれの出力をワイヤードＯＲ接続する
ことができる。
【００１５】したがって、着目入力を除く全ての入力に
論理０を与えたまま、着目入力の論理状態を変化させる
だけで、着目入力に対応した１つの入力バッファゲート
の遷移特性やしきい値特性等を出力ＯS で観測でき、同
時スイッチングの影響を排除しつつ、Ｉ／Ｏ領域内２１
の多数の入力バッファゲートの評価試験を効率的、かつ
容易に行うことができる。
論理０を与えたまま、着目入力の論理状態を変化させる
だけで、着目入力に対応した１つの入力バッファゲート
の遷移特性やしきい値特性等を出力ＯS で観測でき、同
時スイッチングの影響を排除しつつ、Ｉ／Ｏ領域内２１
の多数の入力バッファゲートの評価試験を効率的、かつ
容易に行うことができる。
【００１６】また、入力評価のための試験回路は、内部
領域２３の構成に拘らず、入力数と同数の試験バッファ
ゲートＢＩ1B，ＢＩ2B，……，ＢＩnB、１本の共通配線
２２、及び、１個の出力バッファゲートＢＯS だけでよ
く、シンプルに作ることができる。しかも、Ｉ／Ｏ領域
２１に全ての試験回路を収めるので、ＬＳＩの品種ごと
の共通化を図ることができる。
領域２３の構成に拘らず、入力数と同数の試験バッファ
ゲートＢＩ1B，ＢＩ2B，……，ＢＩnB、１本の共通配線
２２、及び、１個の出力バッファゲートＢＯS だけでよ
く、シンプルに作ることができる。しかも、Ｉ／Ｏ領域
２１に全ての試験回路を収めるので、ＬＳＩの品種ごと
の共通化を図ることができる。
【００１７】なお、試験バッファゲートの他の構成例と
しては、例えば図５（ａ）のようなオープンエミッタ接
続のバイポーラトランジスタを出力トランジスタＱ14と
して使用してもよい。この場合、任意の１つの試験バッ
ファゲートの構成を、図５（ｂ）に示すように、何れも
バイポーラトランジスタからなる出力トランジスタＱ 15
と定電流トランジスタＱ16とするのが望ましい。なお、
図５（ｂ）において、ＶCSは定電流のコントロール電圧
である。
しては、例えば図５（ａ）のようなオープンエミッタ接
続のバイポーラトランジスタを出力トランジスタＱ14と
して使用してもよい。この場合、任意の１つの試験バッ
ファゲートの構成を、図５（ｂ）に示すように、何れも
バイポーラトランジスタからなる出力トランジスタＱ 15
と定電流トランジスタＱ16とするのが望ましい。なお、
図５（ｂ）において、ＶCSは定電流のコントロール電圧
である。
【００１８】また、内部ゲートと同一構成のゲートを試
験バッファゲートの前段、すなわち入力バッファゲート
と試験バッファゲートの間に入れると、より正確な入力
評価試験を期待できるので好ましい。
験バッファゲートの前段、すなわち入力バッファゲート
と試験バッファゲートの間に入れると、より正確な入力
評価試験を期待できるので好ましい。
【００１９】
【発明の効果】本発明によれば、回路構成を複雑化する
ことなく、かつ内部領域を圧迫することなく、同時スイ
ッチングの影響を排除でき、入力評価試験の精度を向上
することができる。
ことなく、かつ内部領域を圧迫することなく、同時スイ
ッチングの影響を排除でき、入力評価試験の精度を向上
することができる。
【図１】一実施例の原理構成図である。
【図２】一実施例の具体的な構成図である。
【図３】一実施例の任意の１つを除く他の全ての試験バ
ッファゲートの回路図である。
ッファゲートの回路図である。
【図４】一実施例の任意の１つの試験バッファゲートの
回路図である。
回路図である。
【図５】一実施例の試験バッファゲートの他の回路図で
ある。
ある。
【図６】従来の入力評価試験の概念図である。
１２：Ｉ／Ｏ領域 １０、１１：入力バッファゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 8941−5Ｊ
Claims (1)
- 【請求項１】ＬＳＩチップのＩ／Ｏ領域に設けられた多
数の入力バッファゲートのそれぞれの出力を、 該Ｉ／Ｏ領域内でワイヤードＯＲ接続すると共に、 該ワイヤードＯＲの出力をチップ外に取り出すようにし
たことを特徴とする試験容易化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041679A JPH05243361A (ja) | 1992-02-27 | 1992-02-27 | 試験容易化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041679A JPH05243361A (ja) | 1992-02-27 | 1992-02-27 | 試験容易化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243361A true JPH05243361A (ja) | 1993-09-21 |
Family
ID=12615114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041679A Withdrawn JPH05243361A (ja) | 1992-02-27 | 1992-02-27 | 試験容易化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243361A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862298A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | 半導体集積回路および検査方法 |
| JPH08114653A (ja) * | 1994-10-14 | 1996-05-07 | Nec Corp | 入力レベル試験回路 |
-
1992
- 1992-02-27 JP JP4041679A patent/JPH05243361A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862298A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | 半導体集積回路および検査方法 |
| JPH08114653A (ja) * | 1994-10-14 | 1996-05-07 | Nec Corp | 入力レベル試験回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |