JPH0666896A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPH0666896A JPH0666896A JP4095742A JP9574292A JPH0666896A JP H0666896 A JPH0666896 A JP H0666896A JP 4095742 A JP4095742 A JP 4095742A JP 9574292 A JP9574292 A JP 9574292A JP H0666896 A JPH0666896 A JP H0666896A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- circuit
- circuits
- outputs
- output
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- Manipulation Of Pulses (AREA)
- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】多ピンの論理集積回路において、通常出力の遅
延時間をあまり変更せず、テスト時には同時動作を回避
する様にする。 【構成】論理集積回路の出力に、そのまま出力するの
と、遅延回路を通して出力するのを選択出来る選択回路
を複数個有し、その選択回路の選択信号は全て共有し、
論理集積回路の入力に直に接続されている。これによ
る、選択信号を使って、通常は遅延回路を通らず、テス
ト時には遅延回路を通る様に選択出来るので、この遅延
回路の遅延時間を適当な値にしておけば同時動作を気に
せず、容易にテストパターンを作成する事が出来る。
延時間をあまり変更せず、テスト時には同時動作を回避
する様にする。 【構成】論理集積回路の出力に、そのまま出力するの
と、遅延回路を通して出力するのを選択出来る選択回路
を複数個有し、その選択回路の選択信号は全て共有し、
論理集積回路の入力に直に接続されている。これによ
る、選択信号を使って、通常は遅延回路を通らず、テス
ト時には遅延回路を通る様に選択出来るので、この遅延
回路の遅延時間を適当な値にしておけば同時動作を気に
せず、容易にテストパターンを作成する事が出来る。
Description
【０００１】
【産業上の利用分野】本発明は、論理集積回路に関し、
特に多数の出力ピンを有する論理集積回路に関する。
特に多数の出力ピンを有する論理集積回路に関する。
【０００２】
【従来の技術】従来、この種の論理集積回路は図４に示
されているような構成となっていた。図４において集積
回路００７は入力バッファ００５と論理回路００６と出
力バッファ００４を有している。尚、０１０〜０１３は
入力端子、０２０〜０２３は出力端子である。
されているような構成となっていた。図４において集積
回路００７は入力バッファ００５と論理回路００６と出
力バッファ００４を有している。尚、０１０〜０１３は
入力端子、０２０〜０２３は出力端子である。
【０００３】かかる構成からなる従来の論理集積回路０
０７は、入力端子０１０〜０１３から信号が入力され、
論理回路００６を通り、出力端子０２０〜０２３へ出力
される。ここで、論理回路００６の出力が全て同相クロ
ックのフリップフロップの出力であった場合、出力端子
０２０〜０２３には図５の様な波形の出力を生じる。即
ち出力端子０２０〜０２３の出力は全てほぼ同じ時間に
状態遷移する。
０７は、入力端子０１０〜０１３から信号が入力され、
論理回路００６を通り、出力端子０２０〜０２３へ出力
される。ここで、論理回路００６の出力が全て同相クロ
ックのフリップフロップの出力であった場合、出力端子
０２０〜０２３には図５の様な波形の出力を生じる。即
ち出力端子０２０〜０２３の出力は全てほぼ同じ時間に
状態遷移する。
【０００４】
【発明が解決しようとする課題】上述した図４の論理集
積回路は出力バッファがただ論理集積回路の出力とし
て、外部に信号を出力するだけなので、論理回路が全て
同じタイミングで状態遷移すると、同時動作を起こす。
ここで、ＣＭＯＳやＢｉＣＭＯＳの集積回路の様に状態
遷移により電流が流れる場合、同時動作の数が多いとそ
の電流が多量に流れ、電源ノイズが大きくなってしま
い、誤動作の原因となってしまう。
積回路は出力バッファがただ論理集積回路の出力とし
て、外部に信号を出力するだけなので、論理回路が全て
同じタイミングで状態遷移すると、同時動作を起こす。
ここで、ＣＭＯＳやＢｉＣＭＯＳの集積回路の様に状態
遷移により電流が流れる場合、同時動作の数が多いとそ
の電流が多量に流れ、電源ノイズが大きくなってしま
い、誤動作の原因となってしまう。
【０００５】又、この電源ノイズを少なくするために補
助電源・ＧＮＤを追加しても、ゲトアレイの様に地下で
その本数が定まっていると、テスト時にはその補助電源
・ＧＮＤ分が加味されず、テストパターンで同時動作を
回避するようにしなければ成らず、そのテストパターン
の作成が困難になってしまうという欠点がある。
助電源・ＧＮＤを追加しても、ゲトアレイの様に地下で
その本数が定まっていると、テスト時にはその補助電源
・ＧＮＤ分が加味されず、テストパターンで同時動作を
回避するようにしなければ成らず、そのテストパターン
の作成が困難になってしまうという欠点がある。
【０００６】
【課題を解決するための手段】本発明の論理集積回路
は、論理回路と、この論理回路の複数の出力がそれぞれ
接続される複数の遅延回路と、前記論理回路の出力また
は対応する前記遅延回路の出力を選択して出力する複数
の選択回路と、前記遅延回路の一部のものは他のものと
遅延時間が異ることを特徴とする。
は、論理回路と、この論理回路の複数の出力がそれぞれ
接続される複数の遅延回路と、前記論理回路の出力また
は対応する前記遅延回路の出力を選択して出力する複数
の選択回路と、前記遅延回路の一部のものは他のものと
遅延時間が異ることを特徴とする。
【０００７】
【実施例】次に、本発明の実施例について図を用いて説
明する。
明する。
【０００８】図１は本発明による論理集積回路の一実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【０００９】図１において、論理集積回路００７は従来
のものと同様に入力端子０１０〜０１３は、複数の入力
バッファ００５を有し、論理回路００６の入力に接続さ
れている。それに加えて複数の選択回路００３を有し、
その入力は論理回路００６の出力と遅延回路００１・０
０２の出力が接続され、そのどちらかを選択するための
選択端子０１４も有している。そして、この選択回路０
０３はそれぞれ出力バッファ００４に接続され、その出
力は出力端子０２０〜０２３に接続される。遅延回路０
０１・００２の入力はそれぞれ論理回路００６の出力を
接続していて、その出力は前記したように選択回路００
３の一方に接続されている。
のものと同様に入力端子０１０〜０１３は、複数の入力
バッファ００５を有し、論理回路００６の入力に接続さ
れている。それに加えて複数の選択回路００３を有し、
その入力は論理回路００６の出力と遅延回路００１・０
０２の出力が接続され、そのどちらかを選択するための
選択端子０１４も有している。そして、この選択回路０
０３はそれぞれ出力バッファ００４に接続され、その出
力は出力端子０２０〜０２３に接続される。遅延回路０
０１・００２の入力はそれぞれ論理回路００６の出力を
接続していて、その出力は前記したように選択回路００
３の一方に接続されている。
【００１０】ここで遅延回路００１・００２の例を図２
を用いて説明する。遅延回路００１・００２は複数の反
転回路００８を偶数段有し、入力０１５から入ってきた
信号を論理を変更する事無く、ただ遅延時間だけを増や
して出力０２４に出力する。ここでは、遅延回路００１
と遅延回路００２の反転回路の段数は違うものとする。
を用いて説明する。遅延回路００１・００２は複数の反
転回路００８を偶数段有し、入力０１５から入ってきた
信号を論理を変更する事無く、ただ遅延時間だけを増や
して出力０２４に出力する。ここでは、遅延回路００１
と遅延回路００２の反転回路の段数は違うものとする。
【００１１】本実施例の動作を図３を用いて説明する。
即ち、論理回路００６の出力が全て同相のフリップフロ
ップの出力と成っている場合、選択端子０１４の信号で
論理回路の出力を選択すると、図５の従来技術の波形と
同じ様に全てほぼ同じ様な状態遷移で出力される。そこ
で選択端子０１４の信号を遅延回路００１・００２の出
力と選択した場合、出力端子０２０・０２１の信号は遅
延回路００１を通り出力され、又、出力端子０２２・０
２３の信号は遅延回路００２を通り出力される。
即ち、論理回路００６の出力が全て同相のフリップフロ
ップの出力と成っている場合、選択端子０１４の信号で
論理回路の出力を選択すると、図５の従来技術の波形と
同じ様に全てほぼ同じ様な状態遷移で出力される。そこ
で選択端子０１４の信号を遅延回路００１・００２の出
力と選択した場合、出力端子０２０・０２１の信号は遅
延回路００１を通り出力され、又、出力端子０２２・０
２３の信号は遅延回路００２を通り出力される。
【００１２】ここで、遅延回路００１と遅延回路００２
の反転回路の段数が違うために、その遅延回路００１・
００２を通る時間が違うため、出力端子０２０・０２１
と出力端子０２２・０２３の信号は図３の様に違う時間
に状態遷移する事になる。
の反転回路の段数が違うために、その遅延回路００１・
００２を通る時間が違うため、出力端子０２０・０２１
と出力端子０２２・０２３の信号は図３の様に違う時間
に状態遷移する事になる。
【００１３】
【発明の効果】以上説明したように本発明は、出力を論
理回路の出力をそのまま出力するか、遅延回路を通して
出力するか選択できるため、通常使用するときはそれほ
ど遅延時間を変えずに、テスト時には同時動作を防ぐ事
が出来、テストパターンが容易に作成できるという効果
がある。
理回路の出力をそのまま出力するか、遅延回路を通して
出力するか選択できるため、通常使用するときはそれほ
ど遅延時間を変えずに、テスト時には同時動作を防ぐ事
が出来、テストパターンが容易に作成できるという効果
がある。
【図１】本発明の一実施例のブロック図である。
【図２】図１中の遅延回路００１・００２の例を示す図
である。
である。
【図３】図１中の出力端子０２０〜０２３における遅延
回路００１・００２通した出力の波形を示す図である。
回路００１・００２通した出力の波形を示す図である。
【図４】従来の論理集積回路のブロック図である。
【図５】図４中の出力端子０２０〜０２３における出力
波形を示す図である。
波形を示す図である。
００１・００２ 遅延回路 ００３ 選択回路 ００４ 出力バッファ ００５ 入力バッファ ００６ 論理回路 ００７ 論理集積回路 ００８ 反転回路 ０１０〜０１３ 入力端子 ０１４ 選択端子 ０１５ 入力 ０２０〜０２３ 出力端子 ０２４ 出力
Claims (1)
- 【請求項１】 論理回路と、この論理回路の複数の出力
がそれぞれ接続される複数の遅延回路と、前記論理回路
の出力または対応する前記遅延回路の出力を選択して出
力する複数の選択回路と、前記遅延回路の一部のものは
他のものと遅延時間が異ることを特徴とする論理集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095742A JPH0666896A (ja) | 1992-04-16 | 1992-04-16 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095742A JPH0666896A (ja) | 1992-04-16 | 1992-04-16 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0666896A true JPH0666896A (ja) | 1994-03-11 |
Family
ID=14145948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095742A Withdrawn JPH0666896A (ja) | 1992-04-16 | 1992-04-16 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666896A (ja) |
-
1992
- 1992-04-16 JP JP4095742A patent/JPH0666896A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |