JP3036476B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3036476B2 JP3036476B2 JP9215929A JP21592997A JP3036476B2 JP 3036476 B2 JP3036476 B2 JP 3036476B2 JP 9215929 A JP9215929 A JP 9215929A JP 21592997 A JP21592997 A JP 21592997A JP 3036476 B2 JP3036476 B2 JP 3036476B2
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- output
- data
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- semiconductor integrated
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Description
【０００１】
【発明の属する技術分野】本発明は、複数ビットを持つ
半導体集積回路装置に関し、特に、出力ノイズの影響を
少なくした半導体集積回路装置に関する。
半導体集積回路装置に関し、特に、出力ノイズの影響を
少なくした半導体集積回路装置に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置においては、
Ｉ／Ｏ出力（外部端子からの出力）の際、内部からの正
規データがそのまま読み出され、各Ｉ／Ｏのうちそれぞ
れ“０”又は“１”のデータが出力される。この時、場
合によっては、全Ｉ／Ｏから同じデータが出力されるこ
とがあり、そのデータが次の読み出しですべて反転され
ることもあり得る。
Ｉ／Ｏ出力（外部端子からの出力）の際、内部からの正
規データがそのまま読み出され、各Ｉ／Ｏのうちそれぞ
れ“０”又は“１”のデータが出力される。この時、場
合によっては、全Ｉ／Ｏから同じデータが出力されるこ
とがあり、そのデータが次の読み出しですべて反転され
ることもあり得る。
【０００３】
【発明が解決しようとする課題】このように、Ｉ／Ｏ出
力の際、全てのＩ／Ｏでデータが“０”から“１”、又
は“１”から“０”に反転する場合、電源やＧＮＤの揺
れが大きくなり、その結果、出力ノイズの影響で読み出
し時に誤動作を起こす可能性がある。
力の際、全てのＩ／Ｏでデータが“０”から“１”、又
は“１”から“０”に反転する場合、電源やＧＮＤの揺
れが大きくなり、その結果、出力ノイズの影響で読み出
し時に誤動作を起こす可能性がある。
【０００４】したがって、本発明の半導体集積回路装置
はこのような問題点に鑑みてなされたものであって、そ
の目的は、出力ノイズの影響を低減する半導体集積回路
装置を提供することにある。
はこのような問題点に鑑みてなされたものであって、そ
の目的は、出力ノイズの影響を低減する半導体集積回路
装置を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
本発明の半導体集積回路装置は、複数ビットを持ち、Ｉ
／Ｏ出力の際、論理的に“０”又は“１”のデータを出
す半導体集積回路装置において、出力の正規データを出
す前に各Ｉ／Ｏで交互に“０”、“１”のデータを論理
的に出すものである。
本発明の半導体集積回路装置は、複数ビットを持ち、Ｉ
／Ｏ出力の際、論理的に“０”又は“１”のデータを出
す半導体集積回路装置において、出力の正規データを出
す前に各Ｉ／Ｏで交互に“０”、“１”のデータを論理
的に出すものである。
【０００６】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。Ｉ／Ｏ出力の際、通常は“０”又は“１”
の内部正規データが各Ｉ／Ｏからそのまま出力される。
この場合、例えば全Ｉ／Ｏから同じデータが出力され、
また、次の読み出しではそれが全て反転され、全Ｉ／Ｏ
から前とは逆のデータが出力されるとする。このよう
に、全Ｉ／Ｏで出力データが反転するような場合、電源
やＧＮＤの揺れが最も大きくなり、これによる出力ノイ
ズの影響も大きくなってしまう。そこで、本発明では、
全Ｉ／Ｏで出力データが同時に反転することのないよ
う、Ｉ／Ｏからデータを出力した後、次のデータを出力
する前に、必ず、各Ｉ／Ｏで交互に“０” 又は“１”
のデータを出すようにする。“０”又は“１”のデータ
を交互に出力させるのは、電源、ＧＮＤの揺れを互いに
打ち消しやすくするためである。
に説明する。Ｉ／Ｏ出力の際、通常は“０”又は“１”
の内部正規データが各Ｉ／Ｏからそのまま出力される。
この場合、例えば全Ｉ／Ｏから同じデータが出力され、
また、次の読み出しではそれが全て反転され、全Ｉ／Ｏ
から前とは逆のデータが出力されるとする。このよう
に、全Ｉ／Ｏで出力データが反転するような場合、電源
やＧＮＤの揺れが最も大きくなり、これによる出力ノイ
ズの影響も大きくなってしまう。そこで、本発明では、
全Ｉ／Ｏで出力データが同時に反転することのないよ
う、Ｉ／Ｏからデータを出力した後、次のデータを出力
する前に、必ず、各Ｉ／Ｏで交互に“０” 又は“１”
のデータを出すようにする。“０”又は“１”のデータ
を交互に出力させるのは、電源、ＧＮＤの揺れを互いに
打ち消しやすくするためである。
【０００７】本発明の実施の形態においては、出力バッ
ファ回路を各Ｉ／Ｏに２つずつ備え、一方の出力バッフ
ァ回路（図１の１００）からは正規データを、他の出力
バッファ回路（図１の２００）からは奇数Ｉ／Ｏで
“１”、偶数Ｉ／Ｏで“０”のデータを出力するように
し、内部パルス（図１のＱ）により、このどちらかの出
力バッファ回路が選択される。
ファ回路を各Ｉ／Ｏに２つずつ備え、一方の出力バッフ
ァ回路（図１の１００）からは正規データを、他の出力
バッファ回路（図１の２００）からは奇数Ｉ／Ｏで
“１”、偶数Ｉ／Ｏで“０”のデータを出力するように
し、内部パルス（図１のＱ）により、このどちらかの出
力バッファ回路が選択される。
【０００８】このため、読み出しデータ更新時に、２度
の出力変化点が生じるが、全Ｉ／Ｏが同時に“０”から
“１”（又は“１”から“０”）に変化するという、消
費電流の時間変化（ｄｉ／ｄｔ）が最大になる組み合わ
せがなくなる。
の出力変化点が生じるが、全Ｉ／Ｏが同時に“０”から
“１”（又は“１”から“０”）に変化するという、消
費電流の時間変化（ｄｉ／ｄｔ）が最大になる組み合わ
せがなくなる。
【０００９】例えば全Ｉ／Ｏの出力が反転する場合は、
必ずその半数が“０”から“１”、残りの半数が“１”
から“０”に変化することになり、出力ノイズの発生は
大幅に削減される。
必ずその半数が“０”から“１”、残りの半数が“１”
から“０”に変化することになり、出力ノイズの発生は
大幅に削減される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の一実施例の回路構
成を示す図である。図１を参照すると、本発明の一実施
例は、通常の出力バッファ回路１００と、この出力バッ
ファ回路１００に並列にもう一つの出力バッファ回路
（「疑似出力バッファ回路」という）２００を配置した
ものであり、信号Ｑにより、いずれか一方の出力バッフ
ァ回路が選択される。
て以下に説明する。図１は、本発明の一実施例の回路構
成を示す図である。図１を参照すると、本発明の一実施
例は、通常の出力バッファ回路１００と、この出力バッ
ファ回路１００に並列にもう一つの出力バッファ回路
（「疑似出力バッファ回路」という）２００を配置した
ものであり、信号Ｑにより、いずれか一方の出力バッフ
ァ回路が選択される。
【００１１】出力バッファ回路１００は、ＰＭＯＳトラ
ンジスタ８とＮＭＯＳトランジスタ１０からなるプッシ
ュプル構成の出力段トランジスタと、ＷＲＢ信号、出力
イネーブル信号ＯＥのインバータ１による反転信号、及
び信号Ｑのインバータ２による反転信号を入力としこれ
らの否定論理積をＰＭＯＳトランジスタ８のゲート端子
に出力するＮＡＮＤ回路４と、ＷＲＢ信号、出力イネー
ブル信号ＯＥ、及び信号Ｑを入力としこれらの否定論理
和をＮＭＯＳトランジスタ１０のゲート端子に出力する
ＮＯＲ回路６と、を備えている。また疑似出力バッファ
回路２００は、ＰＭＯＳトランジスタ９とＮＭＯＳトラ
ンジスタ１１からなるプッシュプル構成の出力段トラン
ジスタと、固定電位（奇数Ｉ／Ｏの場合電源電位、偶数
Ｉ／Ｏの場合グランド電位）、出力イネーブル信号ＯＥ
のインバータ１による反転信号、及び信号Ｑを入力とし
これらの否定論理積をＰＭＯＳトランジスタ９のゲート
端子に出力するＮＡＮＤ回路５と、固定電位（奇数Ｉ／
Ｏの場合電源電位、偶数Ｉ／Ｏの場合グランド電位）、
出力イネーブル信号ＯＥ、及び信号Ｑのインバータ３に
よる反転信号を入力としこれらの否定論理和をＮＭＯＳ
トランジスタ１１のゲート端子に出力するＮＯＲ回路７
と、を備えている。
ンジスタ８とＮＭＯＳトランジスタ１０からなるプッシ
ュプル構成の出力段トランジスタと、ＷＲＢ信号、出力
イネーブル信号ＯＥのインバータ１による反転信号、及
び信号Ｑのインバータ２による反転信号を入力としこれ
らの否定論理積をＰＭＯＳトランジスタ８のゲート端子
に出力するＮＡＮＤ回路４と、ＷＲＢ信号、出力イネー
ブル信号ＯＥ、及び信号Ｑを入力としこれらの否定論理
和をＮＭＯＳトランジスタ１０のゲート端子に出力する
ＮＯＲ回路６と、を備えている。また疑似出力バッファ
回路２００は、ＰＭＯＳトランジスタ９とＮＭＯＳトラ
ンジスタ１１からなるプッシュプル構成の出力段トラン
ジスタと、固定電位（奇数Ｉ／Ｏの場合電源電位、偶数
Ｉ／Ｏの場合グランド電位）、出力イネーブル信号ＯＥ
のインバータ１による反転信号、及び信号Ｑを入力とし
これらの否定論理積をＰＭＯＳトランジスタ９のゲート
端子に出力するＮＡＮＤ回路５と、固定電位（奇数Ｉ／
Ｏの場合電源電位、偶数Ｉ／Ｏの場合グランド電位）、
出力イネーブル信号ＯＥ、及び信号Ｑのインバータ３に
よる反転信号を入力としこれらの否定論理和をＮＭＯＳ
トランジスタ１１のゲート端子に出力するＮＯＲ回路７
と、を備えている。
【００１２】出力バッファ回路１００では、正規データ
であるＷＲＢの信号が入力されるが、疑似出力バッファ
回路２００では、奇数Ｉ／Ｏの場合、電源に、偶数Ｉ／
Ｏの場合、ＧＮＤにそれぞれ固定されている。
であるＷＲＢの信号が入力されるが、疑似出力バッファ
回路２００では、奇数Ｉ／Ｏの場合、電源に、偶数Ｉ／
Ｏの場合、ＧＮＤにそれぞれ固定されている。
【００１３】出力状態の場合（出力イネーブル信号ＯＥ
がＬｏｗレベル）、信号ＱがＨｉｇｈとなり、疑似出力
バッファ回路２００が選択されると、奇数Ｉ／Ｏでは
“１”のデータが、偶数Ｉ／Ｏでは“０”のデータが出
力される。
がＬｏｗレベル）、信号ＱがＨｉｇｈとなり、疑似出力
バッファ回路２００が選択されると、奇数Ｉ／Ｏでは
“１”のデータが、偶数Ｉ／Ｏでは“０”のデータが出
力される。
【００１４】図２に、本発明の一実施例において入出力
信号の変化を示すタイミングチャートを示す。信号Ｑは
内部パルス信号であり、通常の正規データが出力される
前に適当なパルスを入れるようにする。
信号の変化を示すタイミングチャートを示す。信号Ｑは
内部パルス信号であり、通常の正規データが出力される
前に適当なパルスを入れるようにする。
【００１５】この信号ＱがＬｏｗの時は、出力バッファ
回路１００が選択され、各Ｉ／Ｏから読み出しの正規デ
ータが出力される。すなわち、信号ＱがＬｏｗの時、疑
似出力バッファ回路２００において、ＮＡＮＤ回路５の
出力はＨｉｇｈ、ＮＯＲ回路６の出力はＬｏｗとなりＰ
ＭＯＳトランジスタ９及びＮＭＯＳトランジスタ１１は
オフ状態となり疑似出力バッファ回路２００の出力はハ
イインピーダンス状態となり、一方、出力バッファ回路
１００においては、出力イネーブル信号ＯＥがＬｏｗの
時、ＮＡＮＤ回路４はＷＲＢ信号の反転信号、ＮＯＲ回
路６はＷＲＢ信号の反転信号を出力し、ＷＲＢが“１”
の時、ＰＭＯＳトランジスタ８がオンして出力端子（Ｏ
ＵＴ１／２）にはＨｉｇｈ、ＷＲＢが“０”の時、ＮＭ
ＯＳトランジスタ８がオンして出力端子にはＬｏｗが出
力される。
回路１００が選択され、各Ｉ／Ｏから読み出しの正規デ
ータが出力される。すなわち、信号ＱがＬｏｗの時、疑
似出力バッファ回路２００において、ＮＡＮＤ回路５の
出力はＨｉｇｈ、ＮＯＲ回路６の出力はＬｏｗとなりＰ
ＭＯＳトランジスタ９及びＮＭＯＳトランジスタ１１は
オフ状態となり疑似出力バッファ回路２００の出力はハ
イインピーダンス状態となり、一方、出力バッファ回路
１００においては、出力イネーブル信号ＯＥがＬｏｗの
時、ＮＡＮＤ回路４はＷＲＢ信号の反転信号、ＮＯＲ回
路６はＷＲＢ信号の反転信号を出力し、ＷＲＢが“１”
の時、ＰＭＯＳトランジスタ８がオンして出力端子（Ｏ
ＵＴ１／２）にはＨｉｇｈ、ＷＲＢが“０”の時、ＮＭ
ＯＳトランジスタ８がオンして出力端子にはＬｏｗが出
力される。
【００１６】一方、信号ＱがＨｉｇｈの時は、疑似出力
バッファ回路２００が選択され、前サイクルの出力デー
タに関係なく、奇数Ｉ／Ｏからは“１”のデータ、偶数
Ｉ／Ｏからは“０”のデータがそれぞれ出力される。こ
の出力波形を示したのが、ＯＵＴ１、ＯＵＴ２であり、
ＯＵＴ１が奇数Ｉ／Ｏの場合、ＯＵＴ２が偶数Ｉ／Ｏの
場合の波形である。
バッファ回路２００が選択され、前サイクルの出力デー
タに関係なく、奇数Ｉ／Ｏからは“１”のデータ、偶数
Ｉ／Ｏからは“０”のデータがそれぞれ出力される。こ
の出力波形を示したのが、ＯＵＴ１、ＯＵＴ２であり、
ＯＵＴ１が奇数Ｉ／Ｏの場合、ＯＵＴ２が偶数Ｉ／Ｏの
場合の波形である。
【００１７】このように、出力の際、正規データを出す
前に各Ｉ／Ｏで交互に“０”又は“１”のデータを出力
することにより、出力データが各Ｉ／Ｏで同じように変
化する確率を少なくし、出力ノイズを小さくすることが
できる。
前に各Ｉ／Ｏで交互に“０”又は“１”のデータを出力
することにより、出力データが各Ｉ／Ｏで同じように変
化する確率を少なくし、出力ノイズを小さくすることが
できる。
【００１８】図３に、本発明の発明の第２の実施例の回
路構成を示す。図３において、１０１は奇数Ｉ／Ｏの出
力バッファ回路、２０１は偶数Ｉ／Ｏの出力バッファ回
路である。この実施例においても、タイミング的には、
図２に示すようなものとなり、信号Ｑにより出力データ
を制御している。信号ＱがＬｏｗの時は、各Ｉ／Ｏごと
に、ＷＲＢからくる読み出しの正規データが出力され、
信号ＱがＨｉｇｈの時は、奇数Ｉ／Ｏで“１”のデータ
が、偶数Ｉ／Ｏで“０”のデータがそれぞれ出力され
る。
路構成を示す。図３において、１０１は奇数Ｉ／Ｏの出
力バッファ回路、２０１は偶数Ｉ／Ｏの出力バッファ回
路である。この実施例においても、タイミング的には、
図２に示すようなものとなり、信号Ｑにより出力データ
を制御している。信号ＱがＬｏｗの時は、各Ｉ／Ｏごと
に、ＷＲＢからくる読み出しの正規データが出力され、
信号ＱがＨｉｇｈの時は、奇数Ｉ／Ｏで“１”のデータ
が、偶数Ｉ／Ｏで“０”のデータがそれぞれ出力され
る。
【００１９】奇数Ｉ／Ｏの出力バッファ回路１０１は、
ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２５
からなり信号ＱがＬｏｗの時オンしてＷＲＢ信号を伝達
するトランスファゲートと、信号Ｑのインバータ１２に
よる反転信号をゲート入力としソースを電源に接続しド
レインをトランスファゲートの出力と共通接続したＰＭ
ＯＳトランジスタ２１と、出力イネーブル信号ＯＥのイ
ンバータ１３による反転信号と上記トランスファゲート
及びＰＭＯＳトランジスタ２１の接続点を入力とするＮ
ＡＮＤ回路１６と、出力イネーブル信号ＯＥと上記トラ
ンスファゲート及びＰＭＯＳトランジスタ２１の接続点
を入力とするＮＯＲ回路１８と、ＮＡＮＤ回路１６、Ｎ
ＯＲ回路１８の出力をそれぞれゲート入力とするＰＭＯ
Ｓトランジスタ２２、ＮＭＯＳトランジスタ２６からな
る出力段トランジスタより構成されている。
ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２５
からなり信号ＱがＬｏｗの時オンしてＷＲＢ信号を伝達
するトランスファゲートと、信号Ｑのインバータ１２に
よる反転信号をゲート入力としソースを電源に接続しド
レインをトランスファゲートの出力と共通接続したＰＭ
ＯＳトランジスタ２１と、出力イネーブル信号ＯＥのイ
ンバータ１３による反転信号と上記トランスファゲート
及びＰＭＯＳトランジスタ２１の接続点を入力とするＮ
ＡＮＤ回路１６と、出力イネーブル信号ＯＥと上記トラ
ンスファゲート及びＰＭＯＳトランジスタ２１の接続点
を入力とするＮＯＲ回路１８と、ＮＡＮＤ回路１６、Ｎ
ＯＲ回路１８の出力をそれぞれゲート入力とするＰＭＯ
Ｓトランジスタ２２、ＮＭＯＳトランジスタ２６からな
る出力段トランジスタより構成されている。
【００２０】また偶数Ｉ／Ｏの出力バッファ回路２０１
は、ＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ
２７からなり信号ＱがＬｏｗの時オンしてＷＲＢ信号を
伝達するトランスファゲートと、信号Ｑをゲート入力と
しソースをグランドに接続しドレインをトランスファゲ
ートの出力と共通接続したＮＭＯＳトランジスタ２８
と、出力イネーブル信号ＯＥのインバータ１５による反
転信号と上記トランスファゲート及びＮＭＯＳトランジ
スタ２８の接続点を入力とするＮＡＮＤ回路１７と、出
力イネーブル信号ＯＥと上記トランスファゲート及びＮ
ＭＯＳトランジスタ２８の接続点を入力とするＮＯＲ回
路１９と、ＮＡＮＤ回路１７、ＮＯＲ回路１９の出力を
それぞれゲート入力とするＰＭＯＳトランジスタ２４、
ＮＭＯＳトランジスタ２９からなる出力段トランジスタ
より構成されている。
は、ＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ
２７からなり信号ＱがＬｏｗの時オンしてＷＲＢ信号を
伝達するトランスファゲートと、信号Ｑをゲート入力と
しソースをグランドに接続しドレインをトランスファゲ
ートの出力と共通接続したＮＭＯＳトランジスタ２８
と、出力イネーブル信号ＯＥのインバータ１５による反
転信号と上記トランスファゲート及びＮＭＯＳトランジ
スタ２８の接続点を入力とするＮＡＮＤ回路１７と、出
力イネーブル信号ＯＥと上記トランスファゲート及びＮ
ＭＯＳトランジスタ２８の接続点を入力とするＮＯＲ回
路１９と、ＮＡＮＤ回路１７、ＮＯＲ回路１９の出力を
それぞれゲート入力とするＰＭＯＳトランジスタ２４、
ＮＭＯＳトランジスタ２９からなる出力段トランジスタ
より構成されている。
【００２１】本実施例は、前記第１の実施例に比べる
と、出力バッファ回路が各Ｉ／Ｏに一つでよいので、面
積的にかなり小さくなる。
と、出力バッファ回路が各Ｉ／Ｏに一つでよいので、面
積的にかなり小さくなる。
【００２２】
【発明の効果】以上説明したように本発明によれば、複
数ビットを持つ半導体集積回路装置の出力時において、
出力データが各Ｉ／Ｏで同じように変化する確率を少な
くすることができるようにしたことにより、出力ノイズ
を低減し、その結果誤動作の発生を回避することができ
る、という効果を奏する。
数ビットを持つ半導体集積回路装置の出力時において、
出力データが各Ｉ／Ｏで同じように変化する確率を少な
くすることができるようにしたことにより、出力ノイズ
を低減し、その結果誤動作の発生を回避することができ
る、という効果を奏する。
【図１】本発明の第１の実施例の回路構成を示す図であ
る。
る。
【図２】本発明の実施例の動作を説明するタイミングチ
ャートである。
ャートである。
【図３】本発明の第２の実施例の回路構成を示す図であ
る。
る。
【符号の説明】 １〜３、１２〜１５ インバータ ４、５、１６、１７ ＮＡＮＤ ６、７、１８、１９ ＮＯＲ ８、９、２０〜２４ ＰＭＯＳトランジスタ １０、１１、２５〜２９ ＮＭＯＳトランジスタ
Claims (3)
- 【請求項１】複数ビットを持ち、Ｉ／Ｏ出力の際、論理
的に“０”又は“１”のデータを出す半導体集積回路装
置において、 データ出力に際して、正規データを出力する前に、各Ｉ
／Ｏで交互に“０”又は“１”のデータを出力するよう
にしたことを特徴とする半導体集積回路装置。 - 【請求項２】複数のデータ出力端子を備えた半導体集積
回路装置において、 前記出力端子にデータを出力する出力バッファ回路が、
制御信号の値により内部回路からの正規データまたは固
定論理レベルを出力バッファに伝達制御する手段を備
え、 奇数番目の出力端子については前記固定論理レベルが第
１の固定論理レベル、偶数番目の出力端子については前
記固定論理レベルが前記第１の固定論理レベルと相補の
第２の固定論理レベルに設定され、 データ出力の際、前記出力バッファ回路は、正規データ
を出力する前に、前記固定論理レベルを出力し、つづい
て正規データを出力するようにしたことを特徴とする半
導体集積回路装置。 - 【請求項３】複数のデータ出力端子を備えた半導体集積
回路装置において、 一つの出力端子に対して第１、第２の出力バッファ回路
を二つ並設し、 前記第１の出力バッファ回路には内部回路からの正規デ
ータが入力され、 前記第２の出力バッファ回路には、奇数番目の出力端子
については第１の固定論理レベル、偶数番目の出力端子
については前記第１の固定論理レベルと相補の第２の固
定論理レベルが入力され、 前記第１、第２の出力バッファ回路の出力が前記一つの
出力端子に共通接続し、選択制御信号により前記第１、
第２の出力バッファ回路のいずれか一方が選択され、非
選択の出力バッファ回路の出力はオフ状態とされ、 データ出力の際、前記第１の出力バッファ回路から正規
データを出力する前に、各データ出力端子から“０”又
は“１”のデータを出力するようにしたことを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9215929A JP3036476B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9215929A JP3036476B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1146135A JPH1146135A (ja) | 1999-02-16 |
| JP3036476B2 true JP3036476B2 (ja) | 2000-04-24 |
Family
ID=16680607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9215929A Expired - Lifetime JP3036476B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036476B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100684896B1 (ko) | 2005-04-20 | 2007-02-20 | 삼성전자주식회사 | 반도체 메모리 장치의 출력버퍼회로 |
-
1997
- 1997-07-25 JP JP9215929A patent/JP3036476B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1146135A (ja) | 1999-02-16 |
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