KR19990081109A - 위상 분리기 - Google Patents
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Abstract
동위상의 클럭신호(clk)와 반전위상의 클럭신호(clk_b)와의 출력 타이밍을 일치시켜 타이밍 미스매치로 인한 타이밍손실을 방지하는데 적당한 위상 분리기를 제공하기 위한 것으로 입력신호에 대해 동위상의 신호와 반전위상의 신호를 출력하는 신호의 위상 분리기에 있어서, 직렬연결되어 상기 입력신호 및 상기 입력신호를 반전시키는 인버터의 출력신호에 의해 상기 입력신호에 대해 반대위상을 갖는 신호를 선택적으로 출력하는 제 1, 제 2 트랜스미션 게이트와, 직렬연결되어 상기 입력신호 및 상기 인버터의 출력신호에 의해 상기 입력신호에 대해 동위상의 신호를 선택적으로 출력하는 제 3, 제 4 트랜스미션 게이트를 포함하여 구성되는 것을 특징으로 한다.
Description
본 발명은 반도체장치에 관한 것으로 특히, 입력되는 클럭신호(clk)에 대해 동일한 위상을 갖는 클럭신호(clk)와 반전위상을 갖는 클럭신호(clk_b)를 동시에 출력하는 위상 분리기에 관한 것이다.
일반적으로 클럭신호는 시스템의 구동신호로 사용되는데, 보다 빠른 시스템의 구동을 위해서는 클럭신호의 주기가 작아야 한다.
하지만 클럭신호의 주기를 작게 하는 것은 한계가 있으므로 입력되는 클럭신호(clk_in)에 대해 두 개의 클럭신호 즉, 입력되는 클럭신호(clk)에 대해 동위상의 클럭신호(clk)와 반전위상의 클럭신호(clk_b)신호를 만들어 동시에 인가하는 방법이 있다.
이하, 종래기술에 따른 위상 분리기를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래기술에 따른 위상 분리기의 구성도이다.
도 1에 도시한 바와 같이, 입력신호의 위상을 반전시켜 출력하는 제 1 인버터(11)와, 제 1 인버터(11)의 출력을 반전시켜 최종적으로 입력신호와 동위상의 클럭신호를 출력하는 제 2 인버터(12)와, 상기 입력신호의 위상을 반전시켜 출력하는 제 3 인버터(13)와, 상기 제 3 인버터(13)의 출력을 반전시키는 제 4 인버터(14), 그리고 제 4 인버터(14)의 출력을 반전시켜 최종적으로 입력신호의 위상과 반대의 클럭신호를 출력하는 제 5 인버터(15)로 구성된다.
여기서, 각 인버터는 피모스(PMOS)트랜지스터와 앤모스(NMOS)트랜지스터로 구성된다.
이와 같이 구성된 종래 위상 분리기의 동작설명을 타이밍도를 참조하여 설명하면 다음과 같다.
도 2는 종래 위상 분리기에 따른 동작타이밍도로써, 먼저, 입력되는 클럭신호(clk_in)에 대해 동위상의 클럭신호(clk)가 출력되기 까지는 td1만큼의 딜레이가 발생한다.
즉, 입력되는 클럭신호(clk_in)는 제 1 인버터(11)에 의해 위상이 반전되고, 제 2 인버터(12)에 의해 재반전된다.
따라서, 제 2 인버터(12)에서 출력되는 신호는 입력되는 클럭신호와 동위상을 갖지만 제 1, 제 2 인버터(11,12)에 의해 td1만큼의 딜레이가 발생한다.
한편, 입력되는 클럭신호(clk_in)에 대해 위상이 반전된 클럭신호(clk_b)가 출력되기 까지는 td2만큼의 딜레이가 발생한다.
즉, 입력되는 클럭신호(clk_in)는 제 3 인버터(13)에 의해 위상이 반전되고, 제 4 인버터(14)에 의해 재반전된다. 그리고 제 5 인버터(15)를 거치면서 또다시 위상이 반전된다.
결국, 입력되는 클럭신호(clk_in)에 대해 td2만큼의 딜레이 시간을 갖고 위상이 반전된 클럭신호(clk_b)가 출력된다.
이와 같이 종래 위상 분리기는 인버터를 이용하여 입력되는 클럭신호와 동일한 위상을 갖는 클럭신호(clk)와, 반전위상을 갖는 클럭신호(clk_b)를 출력하게 된다.
그러나 상기와 같은 종래 위상 분리기는 다음과 같은 문제점이 있었다.
두 개의 클럭신호 즉, clk와 clk_b는 td2만큼의 타이밍 미스매치(mismatch)가 존재하게 된다.
만일, 타이밍 미스매치를 고려하여 인버터를 구성하고 있는 트랜지스터의 사이즈를 조절하더라도 공정상의 변이나, 전압 및 온도 등의 변이에 의해 타이밍 미스매치는 존재하게 된다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로써, 동위상의 클럭신호(clk)와 반전위상의 클럭신호(clk_b)와의 출력 타이밍을 일치시켜 타이밍 미스매치로 인한 타이밍손실을 방지하고, 인버터 대신에 트랜스미션 게이트를 사용하여 공정상의 변이 및 전압, 온도 등에 의한 변이에 둔감한 위상 분리기를 제공하는데 그 목적이 있다.
도 1은 종래 위상 분리기의 구성도
도 2는 종래 위상 분리기의 동작파형도
도 3은 본 발명의 제 1 실시예에 따른 위상 분리기의 구성도
도 4는 본 발명의 제 1 실시예에 따른 동작파형도
도 5는 본 발명의 제 2 실시예에 따른 위상 분리기의 구성도
도 6은 본 발명의 제 3 실시예에 따른 위상 분리기의 구성도
도 7은 본 발명의 제 3 실시예에 따른 동작 파형도
도면의 주요부분에 대한 부호의 설명
31 : 제 1 트랜스미션 게이트 32 : 제 2 트랜스미션 게이트
33 : 제 3 트랜스미션 게이트 34 : 제 4 트랜스미션 게이트
35 : 제 5 트랜스미션 게이트 41 : 인버터
상기의 목적을 달성하기 위한 본 발명의 위상 분리기는 입력신호에 대해 동위상의 신호와 반전위상의 신호를 출력하는 신호의 위상 분리기에 있어서, 직렬연결되어 상기 입력신호 및 상기 입력신호를 반전시키는 인버터의 출력신호에 의해 상기 입력신호에 대해 반대위상을 갖는 신호를 선택적으로 출력하는 제 1, 제 2 트랜스미션 게이트와, 직렬연결되어 상기 입력신호 및 상기 인버터의 출력신호에 의해 상기 입력신호에 대해 동위상의 신호를 선택적으로 출력하는 제 3, 제 4 트랜스미션 게이트를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명의 위상 분리기를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 일실시예에 따른 위상분리기의 구성도이다.
본 발명의 일실시예에 따른 위상분리기는 4개의 트랜스미션(transmission)게이트(31,32,33,34)와 1개의 인버터(41)로 구성된다.
각각의 트랜스미션 게이트(31,32,33,34)는 피모스 트랜지스터와 앤모스 트랜지스터가 마주보도록 구성한 것으로써, 제 1 트랜스미션 게이트(31)의 피모스 컨트롤단자와 제 2 트랜스미션 게이트(32)의 앤모스 컨트롤단자에는 입력 클럭신호(clk_in)가 인가된다.
그리고 제 1 트랜스미션 게이트(31)의 앤모스 컨트롤단자와 제 2 트랜스미션 게이트(32)의 피모스 컨트롤단자에는 상기 입력 클럭신호(clk_in)의 반전신호가 인가된다.
여기서, 제 2 트랜스미션 게이트(32)의 피모스 컨트롤단자에 인가되는 신호는 상기 인버터(41)에 의해 반전된다.
이어, 상기 제 3 트랜스미션 게이트(33)의 앤모스 컨트롤단자와 제 4 트랜스미션 게이트(34)의 피모스 컨트롤단자에는 상기 입력 클럭신호(clk_in)가 인가된다.
상기 제 3 트랜스미션 게이트(33)의 피모스 컨트롤단자와 제 4 트랜스미션 게이트(34)의 앤모스 컨트롤단자에는 상기 입력 클럭신호의 반전신호가 인가된다.
이때, 입력 클럭신호에 대해 동위상의 클럭신호(clk)는 제 3 트랜스미션 게이트(33)와 제 4 트랜스미션 게이트(34)의 온/오프에 의해 선택적으로 출력되고, 반전위상의 클럭신호(clk_b)는 상기 제 1 트랜스미션 게이트(31)와 제 2 트랜스미션 게이트(32)의 온/오프에 의해 선택적으로 출력된다.
상기 제 1, 제 3 트랜스미션 게이트(31.33)의 입력단에는 전원전압단이 연결되고, 상기 제 2, 제 4 트랜스미션 게이트(32,34)의 입력단에는 접지전압단이 연결된다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 위상 분리기의 동작을 도 3 내지 도 4를 참조하여 설명하기로 한다.
도 4는 본 발명의 제 1 실시예에 따른 위상 분리기의 동작타이밍도이다.
입력되는 클럭신호(clk_in)를 받아 동위상의 클럭신호(clk)와 반전위상을 갖는 클럭신호(clk_b)를 출력함에 있어서, 입력되는 클럭신호(clk_in)가 로우(low)레벨에서 하이(high)레벨로 트리거(trigger)되면 제 1 트랜스미션 게이트(31)의 피모스 컨트롤단자와 제 2 트랜스미션 게이트(32)의 앤모스 컨트롤단자로 인가된다.
그리고 동시에 제 3 트랜스미션 게이트(33)의 앤모스 컨트롤단자와 제 4 트랜스미션 게이트(34)의 피모스 컨트롤단자 및 인버터(41)에도 인가된다.
하이레벨의 입력 클럭신호(clk_in)가 인버터(41)를 거치게 되면 위상이 반전되어 로우(low)레벨의 클럭신호로 된다.
인버터(41)의 출력신호는 상기 제 1 트랜스미션 게이트(31)의 앤모스 컨트롤단자와 제 2 트랜스미션 게이트(32)의 피모스 컨트롤단자로 인가된다.
또한, 인버터(41)의 출력신호는 상기 제 3 트랜스미션 게이트(33)의 피모스 컨트롤단자와 제 4 트랜스미션 게이트(34)의 앤모스 컨트롤단자에도 인가된다.
따라서, 제 2 트랜스미션 게이트(32)와 제 3 트랜스미션 게이트(33)만이 온(ON)되고, 제 1 트랜스미션 게이트(31)와 제 4 트랜스미션 게이트(34)는 오프(OFF)된다.
결과적으로 입력되는 클럭신호에 대해 반전된 클럭신호는 상기 제 2 트랜스미션 게이트(32)를 통해 출력되는 로우(low)레벨의 접지(Vss)신호가 된다.
그리고 입력되는 클럭신호에 대해 동위상의 클럭신호는 상기 제 3 트랜스미션 게이트(33)를 통해 출력되는 하이(high)레벨의 전원(Vcc)신호가 된다.
이때, 도 4에 도시한 바와 같이, 입력 클럭신호(clk_in)에 대해 동위상의 클럭신호(clk)가 출력되기 까지는 td3만큼의 딜레이가 발생한다.
하지만 종래에서와 같이, 동위상의 클럭신호와 반전위상의 클럭신호와는 td2만큼의 딜레이가 발생한 반면에 본 발명의 제 1 실시예에서는 딜레이가 발생되지 않는다.
이는 클럭신호의 입력에서부터 동위상의 클럭신호(clk)를 출력하기까지의 경로(path)와 반전위상의 클럭신호(clk_b)를 출력하기까지의 경로가 서로 동일하기 때문이다.
여기서, 본 발명의 제 1 실시예에 따르면, 도 4의 "A"부분에 나타난 바와 같이, 클럭신호의 풀-업(pull-up) 및 풀-다운(pull-down)이 2단계에 걸쳐 이루어짐을 볼 수 있다.
동위상의 클럭신호(clk)의 경우, 입력되는 클럭신호(clk_in)가 하이가 될 때 제 3 트랜스미션 게이트(33)의 앤모스 컨트롤단자에 하이신호가 인가된다.
이 경우, 클럭신호(clk)의 전압은 제 3 트랜스미션 게이트(33)를 구성하는 앤모스 트랜지스터의 문턱전압(Vth)만큼 전압강하가 발생하여 Vcc-Vth만큼만 풀-업된다.
하지만 제 3 트랜스미션 게이트(33)는 CMOS트랜스미션 게이트이므로 상기 인버터(41)에 의한 딜레이시간(td4)이 지난후에 피모스 컨트롤단자에 로우(low)신호가 인가된다.
상기 로우신호가 인가됨에 따라 비로서 동위상 클럭신호(clk)는 완전하게 Vcc로 풀-업된다.
비록 본 발명의 제 1 실시예에서 클럭신호가 2단계를 거쳐서 풀-업, 풀-다운 된다고 하더라도 Vcc-Vth는 트리거전압(Vtrigger)보다 크므로 클럭의 정상적인 동작에는 전혀 영향을 미치지 않게 된다.
한편, 도 5는 본 발명의 제 2 실시예에 따른 위상 분리기의 구성도이다.
도 5에 도시한 바와 같이, 본 발명의 제 2 실시예는 하나의 인버터(41)와 두 개의 트랜스미션 게이트(31,32)로 구성된다.
본 발명의 제 1 실시예에서 제 1 트랜스미션 게이트(31)와 제 2 트랜스미션 게이트(31)는 입력되는 클럭신호에 대해 위상을 반전시키는 역할을 하므로 이를 인버터(41)로 대체한 것이다.
따라서, 회로구성을 보다 간략화할 수 있다.
즉, 도 5에 도시한 바와 같이, 입력되는 클럭신호(clk_in)를 위상반전하여 출력하는 인버터(35)와, 상기 입력 클럭신호가 피모스 컨트롤단자에 인가되고 인버터(41)의 출력이 앤모스 컨트롤단자에 인가되는 제 1 트랜스미션 게이트(31)와, 상기 입력 클럭신호가 앤모스 컨트롤단자에 인가되고 인버터(41)의 출력이 피모스 컨트롤단자에 인가되는 제 2 트랜스미션 게이트(32)를 포함하여 구성된다.
여기서, 입력 클럭신호(clk_in)에 대해 동위상의 클럭신호(clk)는 상기 제 1 트랜스미션 게이트(31)와 제 2 트랜스미션 게이트(32)사이에서 분기 출력된다.
본 발명의 제 2 실시예에 의하면, 입력되는 클럭신호에 의해 이미 제 1 트랜스미션 게이트(31)와 제 2 트랜스미션 게이트(32)는 선택적으로 동작을 시작하게 된다.
만일, 입력 클럭신호가 하이(high)이면 제 2 트랜스미션 게이트(32)의 앤모스가 동작을 시작하고, 입력 클럭신호가 로우(low)이면 제 1 트랜스미션 게이트(31)의 피모스가 동작을 시작한다.
일예로 입력 클럭신호가 하이(high)일 경우를 설명한다.
하이(high)레벨의 입력 클럭신호에 의해 제 2 트랜스미션 게이트(32)의 앤모스는 턴-온이 되고, 이때 입력클럭신호가 인버터(41)를 통과함과 동시에 피모스 컨트롤단자에 로우(low)신호가 인가되어 제 2 트랜스미션 게이트(32)의 피모스가 턴-온된다.
따라서, 전원(Vcc)신호가 제 2 트랜스미션 게이트(32)를 통해 동위상의 클럭신호(clk)로써 출력된다.
결과적으로 도 5에 도시한 바와 같이, 위상반전을 시키는 두 개의 트랜스미션 게이트 대신에 인버터를 구성하더라도, 인버터에 의한 딜레이시간을 트랜스미션 게이트에서 보상하여 주므로 동위상의 클럭신호(clk)와 위상반전된 클럭신호(clk_b)는 동일한 출력타이밍을 갖는다.
이와 같은 본 발명의 제 2 실시예에 따른 위상 분리기의 동작파형은 제 1 실시예에 의한 동작파형도와 동일하다.
이어, 도 6은 본 발명의 제 3 실시예에 따른 위상 분리기의 구성도이다.
먼저, 본 발명의 제 3 실시예는 제 1 실시예에서 클럭신호가 2단계에 걸쳐 풀-업, 풀-다운되는 현상을 제거하고자 한 것이다.
즉, 본 발명의 제 1 실시예의 경우, 제 3, 제 4 트랜스미션 게이트(33,34)의 온/오프에 의해 동위상의 클럭신호(clk)를 출력하게 되는데, 제 3, 제 4 트랜스미션 게이트(33,34)를 구성하는 앤모스 트랜지스터와 피모스 트랜지스터의 턴-온되는 시점이 약간의 차이가 있다.
그 이유는 앤모스 컨트롤단자에는 곧바로 입력 클럭신호(clk_in)가 인가되지만 피모스 컨트롤단자에는 인버터(41)에 의한 딜레이시간만큼 지연되어 인가하게 된다.
물론, 전술한 바와 같이 인버터(41)에 의해 딜레이가 발생하더라도 클럭의 정상동작에는 영향을 미치지 않는다.
하지만 본 발명의 제 3 실시예는 상기 제 3, 제 4 트랜스미션 게이트(33,34)를 구성하는 앤모스 트랜지스터와 피모스 트랜지스터의 온되는 시점을 일치시켜 클럭신호가 한 번에 풀-업, 풀-다운되도록 하기 위한 것이다.
즉, 본 발명의 제 3 실시예는 도 6에 도시한 바와 같이, 5개의 트랜스미션 게이트와 한 개의 인버터로 구성된다.
즉, 앤모스 컨트롤단자에 전원신호가 인가되고, 피모스 컨트롤단자에 접지신호가 인가되어 입력 클럭신호를 출력하는 제 1 트랜스미션 게이트(31)와, 상기 입력 클럭신호를 반전시키는 인버터(41)와, 상기 제 1 트랜스미션 게이트(31)의 출력신호가 피모스 컨트롤단자에 인가되고 상기 인버터(41)의 출력신호가 앤모스 컨트롤단자에 인가되어 상기 입력신호에 대해 반전위상의 전원신호를 선택적으로 출력하는 제 2 트랜스미션 게이트(32)와, 상기 제 1 트랜스미션 게이트(31)의 출력신호가 앤모스 컨트롤단자에 인가되고 상기 인버터(41)의 출력신호가 피모스 컨트롤단자에 인가되어 입력신호에 대해 반전위상의 접지신호를 선택적으로 출력하는 제 3 트랜스미션 게이트(33)와, 상기 제 1 트랜스미션 게이트(31)의 출력신호가 앤모스 컨트롤단자에 인가되고 상기 인버터(41)의 출력신호가 피모스 컨트롤단자에 인가되어 입력신호에 대해 동위상의 전원신호를 출력하는 제 4 트랜스미션 게이트(34)와, 상기 제 1 트랜스미션 게이트(31)의 출력신호가 피모스 컨트롤단자에 인가되고 상기 인버터(41)의 출력신호가 앤모스 컨트롤단자에 인가되어 입력신호에 대해 동위상의 접지신호를 출력하는 제 5 트랜스미션 게이트(35)를 포함하여 구성된다.
여기서, 상기 제 2, 제 4 트랜스미션 게이트(32,34)의 입력단에는 전원전압단이 연결되고, 제 3, 제 5 트랜스미션 게이트(33,35)의 입력단에는 접지전압단이 연결된다.
따라서, 제 2 트랜스미션 게이트(32)와 제 3 트랜스미션 게이트(33)의 온/오프에 의해 선택적으로 전원신호 또는 접지신호가 출력되어 반전위상의 클럭신호로 사용된다.
그리고 제 4 트랜스미션 게이트(34)와 제 5 트랜스미션 게이트(35)의 온/오프에 의해 선택적으로 전원신호 또는 접지신호가 출력되어 동위상의 클럭신호로 사용된다.
이를 위해 도 6에 도시한 바와 같이, 입력 클럭신호(clk_in)가 제 4 트랜스미션 게이트(34)의 앤모스 컨트롤단자에 인가되기 이전에 제 1 트랜스미션 게이트(31)를 통과하게 함으로써, 제 4 트랜스미션 게이트(34)의 피모스 컨트롤단자에 인가되는 신호가 인버터(41)에 의해 딜레이되는 시간(td3)만큼 보상하여 준다.
따라서, 클럭신호가 본 발명의 제 1 실시예와 같이, 2단계에 의해 풀-업, 풀-다운 되는 것이 아니라 한 번에 풀-업, 풀-다운된다.
이와 같은 본 발명의 제 3 실시예에 따른 동작타이밍도를 도 7에 도시하였다.
도 7에 도시한 바와 같이, 입력 클럭신호에 대해 동위상 클럭신호 및 위상반전된 클럭신호가 동시에 출력될 뿐만 아니라 클럭신호의 전압이 한 번에 풀-업 또는 풀-다운되는 것을 알 수 있다.
이상 상술한 바와 같이, 본 발명의 위상 분리기는 다음과 같은 효과가 있다.
입력 클럭신호에 대해 동위상을 갖는 클럭신호(clk)의 출력 타이밍과 반전위상을 갖는 클럭신호(clk_b)의 출력 타이밍을 서로 일치시키므로 타이밍손실을 방지할 수 있다.
또한, 인버터 대신에 트랜스미션 게이트를 사용함으로써 공정상의 변이, 온도, 전압 등의 변이에 둔감하여 클럭신호의 출력타이밍이 변화되는 것을 방지한다.
Claims (7)
- 입력신호에 대해 동위상의 신호와 반전위상의 신호를 출력하는 신호의 위상 분리기에 있어서,직렬연결되어 상기 입력신호 및 상기 입력신호를 반전시키는 인버터의 출력신호에 의해 상기 입력신호에 대해 반대위상을 갖는 신호를 선택적으로 출력하는 제 1, 제 2 트랜스미션 게이트와,직렬연결되어 상기 입력신호 및 상기 인버터의 출력신호에 의해 상기 입력신호에 대해 동위상의 신호를 선택적으로 출력하는 제 3, 제 4 트랜스미션 게이트를 포함하여 구성되는 것을 특징으로 하는 위상 분리기.
- 입력신호에 대해 동위상의 신호와 반전위상의 신호를 출력하는 신호의 위상 분리기에 있어서,피모스 컨트롤단자에 상기 입력신호가 인가되고 앤모스 컨트롤단자에 상기 입력신호를 반전시키는 인버터의 출력신호가 인가되어 상기 입력신호에 대해 위상이 반전된 신호를 선택적으로 출력하는 제 1 트랜스미션 게이트와,앤모스 컨트롤단자에 상기 입력신호가 인가되고 피모스 컨트롤단자에 상기 인버터의 출력신호가 인가되어 상기 입력신호에 대해 위상이 반전된 신호를 선택적으로 출력하는 제 2 트랜스미션 게이트와,앤모스 컨트롤단자에 상기 입력신호가 인가되고 피모스 컨트롤단자에 상기 인버터의 출력신호가 인가되어 상기 입력신호에 대해 동위상의 신호를 선택적으로 출력하는 제 3 트랜스미션 게이트와,피모스 컨트롤단자에 상기 입력신호가 인가되고 앤모스 컨트롤단자에 상기 인버터의 출력신호가 인가되어 상기 입력신호에 대해 동위상의 신호를 선택적으로 출력하는 제 4 트랜스미션 게이트를 포함하여 구성되는 것을 특징으로 하는 위상 분리기.
- 제 2 항에 있어서,상기 제 1, 제 2 트랜스미션 게이트의 온/오프에 의해 입력신호에 대해 반전위상을 갖는 신호가 출력되고, 상기 제 3, 제 4 트랜스미션 게이트의 온/오프에 의해 상기 입력신호에 대해 동위상의 신호가 출력되는 것을 특징으로 하는 위상 분리기.
- 입력신호를 반전시켜 반대위상의 신호를 출력하는 인버터와,피모스 컨트롤단자에 상기 입력신호가 인가되고 앤모스 컨트롤단자에 상기 인버터의 출력신호가 인가되어 상기 입력신호에 대해 동위상의 신호를 선택적으로 출력하는 제 1 트랜스미션 게이트와,앤모스 컨트롤단자에 상기 입력신호가 인가되고 피모스 컨트롤단자에 상기 인버터의 출력신호가 인가되어 상기 입력신호에 대해 동위상의 신호를 선택적으로 출력하는 제 2 트랜스미션 게이트를 포함하여 구성되는 것을 특징으로 하는 위상 분리기.
- 제 4 항에 있어서,상기 입력신호가 하이(high)로 트리거되면 상기 제 2 트랜스미션 게이트가 온(ON)되어 상기 전원신호가 출력되고, 상기 입력신호가 로우(low)로 트리거되면 상기 제 1 트랜스미션 게이트가 온(ON)되어 접지신호가 출력되는 것을 특징으로 하는 위상 분리기.
- 입력신호에 대해 동위상의 신호와 반전위상의 신호를 출력하는 신호의 위상 분리기에 있어서,앤모스 컨트롤단자에 전원신호가 인가되고 피모스 컨트롤단자에 접지신호가 인가되어 상기 입력신호를 딜레이시켜 출력하는 제 1 트랜스미션 게이트와,피모스 컨트롤단자에 상기 제 1 트랜스미션 게이트의 출력신호가 인가되고, 앤모스 컨트롤단자에 상기 입력신호를 반전시키는 인버터의 출력신호가 인가되어 상기 입력신호에 대해 반전위상의 신호를 선택적으로 출력하는 제 2 트랜스미션 게이트와,앤모스 컨트롤단자에 상기 제 1 트랜스미션 게이트의 출력신호가 인가되고 피모스 컨트롤단자에 상기 인버터의 출력신호가 인가되어 상기 입력신호에 대해 반전위상의 신호를 선택적으로 출력하는제 3 트랜스미션 게이트와,앤모스 컨트롤단자에 상기 제 1 트랜스미션 게이트의 출력신호가 인가되고, 피모스 컨트롤단자에 상기 인버터의 출력신호가 인가되어 상기 입력신호에 대해 동위상의 신호를 선택적으로 출력하는 제 4 트랜스미션 게이트와,피모스 컨트롤단자에 상기 제 1 트랜스미션 게이트의 출력신호가 인가되고, 앤모스 컨트롤단자에 상기 인버터의 출력신호가 인가되어 상기 입력신호에 대해 동위상의 신호를 선택적으로 출력하는 제 5 트랜스미션 게이트를 포함하여 구성되는 것을 특징으로 하는 위상 분리기.
- 제 6 항에 있어서,상기 제 1 트랜스미션 게이트는 상기 인버터에 의한 딜레이시간을 보상하여 주는 것을 특징으로 하는 위상 분리기.
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