KR100223740B1 - 반도체장치의 클럭동기회로 - Google Patents

반도체장치의 클럭동기회로 Download PDF

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Abstract

본 발명은 입력신호를 클럭신호의 인에이블 시점에 동기시켜 출력이 결정되는 반도체장치의 클럭동기회로에 관한 것으로, 클럭신호가 인에이블되어 있는 동안에 입력신호가 변화하더라도 출력단에서는 입력신호의 신호레벨를 그대로 출력하게 클럭동기회로를 구성하여 종래와 같이 클럭신호가 디스에이블될 때까지 입력신호를 유지시킬 필요가 없으며, 동기 제품의 설계시 일정한 폭의 클럭신호에 입력신호를 동기시키지 않고 클럭신호의 인에이블 시점에 입력신호를 동기시키게 되므로 상기 펄스폭만큼의 셋업 및 홀드시간을 개선시킬 수 있게 된다.

Description

반도체장치의 클럭동기회로
제1도는 일반적인 셋업 및 홀드시간을 설명하기 위한 신호파형도.
제2a도는 종래의 클럭동기회로도.
제2b도는 상기 제2a도에 입력되는 신호파형도.
제3도는 본 발명에 따른 클럭동기회로의 일실시 회로도.
* 도면의 주요부분에 대한 부호의 설명
31, 32, 33 : 인버터 MP1 및 MP2 : PMOS 트랜지스터
MN1 내지 MN7 : NMOS 트랜지스터
본 발명은 반도체장치에 관한 것으로, 특히 입력신호를 클럭신호의 인에이블(enable) 시점에 동기시켜 출력하고, 클럭신호의 인에이블 시간 동안 그 출력을 유지함으로써 반도체장치의 셋업(set up) 및 홀드(hold) 시간 마진(margin)을 확보할 수 있는 클럭동기회로에 관한 것이다.
제1도는 일반적인 셋업 및 홀드시간을 설명하기 위한 신호파형도로서, 도면에 도시된 바와 같이 동기신호를 이용한 제품에서는 클럭신호(B)가 인에이블되기 일정시간(t1, 즉 셋업 시간) 이전에 입력신호(A)가 입력되어야 하고, 또 클럭신호(B)가 인에이블된 후 입력신호(A)가 일정시간(t2, 즉 홀드 시간) 동안 유지되어야 한다. 그러나, 최근에는 이러한 동기제품들이 고속화됨에 따라 셋업 및 홀드시간을 만족시킬 수 있는 입력신호의 범위가 점차 줄어들고 있다.
제2a도는 종래의 클럭동기회로도이고, 제2b도는 상기 제2a도에 입력되는 신호파형도이다. 상기 제2a도 및 상기 제2b도를 참조하여, 종래의 동기회로에 대한 동작을 아래에 설명한다.
제2a도에서와 같은 일반적인 종래의 클럭동기회로에서는, 제2b도에 보인 파형도에서와 같이 입력신호(A)가 클럭신호(B)의 인에이블 시간(t3) 동안 유지되어야 한다. 즉, 입력신호(A)가 클럭신호(B)의 인에이블 신가(t3) 동안 변화하게 되면, 출력단(C)으로 오 데이타가 출력되므로, 셋업 및 홀드시간을 만족시킬수 있는 입력신호(A)의 유지범위가 클럭신호의 인에이블 시간(t3)만큼 늘어나게 되어 셋업 및 홀드시간 마진이 그 만큼 줄어 들게 되는 것이다.
따라서, 본 발명은 상기한 종래의 문제점을 해소하기 위한 것으로, 셋업 및 홀드시간 마진을 확보할 수 있는 반도체장치의 클럭동기회로를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체장치의 클럭동기회로는, 일측이 제1 전원 공급단에 각각 연결되며 게이트단으로 클럭신호를 입력받는 제1 및 제2 트랜지스터; 일측이 상기 제1 트랜지스터의 타측에 연결되며, 상기 제2 트랜지스터의 타측에 게이트단이 연결되는 제3 트랜지스터; 일측이 상기 제2 트랜지스터의 타측에 연결되며, 상기 제1 트랜지스터의 타측에 게이트단이 연결되는 제4 트랜지스터; 일측이 제2 전원 공급단에 연결되며 게이트단으로 상기 클럭신호를 입력받는 제5 NMOS 트랜지스터; 상기 제3 트랜지스터의 타측 및 상기 제5 트랜지스터의 타측 사이에 병렬 연결되며, 게이트단으로 입력신호를 인가받는 제6 트랜지스터 및 게이트단으로 출력신호를 피드백 입력받는 제7 트랜지스터; 상기 제4 트랜지스터의 타측 및 상기 제5 트랜지스터의 타측 사이에 병렬 연결되며, 게이트단으로 반전된 상기 입력신호를 인가받는 제8 트랜지스터 및 상기 제2 트랜지스터의 타측에 게이트단이 연결되는 제9 트랜지스터를 포함하며, 상기 출력신호는 상기 제1 트랜지스터의 타측으로부터 반전되어 출력되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제3도는 본 발명에 따른 클럭동기회로의 일실시 회로도이다.
도면에 도시된 바와 같이 본 발명의 클럭동기회로는, 일측이 전원전압단에 각각 연결되며 게이트단으로 클럭신호(B)를 입력받는 PMOS 트랜지스터(MP1, MP2)와, PMOS 트랜지스터(MP1)의 타측(N1)에 연결되며, 게이트단이 PMOS 트랜지스터(MP2)의 타측(N2)에 연결되는 NMOS 트랜지스터(MN1)와, PMOS 트랜지스터(MP2)의 타측(N2)에 연결되며, 게이트단이 PMOS 트랜지스터(MP1)의 타측(N1)에 연결되는 NMOS 트랜지스터(MN2)와, PMOS 트랜지스터(MP1)의 타측(N1)에 입력단이 연결되어 반전 동작을 수행하여 출력신호(C)를 출력하는 인버터(31)와, 일측이 접지전원단에 연결되며 게이트단으로 클럭신호(B)를 입력받는 NMOS 트랜지스터(MN7)와, NMOS 트랜지스터(MN1) 및 NMOS 트랜지스터(MN7)의 타측 사이에 병렬 연결되며 게이트단으로 입력신호(A)를 입력받는 NMOS 트랜지스터(MN3)와, 게이트단으로 출력신호(C)를 피드백 입력받는 NMOS 트랜지스터(MN4)와, 입력신호(A)를 반전하기 위한 인버터(33)와, PMOS 트랜지스터(MP2)의 타측(N2)에 입력단이 연결되어 반전 동작을 수행하는 인버터(32)와, NMOS 트랜지스터(MN2) 및 NMOS 트랜지스터(MN7)의 타측 사이에 병렬 연결되며 게이트단으로 인버터(33)의 출력 신호인 반전된 입력신호(A)를 입력받는 NMOS 트랜지스터(MN6)와, 게이트단으로 인버터(32)의 출력 신호를 입력받는 NMOS 트랜지스터(MN5)로 이루어진다.
상기와 같이 구성되는 본 발명에 따른 클럭동기회로의 동작을 아래에 설명한다.
먼저, 클럭신호(B)가 로우 레벨인 경우 PMOS 트랜지스터(MP1, MP2)가 각각 턴-온(turn-on)되어 노드(N1, N2)가 하이 레벨로 되고, 이때 노드(N1, N2)에 각각의 게이트가 연결되는 NMOS 트랜지스터(MN1, MN2)가 하이 레벨의 노드(N1, N2)에 의해 각각 턴-온된다. 따라서, 입력신호(A)와 관계없이 항상 로우 레벨이 출력신호(C)로 출력된다. 이때, 노드(N1, N2)의 하이 레벨은 클럭신호(B)가 로우 레벨에서 하이 레벨로 천이되는 순간에도 계속 유지하게 된다.
다음으로, 클럭신호(B)가 로우 레벨에서 하이 레벨로 인에이블되는 시점에서 하이 레벨의 입력신호(A)가 입력되면, 하이 레벨의 입력신호(A) 및 하이 레벨의 클럭신호(B)에 의해 NMOS 트랜지스터(MN3, MN7)가 각각 턴-온되고, PMOS 트랜지스터(MP1, MP2)가 각각 턴-오프된다. 그리고, 하이 레벨의 노드(N2)에 의해 NMOS 트랜지스터(MN1)가 턴-온된다. 따라서, 턴-온된 NMOS 트랜지스터(MN1, MN3, MN7)를 통해 전류 경로가 형성되어 노드(N1)는 로우 레벨을 유지하게 되며, 출력신호(C)로 입력신호와 동일한 하이 레벨이 출력된다. 이때, NMOS 트랜지스터(MN2)는 턴-오프된다.
이어서, 클럭신호(B)가 하이 레벨인 상태에서 입력신호(A)가 로우 레벨로 변하게 되면, 로우 레벨의 입력신호(A)에 의해 NMOS 트랜지스터(MN3)가 턴-오프되는 반면 출력신호(C)를 게이트로 피드백 입력받는 NMOS 트랜지스터(MN4)가 하이 레벨의 출력신호(C)에 의해 턴-온됨으로써, NMOS 트랜지스터(MN1, MN4, MN7)를 통해 전류 경로가 형성되어 노드(N1)는 계속해서 로우 레벨을 유지하게 되고, 그에 따라 입력신호(A)의 변화와 관계없이 하이 레벨의 출력 신호(C)가 변함없이 출력된다. 이때, NMOS 트랜지스터(MN2)는 노드(N1)에 의해 턴-오프된다.
결론적으로, 클럭신호(B)가 로우 레벨에서 하이 레벨로 천이할 때 하이 레벨 입력신호(A)를 그대로 출력신호(C)로 출력하고, 클럭신호(B)가 하이 레벨인 동안 입력신호(A)가 하이레벨에서 로우레벨로 변하여도 계속해서 하이 레벨의 출력신호(C)를 출력함으로써 셋업 및 홀드시간 마진을 확보할 수 있다.
다음으로, 클럭신호(B)가 인에이블된 상태에서 입력신호(A)가 로우에서 하이레벨로 변하는 경우에 대해 본 발명의 클럭동기회로의 동작을 아래에 간단히 설명한다.
클럭신호(B)가 로우 레벨에서 하이 레벨로 인에이블되는 시점에서 로우 레벨의 입력신호(A)가 입력되면, 로우 레벨의 입력신호(A) 및 하이 레벨의 클럭신호(B)에 의해 NMOS 트랜지스터(MN6, MN7)가 각각 턴-온되고, PMOS 트랜지스터(MP1, MP2)가 각각 턴-오프된다. 그리고, 하이 레벨의 노드(N1)에 의해 NMOS 트랜지스터(MN2)가 턴-온된다. 따라서, 턴-온된 NMOS 트랜지스터(MN2, MN6, MN7)를 통해 전류 경로가 형성되어 노드(N2)는 로우 레벨을 유지하게 되고, 로우 레벨의 노드(N2)에 의해 NMOS 트랜지스터(MN1)가 턴-오프되어 출력 신호(C)로 입력신호와 동일한 로우 레벨이 출력된다.
이어서, 클럭신호(B)가 하이 레벨인 상태에서 입력신호(A)가 하이 레벨로 변하게 되면, 하이 레벨의 입력신호(A)에 의해 NMOS 트랜지스터(MN6)가 턴-오프되는 반면 로우 레벨의 노드(N2)를 반전하여 게이트로 피드백 입력받는 NMOS 트랜지스터(MN5)가 턴-온됨으로써, NMOS 트랜지스터(MN2, MN5, MN7)를 통해 전류 경로가 형성되어 노드(N2)는 계속해서 로우 레벨을 유지하게 되고, 그에 따라 입력신호(A)의 변화와 관계없이 로우 레벨의 출력 신호(C)가 변함없이 출력된다. 이때, NMOS 트랜지스터(MN1)는 노드(N2)에 의해 턴-오프된다.
결론적으로, 클럭신호(B)가 로우레벨에서 하이레벨로 천이할 때 로우 레벨 입력신호(A)를 그대로 출력신호(C)로 출력하고, 클럭신호(B)가 하이 레벨인 동안 입력신호(A)가 로우레벨에서 하이레벨로 변하여도 계속해서 로우 레벨의 출력신호(C)를 출력함으로써 셋업 및 홀드시간 마진을 확보할 수 있다.
즉, 클럭신호(B)가 로우레벨에서 하이레벨로 변화하는 순간에 입력신호(A)의 레벨에 따라 NMOS 트랜지스터(MN1, MN2)를 턴-온 및 턴-오프시켜 출력신호(C)를 결정해주고, 일단 출력신호(C)가 결정되면 피드백시켜 NMOS 트랜지스터(MN4) 또는 NMOS 트랜지스터(MN5)를 턴-온되게 하여 입력신호(A)가 변화하더라도 출력신호(C)에는 변화가 없다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 클럭신호가 인에이블되어 있는 동안 입력신호가 변화하더라도 출력신호는 입력신호의 신호레벨을 그대로 유지하게 되므로 클럭신호가 디스에이블(disable)될 때까지 입력신호를 유지시킬 필요가 없으며, 동기 제품의 설계시 일정한 폭의 클럭신호에 입력신호를 동기시키지 않고 클럭신호의 인에이블 시점에 입력신호를 동기시키게 되므로 상기 펄스폭(pulse width)만큼의 셋업 및 홀드시간을 개선시킬 수 있게 된다.
또한, 본 발명의 클럭동기회로를 이용하여 고성능, 고부가가치의 동기제품을 개발할 수 있는 유용한 효과가 있다.

Claims (3)

  1. 일측이 제1 전원 공급단에 각각 연결되며 게이트단으로 클럭신호를 입력받는 제1 및 제2 트랜지스터; 일측이 상기 제1 트랜지스터의 타측에 연결되며, 상기 제2 트랜지스터의 타측에 게이트단이 연결되는 제3 트랜지스터; 일측이 상기 제2 트랜지스터의 타측에 연결되며, 상기 제1 트랜지스터의 타측에 게이트단이 연결되는 제4 트랜지스터; 일측이 제2 전원 공급단에 연결되며 게이트단으로 상기 클럭신호를 입력받는 제5 NMOS 트랜지스터; 상기 제3 트랜지스터의 타측 및 상기 제5 트랜지스터의 타측 사이에 병렬 연결되며, 게이트단으로 입력신호를 인가받는 제6 트랜지스터 및 게이트단으로 출력신호를 피드백 입력받는 제7 트랜지스터; 상기 제4 트랜지스터의 타측 및 상기 제5 트랜지스터의 타측 사이에 병렬 연결되며, 게이트단으로 반전된 상기 입력신호를 인가받는 제8 트랜지스터 및 상기 제2 트랜지스터의 타측에 게이트단이 연결되는 제9 트랜지스터를 포함하며, 상기 출력신호는 상기 제1 트랜지스터의 타측으로부터 반전되어 출력되는 것을 특징으로 하는 반도체장치의 클럭동기회로.
  2. 제1항에 있어서, 상기 제1 및 제2 트랜지스터는 각각, P형 반도체소자인 것을 특징으로 하는 반도체장치의 클럭동기회로.
  3. 제1항에 있어서, 상기 제3 내지 제9 트랜지스터는 각각, N형 반도체소자인 것을 특징으로 하는 반도체장치의 클럭동기회로.
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