KR20020068623A - 반도체 소자의 딜레이 회로 - Google Patents

Abstract

본 발명은 한쪽 방향으로의 로직 전이(Logic Transition)시에만 딜레이(Delay)를 주기 위한 반도체 소자의 딜레이 회로에 관한 것으로, 직류구동전압과 제 1 노드 사이에 연결되어 외부 입력 신호(in)에 따라서 하이 신호를 제 1 노드에 선택적으로 출력하는 피모스와, 상기 입력 신호(in)와 상기 제 1 노드의 신호를 논리곱하여 반전하는 낸드 게이트와, 상기 낸드 게이트의 출력 신호를 소정 시간만큼 지연시키는 지연부와, 상기 제 1 노드 신호를 일정 시간동안 유지시키는 래치부와, 상기 제 1 노드의 신호와 상기 지연부의 출력 신호에 따라서 출력 신호(out)를 출력하는 플립플롭과, 상기 제 1 노드와 접지단 사이에 연결되어 상기 출력 신호(out)의 반전된 값에 따라서 로우(L) 신호를 제 1 노드에 선택적으로 출력하는 엔모스로 구성된다.

Description

반도체 소자의 딜레이 회로{Circuit for Delay of Semiconductor Device}

본 발명은 메모리 소자에 관한 것으로 특히, 하이(H)에서 로우(L) 또는 로우(L)에서 하이(H)로의 전이(Transition) 동작 중 어느 하나에서만 큰딜레이(Delay)를 갖게 하기 위한 반도체 소자의 딜레이 회로에 관한 것이다.

이하, 첨부된 도면을 참조하여 종래 반도체 소자의 딜레이 회로를 설명하면 다음과 같다.

도 1은 종래 반도체 소자의 딜레이 회로를 나타낸 도면이다.

종래의 딜레이(Delay) 회로는 도 1에 도시된 바와 같이 인버터 체인 타입(Inverter Chain Type)으로 구성된다.

즉, 짝수개의 인버터들을 직렬 연결하여 입력 신호(in)가 딜레이 타임(Delay Time)을 갖고 출력 신호(out)로 출력되도록 구성된다.

일반적인 인버터의 회로 구성은 도 2에 도시된 바와 같이, 직류구동전압(VDD)단과 접지단(GND) 사이에 직렬 연결되고 게이트 전극이 서로 연결되어 지는 피모스(PMOS)와 엔모스(NMOS)로 구성되며, 상기 게이트 전극에 인가되는 입력신호(Input)를 반전하여 출력신호(Output)로 출력하도록 동작한다.

이때, 하이(H)에서 로우(L) 또는 로우(L)에서 하이(H)로의 전이 동작 중 어느 한쪽 방향으로 딜레이를 많이 주기 위해서 도 1에 나타낸 바와 같이 상기 인버터들을 구성하는 엔모스(NMOS)와 피모스(PMOS)의 길이(Length)를 교대로 크게 해 주고 있다.

즉, 임의 번째 인버터에서 피모스의 길이가 작은 값(0.35㎛)이고 엔모스의 길이가 큰 값(1㎛)이면, 상기 인버터의 전단 및 후단에 연결되는 인버터들은 큰 값(1㎛)의 피모스 길이, 작은 값(0.32㎛)의 엔모스 길이를 갖도록 구성한다.

이와 같이 딜레이 회로를 구성하면 딜레이를 주고자 하는 전이 동작에서뿐만아니라 딜레이를 원하지 않는 다른쪽 방향으로의 전이 동작시에도 인버터 체인에 의하여 기본적인 딜레이 타임을 갖게 된다.

그러나, 상기와 같은 종래 반도체 소자의 딜레이 회로는 딜레이를 주고자 하는 전이 동작에서뿐만 아니라 딜레이를 원하지 않는 전이 동작에서도 기본적인 딜레이 타임을 가지게 되므로, 한쪽 방향의 전이 동작시에만 큰 딜레이를 주는 회로를 구현하기 어려운 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 한쪽 방향으로의 로직 변화시에만 딜레이를 크게 줄 수 있는 반도체 소자의 딜레이 회로를 제공하는데 그 목적이 있다.

도 1은 종래 기술에 따른 반도체 소자의 딜레이 회로를 나타낸 도면

도 2는 일반적인 인버터 회로도

도 3은 본 발명의 실시예에 따른 반도체 소자의 딜레이 회로를 나타낸 도면

도 4는 본 발명의 딜레이 회로의 동작 파형도

도면의 주요 부분에 대한 부호 설명

I0 내지 I3 : 제 1 내지 제 4 인버터

NAND : 낸드 게이트

NOR0, NOR1 : 제 1, 제 2 노아 게이트

P₀: 제 1 피모스

N₀: 엔모스

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 딜레이 회로는 직류구동전압과 제 1 노드 사이에 연결되어 외부 입력 신호(in)에 따라서 하이 신호를 제 1 노드에 선택적으로 출력하는 피모스와, 상기 입력 신호(in)와 상기 제 1 노드의 신호를 논리곱하여 반전하는 낸드 게이트와, 상기 낸드 게이트의 출력 신호를 소정 시간만큼 지연시키는 지연부와, 상기 제 1 노드 신호를 일정 시간동안 유지시키는 래치부와, 상기 제 1 노드의 신호와 상기 지연부의 출력 신호에 따라서 출력 신호(out)를 출력하는 플립플롭과, 상기 제 1 노드와 접지단 사이에 연결되어 상기 출력 신호(out)의 반전된 값에 따라서 로우(L) 신호를 제 1 노드에 선택적으로 출력하는 엔모스로 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 딜레이 회로를 설명하면 다음과 같다.

도 3은 본 발명의 실시예에 따른 반도체 소자의 딜레이 회로를 나타낸 도면이고, 도 4는 본 발명의 딜레이 회로의 동작 파형도이다.

본 발명에 따른 딜레이 회로는 도 3에 도시된 바와 같이, 한쪽에 입력 신호(in)가 입력되는 낸드 게이트(NAND)와, 상기 낸드 게이트(NAND)의 출력단인 노드 a 신호가 소정의 지연시간을 갖고 노드 b에 출력되도록 상기 노드 a와 노드 b 사이에 직렬 연결되는 제 1, 제 2 인버터(I0, I1)와, 한쪽에 상기 노드 b의 신호가 인가되는 제 1 노아 게이트(NOR0)와, 한쪽 전극이 직류구동전압(VDD)에 연결되고 다른쪽 전극이 상기 낸드 게이트(NAND)의 다른쪽 단자인 노드 d에 연결되며 게이트 전극에 상기 입력 신호(in)가 인가되는 피모스(P0)와, 상기 노드 d와 접지단(GND)사이에 직렬 연결되며 게이트 전극에 상기 제 1 노아 게이트(NOR0)의 출력단인 노드 c의 신호가 인가되는 엔모스(N0)와, 상기 노드 d의 신호를 일정시간 홀딩(Holding)하기 위하여 상기 노드 d의 신호를 소정 시간 지연시키어 노드 d로 피드백하는 제 3, 제 4 인버터(I2, I3)와, 상기 노드 d 신호와 상기 노드 c 신호를 논리합하고 반전하여 출력 신호(out)로 출력하는 제 2 노아 게이트(NOR1)로 구성된다.

그리고, 상기 제 1 노아 게이트(NOR0)의 다른 쪽에는 상기 출력 신호(out)가 인가되어 상기 제 1 노아 게이트(NOR0)와 상기 제 2 노아 게이트(NOR1)는 R-S 플립플롭(Flipflop) 구조를 이룬다.

상술한 본 발명의 실시예는 상기 입력 신호(in)가 로우(L) 상태에서 하이(H) 상태로 전이(Transition)할 때 딜레이를 주고자 한 회로 구성으로, 그 동작을 상세히 설명하면 다음과 같다.

우선, 입력 신호(in)가 로우(L)인 상태이면 상기 노드 a가 하이(H)가 되고 이어, 노드 b도 하이(H)가 된다.

그리고, 상기 피모스(P0)가 턴온(Turn-on)됨에 따라서 상기 노드 d는 하이(H)가 되고, 상기 제 1 노아 게이트(NOR0)의 한쪽에 노드 b의 하이(H) 신호가 인가됨에 따라서 상기 노드 c는 로우(L)가 된다.

그리고, 상기 제 2 노아 게이트(NOR1)에 입력되는 노드 d의 하이(H) 신호와 노드 c의 로우(L) 신호에 의하여 출력 신호(out)는 로우(L) 상태가 되게 된다.

이때, 입력 신호(in)가 로우(L)에서 하이(H)로 전이하면, 상기 피모스(P0)가 오프(off)되게 되는데 이때, 상기 제 3, 제 4 인버터(I2, I3)로 구성되는 래치(Latch)에 의해 노드 d는 하이(H) 상태를 유지하게 된다.

이어, 상기 낸드 게이트(NAND)가 상기 하이(H)의 입력 신호(in)와 하이(H)의 노드 d 신호를 낸드링하여 노드 a 에 로우(L) 신호를 출력하고, 상기 제 1, 제 2 인버터(I0, I1)를 거쳐 소정의 딜레이 시간을 갖고 노드 b가 (L)로 변하게 된다.

이때, 상기 노드 d가 하이(H)를 유지하고 있으므로 상기 제 2 노아 게이트(NOR1)를 통해 출력되는 출력 신호(out)는 로우(L)를 유지하게 되고, 상기 제 1 노아 게이트(NOR0)가 상기 로우(L)의 출력 신호(out)와 로우(L)의 상기 노드 b 신호를 노아링하여 하이(H)의 노드 c 신호를 출력한다.

따라서, 상기 노드 c의 신호를 받은 엔모스(N0)가 턴온(turn-on)되므로 상기 노드 d가 로우(L)로 바뀌게 된다.

이 신호는 상기 낸드 게이트(NAND)를 거쳐서 노드 a를 하이(H)로 변환시키며 제 1, 제 2 인버터(I0, I1)를 거쳐 소정의 딜레이 타임을 갖고 노드 b를 하이(H)로 변환시킨다.

이어, 상기 하이(H)의 노드 b 신호를 받는 상기 제 1 노아 게이트(NOR0)에 의해 상기 노드 c의 신호가 로우(L)가 되고, 상기 제 2 노아 게이트(NOR1)가 상기 로우(L)의 노드 d 신호와 상기 로우(L)의 노드 c 신호를 노아링하여 하이(H)의 출력 신호(out)로 출력한다.

즉, 입력 신호(in)가 로우(L)에서 하이(H)로 전이될 때 상기 입력 신호(in)의 하이(H) 값이 상기 회로를 순환하면서 상기 제 1, 제 2 인버터(I0, I1)를 2회 거침에 따라서 소정의 지연 시간을 갖고 출력 신호(out)로 출력되게 되는 것이다.

반면에, 입력 신호(in)가 하이(H)에서 로우(L)로 전이하는 경우에는 로우(L)의 입력 신호(in)가 상기 피모스(P0)를 턴온시키어 노드 d를 하이(H) 상태로 변환시키므로 입력 신호(in)는 상기 제 2 노아 게이트(NOR1)를 거치어 출력 신호(out)로 바로 출력되게 된다.

따라서, 도 3의 시뮬레이션 결과에 나타난 바와 같이 로우(L)에서 하이(H)로의 전이시에는 큰 딜레이 타임(A)을 가지며, 하이(H)에서 로우(L)로의 전이시에는 딜레이 타임(B)이 거의 없게 된다.

그리고, 상기 실시예와 반대로 하이(H)에서 로우(L)로의 전이시에 큰 딜레이타임을 갖게 하고자 할 경우에는 상기 회로의 입력 신호(in)단에 인버터를 추가하여 구성한다.

상기와 같은 본 발명의 반도체 소자의 딜레이 회로는 다음과 같은 효과가 있다.

첫째, 딜레이를 어느 한쪽 전이시에만 많이 주고자 하는 경우에 다른쪽 전이의 딜레이를 증가시키지 않고서 한쪽 전이 딜레이만을 효과적으로 증가시킬 수 있다.

둘째, 딜레이를 갖는 전이시에 인버터 체인을 2회 거치게 되므로, 인버터 개수를 많이 늘리지 않고서도 딜레이 타임을 효과적으로 증가시킬 수 있으므로 레이아웃 측면에서 유리하다.

Claims (3)

1. 직류구동전압과 제 1 노드 사이에 연결되어 외부 입력 신호(in)에 따라서 하이 신호를 제 1 노드에 선택적으로 출력하는 피모스와;

   상기 입력 신호(in)와 상기 제 1 노드의 신호를 논리곱하여 반전하는 낸드 게이트와;

   상기 낸드 게이트의 출력 신호를 소정 시간만큼 지연시키는 지연부와;

   상기 제 1 노드 신호를 일정 시간동안 유지시키는 래치부와;

   상기 제 1 노드의 신호와 상기 지연부의 출력 신호에 따라서 출력 신호(out)를 출력하는 플립플롭과;

   상기 제 1 노드와 접지단 사이에 연결되어 상기 출력 신호(out)의 반전된 값에 따라서 로우(L) 신호를 제 1 노드에 선택적으로 출력하는 엔모스로 구성됨을 특징으로 하는 반도체 소자의 딜레이 회로.
2. 제 1항에 있어서, 상기 입력 신호(in)가 한쪽 방향으로의 전이(Transition)할 때에는 상기 입력 신호(in)는 상기 지연부를 거친 후에 상기 출력 신호(out)로 출력되도록 하고, 상기 입력 신호(in)가 다른 한쪽 방향으로 전이할 때에는 상기 입력 신호(in)는 상기 지연부를 거치지 않고 바로 출력 신호(out)로 출력되도록 구성됨을 특징으로 하는 반도체 소자의 딜레이 회로.
3. 제 1항에 있어서, 상기 플립플롭은 R-S 플립플롭으로 구성됨을 특징으로 하는 반도체 소자의 딜레이 회로.