JPH09101347A

JPH09101347A - 半導体装置

Info

Publication number: JPH09101347A
Application number: JP7258785A
Authority: JP
Inventors: Tsukasa Oishi; 司大石; Yasuhiko Okasaka; 康彦岡阪
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-10-05
Filing date: 1995-10-05
Publication date: 1997-04-15
Anticipated expiration: 2015-10-05
Also published as: JP3641517B2

Abstract

(57)【要約】【課題】複数の内部回路が存在する場合に、各内部回
路のリーク電流を個別に検出することができる半導体装
置を提供することである。【解決手段】この半導体装置１は、内部回路ａ１〜ａ
５、スイッチＳ１〜Ｓ５、基準電流発生回路１７、出力
回路１９およびリーク電流取出回路２１を含む。複数の
内部回路ａ１〜ａ５に対応して複数のスイッチＳ１〜Ｓ
５が設けられているため、リーク電流の検出を希望する
内部回路に対応するスイッチのみをオンにすることがで
きる。このため、リーク電流の検出を希望する内部回路
におけるリーク電流Ｉ_L1のみを取出すことができる。こ
のリーク電流Ｉ_L1に応じた電流Ｉ_L2と基準電流発生回路
１７からの基準電流Ｉ_R2とを比較ノードＮＣにおいて、
比較し、その比較結果を出力回路１９を介してリーク電
流の検出結果としてテスタ３に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置、特
に、内部回路の電流消費状態（リーク電流）をモニタす
る必要のある半導体装置に関する。

【０００２】

【従来の技術】図２２は、従来の半導体装置（ＰＬＬ回
路）を示す概略ブロック図である。

【０００３】図２２を参照して、従来の半導体装置１
は、複数の内部回路ａ１〜ａ５、電源電圧ＶＣＣを供給
するためのＶＣＣピンおよび接地電位ＧＮＤを供給する
ためのＧＮＤピンを含む。内部回路ａ１〜ａ５は、ＶＣ
ＣピンとＧＮＤピンから動作電圧の供給を受けている。
内部回路ａ１〜ａ５は、主に、半導体装置１の動作制御
を司る回路であり、ＣＭＯＳで構成されるロジックや、
アナログ回路などである。

【０００４】通常、このような半導体装置１の消費電流
（リーク電流）、特に、待機時の消費電流（リーク電
流）を測定しようとした場合、半導体装置１の外部のテ
スタ３により、ＶＣＣピンとＧＮＤピンとの間に流れる
電流を測定することで消費電流（リーク電流）を検出す
る。

【０００５】

【発明が解決しようとする課題】このような従来の半導
体装置１では、測定可能な消費電流（リーク電流）は内
部回路ａ１〜ａ５全体での消費電流（リーク電流）が測
定されることであり、内部回路ａ１〜ａ５のうちどの部
分で電流が消費されているかの検出が困難である。すな
わち、チップ内部全体の消費電流（リーク電流）しか測
定できないため、電流のリーク箇所の探究が困難である
という問題点があった。

【０００６】さらに、このことに加えて、半導体装置、
特に、半導体メモリはその集積度の向上とともにチップ
面積が大きくなる傾向にあり、また、動作機能が向上す
ることにより内部回路の規模も大きくなっている。この
ために、チップが異常な過大電流を示したときに、その
リーク場所を探究する際に時間がかかり、効率が落ちる
という問題点があった。

【０００７】この発明は、以上のような問題点を解決す
るためになされたもので、チップを破壊することなく、
各内部回路に基づく異常なリーク電流を検出することの
できる半導体装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】この発明の第１の発明に
係る半導体装置は、情報を記憶するためのメモリセルを
複数有するメモリセルアレイを備え、そのメモリセルを
指定するためのアドレスが外部から入力される半導体装
置であって、アドレスを受ける複数のアドレスピンと、
第１のノードと第２のノードとの間に、並列に設けられ
る複数の内部回路と、複数の内部回路に対応して設けら
れ、第１のノードと第２のノードとの間の対応する内部
回路を介する電流経路を遮断するための複数のスイッチ
ング手段と、複数のアドレスピンのうちの所定数のアド
レスピンから入力される所定数のビット数を有するビッ
ト信号に基づき複数のスイッチング手段のオン／オフを
制御する制御手段とを備えている。

【０００９】この第１の発明に係る半導体装置では、第
１のノードと第２のノードとの間の電流経路を遮断する
ことなく、すべての内部回路についてのリーク電流を測
定する。次に、複数の内部回路のうち、リーク電流の検
出を希望する内部回路の電流経路を、ビット信号に基づ
き、対応するスイッチング手段により遮断する。そし
て、電流経路が遮断された内部回路以外の内部回路のリ
ーク電流を測定する。内部回路全体のリーク電流の値か
ら、電流経路が遮断された内部回路以外の内部回路のリ
ーク電流を除いたものが電流経路が遮断された内部回路
のリーク電流になる。

【００１０】このように、第１の発明に係る半導体装置
では、複数のスイッチング手段のオン／オフを制御する
ことにより、複数の内部回路のうちの各内部回路につい
て、非破壊でリーク電流の検出ができる。このことは、
半導体装置の選別や不良解析に有効になる。

【００１１】さらに、第１の発明に係る半導体装置で
は、アドレスピンからビット信号を入力しているため、
ビット信号を入力するための専用のピンを設ける必要が
なく、半導体装置のピン数の増加を防止できる。

【００１２】さらに、第１の発明に係る半導体装置で
は、ビット信号に基づいて、スイッチング手段のオン／
オフを制御しているため、ビット信号が入力されるアド
レスピンの数（ビット数）より多いスイッチング手段を
制御でき、スイッチング手段を制御するためのピン数の
増加を防止できる。

【００１３】この発明の第２の発明に係る半導体装置
は、外部からの複数の制御信号により、その動作が制御
される半導体装置であって、複数の制御信号を受ける複
数の制御ピンと、第１のノードと第２のノードとの間に
並列に設けられる複数の内部回路と、複数の内部回路に
対応して設けられ、第１のノードと第２のノードとの間
の対応する内部回路を介する電流経路を遮断するための
複数のスイッチング手段と、複数の制御ピンのうちの所
定数の制御ピンから入力される所定数のビット数を有す
るビット信号に基づき、複数のスイッチング手段のオン
／オフを制御する制御手段とを備える。

【００１４】この第２の発明に係る半導体装置では、第
１のノードと第２のノードとの間の電流経路を遮断せず
に、内部回路全体のリーク電流を測定する。次に、複数
の内部回路のうち、リーク電流の検出を希望する内部回
路の電流経路を、ビット信号に基づき、対応するスイッ
チング手段により遮断する。そして、電流経路が遮断さ
れた内部回路以外の内部回路のリーク電流を測定する。
内部回路全体のリーク電流の値から、電流経路が遮断さ
れた内部回路以外の内部回路のリーク電流を除いたもの
が、電流経路が遮断された内部回路のリーク電流にな
る。

【００１５】このように第２の発明に係る半導体装置で
は、複数の内部回路に対応して設けられた複数のスイッ
チング手段のオン／オフを制御することにより、複数の
内部回路のうちの各内部回路について、非破壊でリーク
電流の検出ができる。このことは、半導体装置の選別や
不良解析に有効になる。

【００１６】さらに、この発明の第２の発明に係る半導
体装置では、制御ピンからビット信号を入力しているた
め、ビット信号を入力するための専用ピンを設ける必要
がなく、ピン数の増加を防止できる。

【００１７】さらに、この発明の第２の発明に係る半導
体装置では、ビット信号によりスイッチング手段のオン
／オフを制御しているため、ビット信号が入力される制
御ピンの数（ビット数）より多いスイッチング手段の制
御が可能となり、スイッチング手段を制御するためのピ
ン数の増加を防止できる。

【００１８】この発明の第３の発明に係る半導体装置
は、第１のノードと第２のノードとの間に並列に設けら
れる複数の内部回路と、複数の内部回路に対応して設け
られ、複数のスイッチング信号に応じて、第１のノード
と第２のノードとの間の対応する内部回路を介する電流
経路を遮断する複数のスイッチング手段と、待機時に第
２のノードに流れる、遮断されていない電流経路のリー
ク電流に応じた電流を取出すためのリーク電流取出手段
と、リーク電流に応じた電流と比較するための基準電流
を発生する基準電流発生手段と、リーク電流に応じた電
流と基準電流とを比較ノードにおいて比較し、その比較
結果をリーク電流の検出結果として出力する出力手段と
を備えている。

【００１９】この第３の発明に係る半導体装置では、複
数の内部回路のうち、リーク電流の検出を希望する内部
回路以外の内部回路の電流経路を、対応するスイッチン
グ手段により遮断する。このため、第２のノードには、
リーク電流の検出を望む内部回路に基づくリーク電流が
流れ込むことになる。この第２のノードに流れ込んだリ
ーク電流に応じた電流と基準電流とを比較して、基準電
流よりもリーク電流の方が大きいときには、電流経路の
遮断されていない内部回路に基づくリーク電流が異常と
いうことになる。また、基準電流とリーク電流とが同じ
大きさのときには、その基準電流の大きさがリーク電流
の大きさということになる。

【００２０】このように、第３の発明に係る半導体装置
では、対応するスイッチング手段により、リーク電流の
検出を希望する内部回路を選択できるため、複数の内部
回路のうちの各内部回路について、非破壊でリーク電流
の検出ができる。このことは、半導体装置の選別や不良
解析に有効になる。

【００２１】この発明の第４の発明に係る半導体装置
は、第１のノードと第２のノードとの間に並列に設けら
れる複数の内部回路と、複数の内部回路に対応して設け
られる複数のリーク検出手段とを備え、各リーク検出手
段は、待機時において、対応する内部回路のリーク電流
を検出する。

【００２２】この第４の発明に係る半導体装置では、複
数の内部回路に対応して複数のリーク検出手段が設けら
れているため、各内部回路について、非破壊でリーク電
流の検出ができる。このことは、半導体装置の完成品の
選別や不良解析に有効である。

【００２３】さらに、第４の発明に係る半導体装置で
は、複数の内部回路に対応して複数のリーク検出手段が
設けられているため、複数の内部回路に対して、リーク
電流の測定を同時に行なうことができ、試験時間の短縮
化を図ることができる。

【００２４】第４の発明に係る半導体装置は、好ましく
は、複数の内部回路に対応して設けられ、複数のスイッ
チング信号に応じて、第１のノードと第２のノードとの
間の対応する内部回路を介する電流経路を遮断する複数
のスイッチング手段をさらに備えることもできる。

【００２５】この場合には、複数の内部回路について同
時にリーク電流を測定することもできるし、各内部回路
について別々にリーク電流を測定することもできる。

【００２６】第４の発明に係る半導体装置は、好ましく
は、複数のリーク検出手段からの複数の検出結果を保持
する保持手段と、保持手段に保持された複数の検出結果
を選択して、外部に順次出力する外部出力手段をさらに
備えることもできる。

【００２７】この場合には、検出結果を出力するための
ピンを１つ設ければよく、内部回路の数に対応して検出
結果を出力するためのピンを複数設ける場合に比し、出
力ピンを少なくすることができる。

【００２８】第４の発明に係る半導体装置は、好ましく
は、複数のリーク検出手段からの複数の検出結果を保持
する保持手段と、保持手段に保持された複数の検出結果
を同時に外部に出力する外部出力手段とをさらに備える
こともできる。

【００２９】この場合には、複数の内部回路について、
検出結果を、順次出力する場合に比べ、検出結果を出力
する時間を少なくすることができる。

【００３０】さらに好ましくは、外部出力手段は、リー
ク電流検出モードでない動作モードで使用するピンから
検出結果を外部に出力することもできる。

【００３１】この場合には、検出結果を、リーク電流検
出モードでない動作モードで使用するピンから出力でき
るため、検出結果を出力するための専用のピンを設ける
必要がなく、半導体装置全体のピンの数を少なくするこ
とができる。

【００３２】この発明の第５の発明に係る半導体装置
は、内部電源電圧を供給する内部電源電圧供給線と、内
部電源電圧の供給を受ける内部電源電圧供給対象部と、
内部電源電圧供給対象部に接続され、待機時において、
内部電源電圧供給対象部を介して流れるリーク電流を検
出するためのリーク検出手段とを備える。

【００３３】このように、第５の発明に係る半導体装置
では、内部電源電圧供給対象部に対応してリーク検出手
段が設けられているため、内部電源電圧供給対象部自体
のリーク電流を検出でき、半導体装置全体の中からリー
ク電流の発生箇所を特定することができる。

【００３４】この発明の第６の発明に係る半導体装置で
は、第１のノードと第２のノードとの間に設けられる内
部回路と、半導体装置の待機時において、内部回路のリ
ーク電流を検出するリーク検出手段とを備え、リーク検
出手段は、第２のノードと内部回路との間のリーク電流
を検出する際に、第１のノードと内部回路との間の電流
経路を遮断する遮断手段と、基準電流を発生し、その基
準電流が現れるノードが第２のノードと内部回路との間
の電流経路に接続される基準電流発生手段とを含み、リ
ーク検出手段は、基準電流が現れるノードからの出力に
基づき、リーク電流を検出する。

【００３５】この第６の発明に係る半導体装置では、リ
ーク電流の検出を希望する経路（第２のノードと内部回
路との間の電流経路）でない他の経路（第１のノードと
内部回路との間の電流経路）を遮断する。そして、基準
電流が現れるノードからの出力に基づき、リーク電流を
検出する。ここで、第２のノードが接地電位を有し、第
１のノードが所定の電位を有するノードであるとする。
接地電位を有する第２のノードと内部回路との間の電流
経路にリークがある場合は、基準電流発生手段の基準電
流は接地電位を有する第２のノードに流れることにな
る。このため、基準電流が現れるノードからは、基準電
流発生手段が発生する基準電流よりも小さい電流が出力
されることになる。第１のノードと内部回路との間にリ
ークがない場合には基準電流が現れる出力ノードから
は、基準電流が出力されることになる。

【００３６】このように、第６の発明に係る半導体装置
では、リーク電流の検出を希望する内部回路に対応し
て、リーク検出手段を設けて、リーク電流を検出するた
め、半導体装置全体の中で、どの内部回路でリークが発
生しているかを特定できる。

【００３７】この発明の第７の発明に係る半導体装置で
は、内部電源電圧を発生する内部電源電圧発生手段と、
内部電源電圧の供給を受ける内部電源電圧供給対象部
と、内部電源電圧供給対象部に接続され、待機時に、リ
ーク電流を検出するためのリーク検出手段とを備える。

【００３８】この第７の発明に係る半導体装置では、リ
ーク電流の検出を希望する内部電源電圧供給対象部にリ
ーク検出手段が接続されており、半導体装置のどの部分
でリークが発生しているかを特定できる。

【００３９】好ましくは、内部電源電圧発生手段と、内
部電源電圧供給対象部との間に設けられるスイッチング
手段をさらに備えることもできる。このスイッチング手
段は、リーク電流検出モードに入るときは、オフにな
り、内部電源電圧発生手段と内部電源電圧供給対象部と
の電圧供給経路を遮断する。

【００４０】この場合には、リーク電流の発生に基づく
内部電源電圧発生手段の動作による電流の増加を防止で
き、リーク電流検出の障害を除去できる。

【００４１】この発明の第８の発明に係る半導体装置
は、内部電源電圧を供給するための内部電源電圧供給線
と、内部電源電圧の供給を受ける内部電源電圧供給対象
部と、内部電源電圧供給対象部に接続される半導体基板
と、半導体基板に接続され、内部電源電圧供給対象部と
半導体基板との間に流れるリーク電流を検出するリーク
検出手段とを備えている。

【００４２】この第８の発明に係る半導体装置では、リ
ーク電流の検出を希望する要素間（内部電源電圧供給対
象部と半導体基板との間）に対応して、リーク検出手段
を設けているため、半導体装置のどの要素間でリークが
発生しているかを特定できる。

【００４３】この発明の第９の発明に係る半導体装置
は、リーク電流の検出の対象となる複数のリーク電流検
出対象回路と、複数のリーク電流検出対象回路に対応し
て設けられ、対応したリーク電流検出対象回路のリーク
電流の検出を行なう複数のリーク検出手段とを備えてい
る。

【００４４】この第９の発明に係る半導体装置では、複
数のリーク電流検出対象回路に対応して複数のリーク検
出手段を設けているため、各リーク電流検出対象回路の
リーク電流の検出ができ、どのリーク電流検出対象回路
でリークが発生しているかを非破壊で特定できる。

【００４５】好ましくは、リーク電流を検出するとき
に、リーク電流検出対象回路への内部電源電圧の供給経
路を遮断するスイッチング手段をさらに備えることもで
きる。

【００４６】この場合には、リーク電流の発生に基づ
く、内部電源電圧を発生する内部電源電圧発生手段の動
作による電流の増加を防止でき、リーク電流検出の障害
を除去できる。

【００４７】

【発明の実施の形態】以下、本発明による半導体装置に
ついて図面を参照しながら説明する。

【００４８】（実施の形態１）図１は、本発明の実施の
形態１による半導体装置を示す概略ブロック図である。

【００４９】図１を参照して、実施の形態１による半導
体装置１は、内部回路ａ１〜ａ５、スイッチＳ１〜Ｓ
５、スイッチ制御ピンＰ１〜Ｐ５、ＶＣＣピンおよびＧ
ＮＤピンを備える。

【００５０】内部回路ａ１〜ａ５は、電源電位ＶＣＣを
有する第１のノードＮ１と接地電位ＧＮＤを有する第２
のノードＮ２との間に、スイッチＳ１〜Ｓ５を介して接
続される。スイッチＳ１〜Ｓ５は、ＰＭＯＳトランジス
タである。スイッチＳ１のゲートは対応するスイッチ制
御ピンＰ１に接続され、そのオン／オフはスイッチ制御
ピンＰ１からのスイッチ信号により制御される。なお、
他のスイッチＳ２〜Ｓ５についても同様である。

【００５１】半導体装置１の待機時のリーク電流を測定
することを考える。まず、スイッチＳ１〜Ｓ５をすべて
オンにして、内部回路ａ１〜ａ５全体のリーク電流をテ
スタ３で測定する。次に、内部回路ａ１〜ａ５を順次オ
フにしていき、リーク電流値をテスタ３にて測定する。
詳しく説明する。

【００５２】図２は、図１の半導体装置１のリーク電流
を測定する方法を説明するための図である。

【００５３】図１および図２を参照して、スイッチＳ１
〜Ｓ５をすべてオンにしているときの全体のリーク電流
は矢印ＲＡで示される値になる。内部回路ａ１に対応す
るＳ１のスイッチをオフにすると、トータルのリーク電
流ＲＡから内部回路ａ１のリーク電流（矢印Ｒａ１で示
す部分）を差し引いたリーク電流（矢印Ｒｂ１で示す部
分）がテスタ３にて測定される。

【００５４】次に、内部回路ａ１に対応すスイッチＳ１
をオンにして、内部回路ａ２に対応するスイッチＳ２を
オフにするとトータルのリーク電流ＲＡから内部回路ｂ
１のリーク電流（矢印Ｒａ２で示す部分）を差し引いた
リーク電流（矢印Ｒｂ２で示す部分）が、テスタ３にて
測定される。

【００５５】同様に、スイッチＳ３〜Ｓ５のオン／オフ
を繰り返せば、トータルのリーク電流ＲＡから、各内部
回路ａ１〜ａ５のリーク電流を差し引いたリーク電流
（Ｒｂ１〜Ｒｂ５）を観測することができる。このた
め、トータルのリーク電流ＲＡから、内部回路ａ１〜ａ
５のうちの１つの内部回路に対応するスイッチをオフに
したときのリーク電流を差し引くことで、そのオフにし
たスイッチに対応する内部回路のリーク電流が検出でき
る。

【００５６】このようにして検出した各内部回路ａ１〜
ａ５のリーク電流の値を、本来起こるべきリーク電流値
（異常と判断されないリーク電流値）と比較すれば、ど
の内部回路ａ１〜ａ５が異常なリーク電流を有している
かが判明する。

【００５７】以上のように、実施の形態１による半導体
装置では、複数の内部回路ａ１〜ａ５に対応して複数の
スイッチＳ１〜Ｓ５を設け、個々にそのオン／オフを制
御できる。このため、トータルのリーク電流ＲＡと、内
部回路ａ１〜ａ５のうちの１つの内部回路をオフにした
ときのリーク電流とをテスタ３にて計測できるため、そ
の差からそのオフにした内部回路のリーク電流を検出で
きる。このため、各内部回路による異常なリーク電流を
チップ非破壊にて探究することができる。このことは、
半導体装置の完成品の選別や不良解析に有効となる。

【００５８】なお、図１においては、スイッチＳ１〜Ｓ
５を電源線側（ＶＣＣ線側）に挿入したが、接地線側
（ＧＮＤ線側）に挿入してもよい。また、各内部回路ａ
１〜ａ５中のさらに細かい部分（回路の途中）にスイッ
チＳ１〜Ｓ５を設けてもよい。

【００５９】ここで、上述した内部回路ａ１〜ａ５は電
源電位ＶＣＣを供給するＶＣＣピンと接地電位ＧＮＤを
供給するＧＮＤピンから動作電圧の供給を受けている。
内部回路ａ１〜ａ５は、主に、半導体装置１の動作制御
を司る回路である。たとえば、ＣＭＯＳで構成されるロ
ジックや、アナログ回路などが含まれる。

【００６０】（実施の形態２）図３は、本発明の実施の
形態２による半導体装置を示す概略ブロック図である。

【００６１】図３を参照して、実施の形態２による半導
体装置１は、内部回路ａ１〜ａ５、スイッチＳ１〜Ｓ
５、制御回路５、テストパッド（後述するテスト信号Ｔ
Ｓを受けるパッド）ＴＳ、ビットパッド（後述するテス
トビットを受けるパッド）Ｔ１〜Ｔ３、ＶＣＣピンおよ
びＧＮＤピンを含む。なお、図１と同様の部分について
は同一の参照符号を付しその説明を適宜省略する。

【００６２】図３を参照して、各内部回路ａ１〜ａ５と
ＶＣＣピンより供給される電源線とがＰＭＯＳトランジ
スタで構成されたスイッチＳ１〜Ｓ５を介して接続され
ている点は、図１の半導体装置１と同様である。また、
スイッチＳ１〜Ｓ５のゲートノードが個別に制御される
ようになっている点も図１の半導体装置１と同様であ
る。

【００６３】図１の半導体装置１では、スイッチＳ１〜
Ｓ５のゲートが、外部からスイッチ制御ピンＰ１〜Ｐ５
を介して入力されるスイッチ信号により制御されている
のに対し、実施の形態２による半導体装置１では、外部
よりテストパッドＴＳを介して入力されるテスト信号Ｔ
Ｓと、外部より３つのビットパッドＴ１〜Ｔ３を介して
入力される３つのテストビットＴ１〜Ｔ３（以下、３つ
のテストビットＴ１〜Ｔ３を、１組として、「テストビ
ット信号」と呼ぶ場合もある）により制御される点で相
違する。以下、詳細に説明する。

【００６４】テスト信号ＴＳとは、リーク電流測定モー
ドに入るための信号である。すなわち、各内部回路ａ１
〜ａ５のリーク電流を測定するときに、入力されるテス
トビット信号Ｔ１〜Ｔ１が示す情報（どのスイッチＳ１
〜Ｓ５を選択するかを表わす情報）を変換してスイッチ
Ｓ１〜Ｓ５に信号として伝達できるように、制御回路５
の機能を活性化する信号である。制御回路５は、このよ
うなテスト信号ＴＳを受けて、入力されるテストビット
信号Ｔ１〜Ｔ３の情報に基づき、スイッチＳ１〜Ｓ５の
うち、１個のスイッチをオフにするような信号を発生す
る。

【００６５】図３の半導体装置１では、スイッチＳ１〜
Ｓ５が５個配置されているため、このスイッチＳ１〜Ｓ
５のオン／オフを制御するために必要なテストビット信
号Ｔ１〜Ｔ３は３ビットでよい。ここで、一般的に、テ
ストビット信号のビット数ＢＮとスイッチの数との関係
は次式で表わされる。

【００６６】２^BN≧スイッチ数すなわち、３ビットのテストビット信号で、最大８つの
スイッチのオン／オフを制御することができる。なお、
各内部回路のリーク電流の測定方法については実施の形
態１（図１）と同様である。

【００６７】図４は、制御回路（デコード回路）５の詳
細を示す回路図の一例である。図４を参照して、制御回
路５は、インバータ７〜１１およびＡＮＤ回路ＡＮ１〜
ＡＮ５を含む。内部回路ａ１〜ａ５全体のリーク電流を
測定するときには、「Ｌ」レベルのテスト信号ＴＳが入
力される。これにより、ＡＮＤ回路ＡＮ１〜ＡＮ５から
は、「Ｌ」レベルのスイッチ信号Ｄａ１〜Ｄａ５が出力
される。

【００６８】スイッチＳ１〜Ｓ５は、この「Ｌ」レベル
のスイッチ信号Ｄａ１〜Ｄａ５を受け、すべてオンにな
る。なお、スイッチ信号Ｄａ１は、スイッチＳ１に、ス
イッチ信号Ｄａ２はスイッチＳ２に、スイッチ信号Ｄａ
３はスイッチＳ２に、スイッチ信号Ｄａ４はスイッチＳ
４に、スイッチ信号Ｄａ５はスイッチＳ５に入力され
る。

【００６９】各内部回路におけるリーク電流を検出しよ
うとするときには、「Ｈ」レベルのテスト信号ＴＳをＡ
ＮＤ回路ＡＮ１〜ＡＮ５に入力にする。そして、リーク
電流の検出を希望する内部回路に対応するスイッチをオ
フにするようなテストビット信号Ｔ１〜Ｔ３を入力す
る。たとえば、内部回路ａ５に対応するスイッチＳ５を
オフにしたいときには、Ｔ１＝１、Ｔ２＝１、Ｔ３＝０
のテストビット信号を入力する。そうすると、「Ｈ」レ
ベルのスイッチ信号ＤＡ５が出力され、スイッチＳ５が
オフになる。

【００７０】なお、ここまでは、複数の内部回路の全体
のリーク電流と、リーク電流の検出を希望する内部回路
以外の内部回路のリーク電流とを測定し、その差を求め
ることにより、リーク電流の検出を希望する内部回路の
リーク電流を測定していた。しかし、図３において、リ
ーク電流の検出を希望する内部回路に対応するスイッチ
のみをオンにし、他の内部回路に対応するスイッチをす
べてオフにすることにより、リーク電流の検出を希望す
る内部回路のリーク電流を測定できる。この場合の制御
回路５について詳しく説明する。

【００７１】図５は、図３の制御回路５の詳細を示す回
路図の他の例である。図５を参照して、制御回路５は、
インバータ７〜１１，ＩＮ１〜ＩＮ５およびＡＮＤ回路
ＡＮ１〜ＡＮ５，ＢＮ１〜ＢＮ５を含む。

【００７２】図４の制御回路ではスイッチ信号で選択さ
れるスイッチ以外のスイッチがオン状態になるのに対し
て、図５の制御回路では、スイッチ信号で選択されるス
イッチのみがオン状態になるものである。すなわち、各
内部回路のリーク電流を検出しようとするときには、
「Ｈ」レベルのテスト信号ＴＳを入力するとともに、リ
ーク電流の検出を希望する内部回路に対応するスイッチ
がオンになるようなテストビット信号Ｔ１〜Ｔ３を入力
する。なお、スイッチ信号Ｄａ１〜Ｄａ５は、図４の場
合と同様に、それぞれスイッチＳ１〜Ｓ５に対応する。

【００７３】以上のように、実施の形態２による半導体
装置１では、複数の内部回路ａ１〜ａ５に対応して複数
のスイッチＳ１〜Ｓ５を設け、そのスイッチのオン／オ
フをテスト信号ＴＳおよびテストビット信号Ｔ１〜Ｔ３
により制御しているため、各内部回路についてのリーク
電流をチップ非破壊にて検出できる。すなわち、複数の
内部回路があっても、異常なリーク電流が生じている１
つの内部回路を特定することができる。このことは、半
導体装置の完成品の選別や不良解析に有効となる。

【００７４】さらに、図１の半導体装置１ではスイッチ
の数と同じ数のスイッチ制御ピン（パッド）が必要にな
るのに対し、実施の形態２の半導体装置１では、スイッ
チのオン／オフをテスト信号ＴＳおよびテストビット信
号Ｔ１〜Ｔ３により制御しているため、スイッチの数と
同じ数のテストパッドおよびビットパッドが不要とな
り、スイッチのオン／オフを制御するために必要な信号
を入力するためのパッド数（ピン数）を大幅に削減する
ことができる。

【００７５】このスイッチのオン／オフを制御するため
の信号を入力するためのパッド数（ピン数）を大幅に削
減できるという効果は、スイッチの数が増加するほど顕
著になる。たとえば、図１のようにスイッチの数に対応
してスイッチ制御ピンを設けるとすると、８個のスイッ
チがある場合には８個のスイッチ制御信号ピンが必要と
なるのに対し、実施の形態２の半導体装置１では、８個
のスイッチを制御するためには、１つのテストパッドお
よび３つのビットパッドを設けるだけでよく、テストパ
ッドおよびビットパッドの数を変えることなく、最大８
個のまでのスイッチを制御することができる。

【００７６】次に実施の形態２の変更例による半導体装
置について説明する。実施の形態２の変更例における半
導体装置は、図３の半導体装置において、テストパッド
ＴＳおよびビットパッドＴ１，Ｔ２，Ｔ３の代わりに、
アドレスピンＡ０，Ａ１，Ａ２，Ａ３を設けたものであ
る。このアドレスピンは、図示しないメモリセルアレイ
のアドレスを指定するためのアドレス信号を入力するた
めのピンである。すなわち、実施の形態２では、スイッ
チＳ１〜Ｓ５を制御するための信号を入力する専用のパ
ッドＴＳ，Ｔ１〜Ｔ３を設けているのに対し、その変更
例ではスイッチＳ１〜Ｓ５を制御するための信号をアド
レスピンＡ０〜Ａ３から入力する点で相違する。なお、
リーク電流の検出方法については、実施の形態２による
半導体装置１と同様である。以下、実施の形態１で用い
た図３の半導体装置１を、実施の形態２の変更例による
半導体装置として説明を行なう。ここで、半導体装置１
が、ダイナミックランダムアクセスメモリ（以下、「Ｄ
ＲＡＭ」という）の場合について説明する。

【００７７】図６は、実施の形態２の変更例による半導
体装置の動作の説明をするためのタイミング図である。

【００７８】ここで、ＤＲＡＭにおいては、行アドレス
ストローブ信号／ＲＡＳと列アドレスストローブ信号／
ＣＡＳという制御信号が存在する。ＤＲＡＭが通常動作
（読み書き動作等）を行なう際には、行アドレスストロ
ーブ信号／ＲＡＳが「Ｌ」レベルに変化して活性化され
た後に、列アドレスストローブ信号ＣＡＳが「Ｌ」レベ
ルに変化して活性化され、通常動作を行なう。しかし、
この関係を逆にすることで、新たなモードを設定するこ
とが可能であり、この手法はＤＲＡＭの/CAS before /R
ASリフレッシュ（以下、「ＣＢＲリフレッシュ」とい
う）としてよく用いられている。

【００７９】図６を参照して、列アドレスストローブ信
号／ＣＡＳが時刻ｔ₁に「Ｌ」レベルに変化して、その
後、時刻ｔ₂に行アドレスストローブ信号／ＲＡＳが
「Ｌ」レベルに変化している。このような、行アドレス
ストローブ信号ＲＡＳと列アドレスストローブ信号／Ｃ
ＡＳの遷移のタイミングが上述したＣＢＲリフレッシュ
のタイミングである。

【００８０】このＣＢＲリフレッシュのタイミングで、
さらに、ある特定のピン（たとえば、アドレスピンＡ
０）を電源電位ＶＣＣよりもかなり高い値の電位（以
下、「スーパーＶ_IH」という）に設定することで新たな
モードに入る手法がある。実施の形態２の変更例では、
このようなＣＢＲタイミング＋スーパーＶ_IHを用いて、
リーク電流検出モードに入るものである。なお、変更例
では、スーパーＶ_IHは、アドレスピンＡ０から入力にさ
れる。この場合に、残りのアドレスピンＡ１〜Ａ３をテ
ストビット信号を入力するためのピンに割り当てる。

【００８１】図７は、図３のアドレスピンＡ１から入力
される、スイッチＳ１〜Ｓ５を制御するためのテストビ
ットＴ１を制御回路５に伝達するための回路を示す概略
ブロック図である。

【００８２】図７を参照して、ＤＲＡＭとしての半導体
装置１が、通常の動作を行なうときには、アドレスピン
Ａ１から入力されたアドレス信号は、アドレスバッファ
１３を介して、内部アドレス信号として出力される。Ｃ
ＢＲタイミング＋スーパーＶ _IHになったときに、リーク
電流検出モードに入るためのテスト信号ＴＳが作成さ
れ、このテスト信号ＴＳをマルチプレクサ１５が受け
る。このテスト信号ＴＳに応じて、マルチプレクサ１５
は、アドレスピンＡ１から入力された、スイッチＳ１〜
Ｓ５を制御するためのテストビットＴ１を制御回路５へ
伝達する。

【００８３】ここで、制御回路５としては、実施の形態
１と同様に、図４の制御回路および図５の制御回路を用
いることができる。

【００８４】以上のように、実施の形態２の変更例で
は、スイッチＳ１〜Ｓ５のオン／オフを制御するための
テストビット信号Ａ１〜Ａ３を、アドレスピンＡ０〜Ａ
３から入力している。さらに、外部からテスト信号ＴＳ
を入力する必要がない。このため、実施の形態１のよう
に、リーク電流を検出するための専用のパッド（ＴＳ，
Ｔ１〜Ｔ３）を設ける必要がなく、パッド数（ピン数）
の増加なくリーク電流検出のための回路を内蔵させるこ
とができる。

【００８５】さらに、実施の形態２とその変更例の相違
は、スイッチＳ１〜Ｓ５を制御するための信号（テスト
信号ＴＳ、テストビット信号Ｔ１〜Ｔ３）を入力るため
のピン（パッド）を専用に設けているか、通常使用する
ピン（パッド）を用いているかの相違しかない。このた
め、実施の形態２の変更例は実施の形態２と同様の効果
を奏する。

【００８６】なお、実施の形態２の変更例では、ＣＢＲ
タイミング＋スーパーＶ_IHを用いてリーク電流検出モー
ドに入ったが、リーク電流検出モードに入るためのテス
ト信号ＴＳを入力するための専用のピン（パッド）を備
えることもできる。この場合にも、上述した実施の形態
２の変更例と同様の効果を奏する。

【００８７】また、実施の形態２の変更例では、スイッ
チＳ１〜Ｓ５を制御するためのテストビット信号は、ア
ドレスピンＡ１〜Ａ３から入力したが、リーク電流検出
モード以外の半導体装置１の動作（読み書き動作等）を
制御するための制御信号を入力する制御信号パッド（ピ
ン）から入力してもよい。この場合にも、上述した実施
の形態２の変更例と同様の効果を奏する。

【００８８】（実施の形態３）図８は、本発明の実施の
形態３による半導体装置を示す概略ブロック図である。

【００８９】図８を参照して、実施の形態３による半導
体装置１は、内部回路ａ１〜ａ５、スイッチＳ１〜Ｓ
５、スイッチ制御ピンＰ１〜Ｐ５、ＶＣＣピン、ＧＮＤ
ピン、基準電位発生回路１７、出力回路（出力バッフ
ァ）１９およびリーク電流取出回路２１を含む。

【００９０】基準電流発生回路１７は、ＰＭＯＳトラン
ジスタ２３，２５を含む。リーク電流取出回路２１は、
ＮＭＯＳトランジスタ２７，２９，３１を含む。なお、
図１と同様の部分については同一の参照符号を付し、そ
の説明を適宜省略する。

【００９１】複数の内部回路ａ１〜ａ５は、第１のノー
ドＮ１と第２のノードＮ２との間に、複数のスイッチＳ
１〜Ｓ５を介して並列に接続される。リーク電流取出回
路２１の、接続手段としてのＮＭＯＳトランジスタ２７
は、第２のノードＮ２と第３のノードＮ３との間に接続
され、そのゲートにテスト信号ＴＳを受ける。

【００９２】リーク電流取出回路２１の、ＮＭＯＳトラ
ンジスタ３１とＮＭＯＳトランジスタ２９は、カレント
ミラー回路を構成するように接続される。ＮＭＯＳトラ
ンジスタ２９は、第２のノードＮ２と第３のノードＮ３
との間に接続される。ＮＭＯＳトランジスタ３１は、比
較ノードＮＣと第３のノードＮ３との間に接続される。

【００９３】基準電流発生回路１７のＰＭＯＳトランジ
スタ２３とＰＭＯＳトランジスタ２５とはカレントミラ
ー回路を構成するように接続される。ＰＭＯＳトランジ
スタ２５は、第１のノードＮ１と比較ノードＮＣとの間
に接続される。ＰＭＯＳトランジスタ２３は、第１のノ
ードＮ１と、電流を引抜くためのパッドＢＰ（以下、
「基準電流制御パッドＢＰ」という）との間に接続され
る。

【００９４】出力回路１９は、比較ノードＮＣと、リー
ク電流の検出結果を出力するためのパッドＯＰ（以下、
「出力パッドＯＰ」という）との間に接続される。

【００９５】このような実施の形態３による半導体装置
１は、リーク電流が異常であるか否かの判定をチップ内
部で行なうことを目的としている。リーク電流検出モー
ドではない通常動作時においては、ＮＭＯＳトランジス
タ２７のゲートには「Ｈ」レベルのテスト信号ＴＳが入
力されるため、電流は、ＮＭＯＳトランジスタ２７を介
して流れている。

【００９６】半導体装置１の待機時において、リーク電
流を測定する際、テスト信号ＴＳを「Ｌ」レベルにして
ＮＭＯＳトランジスタ２７をオフにする。こうすること
により、第２のノードＮ２に流れるリーク電流はダイオ
ード接続されたＮＭＯＳトランジスタ２９を介して流れ
る。ここで、ＮＭＯＳトランジスタ３１とＮＭＯＳトラ
ンジスタ２９はカレントミラー回路を構成しているた
め、ＮＭＯＳトランジスタ３１には、ＮＭＯＳトランジ
スタ２９を介して流れるリーク電流Ｉ_L1に応じた電流Ｉ
_L2（以下、便宜上、単に、「リーク電流Ｉ_L2」と呼ぶこ
とにする）が流れることになる。

【００９７】また、ＰＭＯＳトランジスタ２３とＰＭＯ
Ｓトランジスタ２５とはカレントミラー回路を構成する
ため、テスタ３により引抜いている定電流Ｉ_R1に応じた
電流Ｉ_R2（以下、「基準電流Ｉ_R2」という）を、ＰＭＯ
Ｓトランジスタ２５に取出すことができる。

【００９８】そして、比較ノードＮＣにおいて、ＰＭＯ
Ｓトランジスタ２５からの基準電流Ｉ_R2の供給能力と、
ＮＭＯＳトランジスタ３１のリーク電流Ｉ_L2の引抜き能
力とを比較する。すなわち、基準電流Ｉ_R2の値よりも、
リーク電流Ｉ_L2の値の方が大きければ、比較ノードＮＣ
の電位は「Ｌ」レベル側に振れる事になりリーク電流Ｉ
_L1が大きいことになる。基準電流Ｉ_R2の値よりもリーク
電流Ｉ_L2の値の方がより小さければ、比較ノードＮＣの
電位は「Ｈ」レベル側に振れることになり、リーク電流
が小さいことになる。

【００９９】このような、比較ノードＮＣにおける比較
結果を、インバータなどの増幅器からなる出力回路１９
で増幅した後、テスタ３に取出すことにより、リーク電
流Ｉ _L1を検出する。なお、たとえば、内部回路ａ１のリ
ーク電流を検出したい場合には、スイッチＳ１のみをオ
ンにし、他のスイッチＳ２〜Ｓ５をオフにすればよい。
すなわち、リーク電流を検出したい内部回路に対応する
スイッチのみをオンにすることで、スイッチがオンにな
った内部回路のリーク電流を検出できる。

【０１００】また、スイッチＳ１〜Ｓ５の制御に関して
は、実施の形態１と同様に、スイッチ制御ピンＰ１〜Ｐ
５から入力されるスイッチ信号によって行なう。ここ
で、検出すべきリーク電流の測定値、すなわち、リーク
電流Ｉ_L1が異常であるか否かを判断するための基準とな
る電流（基準電流Ｉ_R2）の値はテスタ３により外部から
引抜く定電流Ｉ_R1の値を変更することで可変できる。

【０１０１】以上のように、実施の形態３による半導体
装置１では、複数の内部回路ａ１〜ａ５に対応して複数
のスイッチＳ１〜Ｓ５を設けているため、そのスイッチ
Ｓ１〜Ｓ５のオン／オフをスイッチ信号Ｐ１〜Ｐ５で制
御することにより、リーク電流の検出を希望する内部回
路のみを選択できる。このため、各内部回路による異常
なリーク電流をチップ非破壊にて探究することができ
る。すなわち、異常なリーク電流を起こしている内部回
路（不良の発生場所）を特定できるようになる。このこ
とは、半導体装置の完成品の選別や不良解析に有効とな
る。

【０１０２】また、基準電流Ｉ_R2を変えていき、比較ノ
ードＮＣの電位レベルが、「Ｌ」レベルから「Ｈ」レベ
ルに変化するときの、基準電流Ｉ_R2を見れば、リーク電
流Ｉ _L2の大きさがわかる。比較ノードＮＣの電位レベル
が「Ｈ」レベルから「Ｌ」レベルに変化するときの基準
電流Ｉ_R2を見ることによっても、リーク電流Ｉ_L2を測定
することができる。このようにした場合でも、上記した
と同様の効果を奏する。

【０１０３】さらに、スイッチＳ１〜Ｓ５の制御は、ス
イッチ制御ピンＰ１〜Ｐ５から入力されるスイッチ信号
により行なっているが、実施の形態２で説明したよう
に、制御回路５を設け、テストパッドＴＳからのテスト
信号ＴＳおよびビットパッドＴ１〜Ｔ３からのテストビ
ット信号Ｔ１〜Ｔ３を用いてスイッチＳ１〜Ｓ５のオン
／オフの制御を行なうこともできる。この場合にも、実
施の形態２と同様の効果を奏するとともに、上記したと
同様の効果を奏する。

【０１０４】さらに、実施の形態２の変更例で説明した
ように、制御回路５を設け、アドレスピンＡ１〜Ａ３か
ら入力されるテストビット信号Ｔ１〜Ｔ３によりスイッ
チＳ１〜Ｓ５のオン／オフを制御することもできる。こ
の場合にも、実施の形態２の変更例と同様の効果を奏す
るとともに、上記したと同様の効果を奏する。

【０１０５】（実施の形態４）実施の形態４による半導
体装置は、リーク電流が異常であるか否かの判定をチッ
プ内部で行なうことを目的とし、さらに、定電流源を内
蔵することを目的としている。

【０１０６】図９は、本発明の実施の形態４による半導
体装置を示す概略ブロック図である。

【０１０７】図９を参照して、実施の形態４による半導
体装置は、内部回路ａ１〜ａ５、スイッチＳ１〜Ｓ５、
スイッチ制御ピンＰ１〜Ｐ５、ＶＣＣピン、基準電流制
御パッドＢＰ、出力パッドＯＰ、ＧＮＤピン、リーク電
流取出回路２１、基準電流発生回路１７および出力回路
１９を含む。

【０１０８】基準電流発生回路１７は、ＰＭＯＳトラン
ジスタ３３，３５，３７およびＮＭＯＳトランジスタ３
９，４１，４３を含む。リーク電流取出回路２１は、Ｎ
ＭＯＳトランジスタ２７，２９，３１を含む。なお、図
８と同様の部分については同一の参照符号を付しその説
明を適宜省略する。

【０１０９】基準電流発生回路１７のＰＭＯＳトランジ
スタ３３，３５，３７は、カレントミラー回路を構成す
る。基準電流発生回路１７のＮＭＯＳトランジスタ４
３，４１はカレントミラー回路を構成する。ＰＭＯＳト
ランジスタ３３と、ＮＭＯＳトランジスタ４３は、第１
のノードＮ１と第３のノードＮ３との間に直列に接続さ
れる。ＰＭＯＳトランジスタ３５とＮＭＯＳトランジス
タ３９，４１は第１のノードＮ１と第３のノードＮ３と
の間に直列に接続される。ＰＭＯＳトランジスタ３７
は、第１のノードＮ１と比較ノードＮＣとの間に接続さ
れる。

【０１１０】ここで、図９の半導体装置１が図８の半導
体装置１と異なるのは、基準電流発生回路１７である。
したがって、リーク電流Ｉ_L1に応じた電流Ｉ_L2を取出し
て、基準電流Ｉ_R2と比較し、その比較結果を出力回路１
９により増幅してテスタ３にリーク電流の検出結果とし
て取出す点は実施の形態３と同様である。すなわち、リ
ーク電流の検出方法については、実施の形態３と同様で
あり、基準電流Ｉ_R2の発生の仕方が異なるだけである。
なお、ＰＭＯＳトランジスタ３７に相当するのが図８の
ＰＭＯＳトランジスタ２５である。

【０１１１】図８の基準電流発生回路１７が、外部から
引抜く定電流Ｉ_R1の大きさを変えることにより基準電流
Ｉ_R2を可変していたのに対し、図９の基準電流発生回路
１７は、ＰＭＯＳトランジスタ３９に印加する電圧を変
え、そこに流れる電流Ｉ_R1を変化させることにより基準
電流Ｉ_R2を可変している点が相違する。

【０１１２】すなわち、図８の基準電流発生回路１７が
定電流源を持たないのに対し、図９の基準電位発生回路
１７は定電流源（ＰＭＯＳトランジスタ３３，３５から
なるカレントミラーおよびＮＭＯＳトランジスタ４３，
４１からなるカレントミラーで構成される定電流発生回
路）を内蔵している点で相違する。この定電流発生回路
から発生される定電流Ｉ_R1の値は、抵抗として用いてい
るＮＭＯＳトランジスタ３９のゲート電位を、外部から
変化させることで変えることができる。この定電流Ｉ_R1
の値に応じて、基準電流Ｉ_R2が変化する。

【０１１３】以上のように、実施の形態４による半導体
装置１は基準電流Ｉ_R2の大きさの調整の仕方が実施の形
態３による半導体装置と異なるだけである。このため、
実施の形態４の半導体装置においても、実施の形態３の
半導体装置と同様の効果を奏する。

【０１１４】（実施の形態５）図１０は本発明の実施の
形態５による半導体装置を示す概略ブロック図である。

【０１１５】図１０を参照して、実施の形態５による半
導体装置１は、テスト対象回路４７、基準電流発生回路
１７、制御回路４５、テストパッドＴＳおよびビットパ
ッドＴ１〜Ｔ３を含む。基準電流発生回路１７は、ＮＭ
ＯＳトランジスタ４９，５１，５３，５５，５７，５
９、ＰＭＯＳトランジスタ６１，６３および抵抗素子６
５を含む。なお、図３および図８と同様の部分には、同
一の参照符号を付して、その説明を適宜省略する。

【０１１６】ＰＭＯＳトランジスタ６１，６３はカレン
トミラー回路を構成する。ＮＭＯＳトランジスタ５５，
５７，５９はカレントミラー回路を構成する。ＰＭＯＳ
トランジスタ６１、ＮＭＯＳトランジスタ５５および抵
抗素子６５は、電源電位ＶＣＣを有するノードＮＡと接
地電位を有するノードＮＢとの間に直列に接続される。
ＮＭＯＳトランジスタ４９，５１，５３は、ＮＭＯＳト
ランジスタ５５に並列に接続される。

【０１１７】ＰＭＯＳトランジスタ６３およびＮＭＯＳ
トランジスタ５７は電源電位ＶＣＣを有するノードＮＤ
と接地電位を有するノードＮＥとの間に直列に接続され
る。ＮＭＯＳトランジスタ４９，５１，５３は、そのゲ
ートに制御回路５からの基準電流制御信号を受ける。

【０１１８】テスト対象回路４７は、図８または図９に
示すような、第１のノードＮ１と第２のノードＮ２との
間に、複数のスイッチＳ１〜Ｓ５を介して、並列に接続
される複数の内部回路ａ１〜ａ５および第２のノードＮ
２と第３のノードＮ３との間に接続されるＮＭＯＳトラ
ンジスタ２７を含んでいる。

【０１１９】このテスト対象回路４７に含まれるスイッ
チＳ１〜Ｓ５のゲートは、制御回路５からのスイッチ信
号を受け、スイッチＳ１〜Ｓ５のオン／オフは、実施の
形態２で説明したと同様にして制御回路５からのスイッ
チ信号により制御される。半導体装置１の通常動作時
は、テスト対象回路のＮＭＯＳトランジスタ２７のゲー
トには、「Ｈ」レベルのテスト信号ＴＳが入力され、電
流はＮＭＯＳトランジスタ２７を介して流れることにな
る。ここで、通常動作時には、ノードＮＡとノードＮＢ
との間の電流経路またはノードＮＤとノードＮＥとの間
の電流経路を遮断する必要がある。

【０１２０】半導体装置１の待機時においてリーク電流
を検出する際には、ＮＭＯＳトランジスタ２７のゲート
に「Ｌ」レベルのテスト信号ＴＳを入力し、ＮＭＯＳト
ランジスタ２７をオフにする。ここで、テスト対象回路
４７において、図８または図９に示すような第２のノー
ドＮ２と図１０の比較ノードＮＣとが接続されているた
め、リーク電流Ｉ_L1は、比較ノードＮＣに流れ込む。

【０１２１】そして、ノードＮＣにおいて、テスト対象
回路４７からのリーク電流Ｉ_L1の供給能力と基準電流Ｉ
_R2の引抜き能力とを比較し、その比較結果を出力回路１
９により増幅し出力パッドＯＰを介して、外部の図示し
ないテスタにリーク電流の検出結果として取出す。

【０１２２】基準電流Ｉ_R2の値よりもリーク電流Ｉ_L1の
値の方が大きいときには、比較ノードＮＣの電位は
「Ｈ」レベル側に振れることになり、リーク電流が大き
いことを示す。基準電位Ｉ_R2の値よりもリーク電流Ｉ_L1
の値の方が小さいときには、比較ノードＮＣの電位は
「Ｌ」レベル側に振れることになり、リーク電流が小さ
いことを示す。

【０１２３】なお、複数の内部回路のうち、リーク電流
の測定を希望する内部回路に対応するスイッチはオン状
態となっている。すなわち、リーク電流の測定を希望す
る内部回路に対応するスイッチのみをオンにし、それ以
外の内部回路に対応するスイッチはオフにしておく。

【０１２４】ここで、検出すべきリーク電流の測定値、
すなわち、リーク電流が異常であるか否かを判断するた
めの基準となる電流の値（基準電流Ｉ_R2の値）は、ＮＭ
ＯＳトランジスタ４９，５１，５３のオン／オフを制御
回路５からの基準電流制御信号により制御することによ
り可変できる。この基準電流Ｉ_R2の大きさの制御につい
て詳しく説明する。

【０１２５】ＮＭＯＳトランジスタ４９，５１，５３の
オン／オフを制御して、ＮＭＯＳトランジスタ５５に流
れる定電流Ｉ_R1の大きさを制御する。こうすることによ
り、定電流Ｉ_R1の大きさに応じて、基準電流Ｉ_R2の大き
さが変わることになる。すなわち、ＮＭＯＳトランジス
タ４９〜５３のうち、オンまたはオフになっている数を
変えることにより、定電流Ｉ_R1の大きさは変わる。さら
に、それぞれ能力が異なるＮＭＯＳトランジスタ４９〜
５３を設けることにより、オンにするＮＭＯＳトランジ
スタを変えることによっても、定電流Ｉ_R1の大きさを変
えることができる。なお、ＮＭＯＳ４９，５１，５３の
ゲートに入力される基準電流制御信号は、図４および図
５のスイッチ信号Ｄａ１〜Ｄａ５に対応するものであ
り、図４および図５のスイッチ信号Ｄａ１〜Ｄａ５と同
様に、ビットパッドＴ１〜Ｔ３から入力されるテストビ
ット信号によりコントロールされる。すなわち、実施の
形態２の図３で説明したように、制御回路５はテストビ
ット信号Ｔ１〜Ｔ３をデコードして、所定レベルの基準
電流制御信号を発生することになる。

【０１２６】以上のように、実施の形態５における半導
体装置１では、テスト対象回路４７に、複数の図示しな
い内部回路ａ１〜ａ５に対応して、複数のスイッチＳ１
〜Ｓ５を設け、その複数のスイッチＳ１〜Ｓ５のオン／
オフを個々に制御することにより、リーク電流の検出を
希望する内部回路に対応するスイッチのみをオンにする
ことができ、個々の内部回路のリーク電流の検出が可能
になる。すなわち、個々の内部回路について、異常なリ
ーク電流をチップ非破壊にて探究することができる。こ
のことは、半導体装置の完成品の選別や不良解析に有効
となる。

【０１２７】（実施の形態６）実施の形態６では、複数
の内部回路のリーク電流の検出結果を同時に出力できる
半導体装置について説明する。

【０１２８】図１１は、本発明の実施の形態６による半
導体装置を示す概略ブロック図である。

【０１２９】図１１を参照して、実施の形態６による半
導体装置は、内部回路ａ１〜ａ２およびリーク検出回路
Ｌ１〜Ｌ３を含む。

【０１３０】内部回路ａ１〜ａ２は、電源電圧ＶＣＣを
有する第１のノードＮ１と接地電位ＧＮＤを有する第２
のノードＮ２との間に並列に接続される。そして、各内
部回路ａ１〜ａ２に対応して、リーク検出回路Ｌ１〜Ｌ
３が、接地電位ＧＮＤを有する第２のノードの側に設け
られる。

【０１３１】ここで、内部回路ａ１〜ａ３については、
図１の内部回路ａ１〜ａ５と同様である。リーク電流を
検出して、リーク電流の検出結果Ｅ１〜Ｅ３を出力する
リーク検出回路Ｌ１〜Ｌ３は、たとえば、図８の基準電
流発生回路１７、出力回路１９およびリーク電流取出回
路２１を備えたものでもよく、リーク電流の検出方法に
ついては、実施の形態３（図８）で説明したのと同様で
ある。また、リーク検出回路Ｌ１〜Ｌ３は、図９の基準
電流発生回路１７、出力回路１９およびリーク電流取出
回路２１を設けていてもよい。この場合のリーク電流の
検出の方法は、実施の形態４（図９）で説明したのと同
様である。

【０１３２】図１２は、図１１のリーク検出回路Ｌ１〜
Ｌ３の詳細を示す回路図である。図１２を参照して、リ
ーク検出回路は、基準電流発生回路１７、出力回路１９
およびリーク電流取出回路２１を含む。基準電流発生回
路は、ＰＭＯＳトランジスタ６７，６９および定電流源
７９を含む。リーク電流取出回路２１は、ＮＭＯＳトラ
ンジスタ７１，７３，７５，７６およびインバータ７７
を含む。

【０１３３】ＮＭＯＳトランジスタ６７，６９はカレン
トミラー回路を構成する。ＰＭＯＳトランジスタ６９と
ＮＭＯＳトランジスタ７１は、電源電位ＶＣＣを有する
ノードと接地電位ＧＮＤを有する第２のノードとの間に
直列に接続される。出力回路１９は比較ノードＮＣにそ
の入力ノードが接続される。ＮＭＯＳトランジスタ７
１，７５はカレントミラー回路を構成する。

【０１３４】ＮＭＯＳトランジスタ７３とＮＭＯＳトラ
ンジスタ７５とは第３のノードＮ３と第２のノードＮ２
との間に直列に接続される。ＮＭＯＳトランジスタ７６
は、第３のノードＮ３と第２のノードＮ２との間に接続
される。ＮＭＯＳトランジスタ７３は、インバータ７７
を介してそのゲートにテスト信号／ＴＳを受ける。ＮＭ
ＯＳトランジスタ７６は、そのゲートにテスト信号／Ｔ
Ｓを受ける。図１２のリーク検出回路が、たとえば、図
１１のリーク検出回路Ｌ１であるとしたならば、図１２
の第３のノードＮ３と図１１の第３のノードＮ３とが接
続されることになる。

【０１３５】リーク電流検出モードではない通常の動作
時においては、テスト信号／ＴＳが「Ｈ」レベルに設定
されるため、ＮＭＯＳトランジスタ７３がオフになり、
ＮＭＯＳトランジスタ７６がオンになる。このため、Ｎ
ＭＯＳトランジスタ７６を介して電流が流れることにな
る。すなわち、第３のノードＮ３と第２のノードＮ２と
が接続されることになる。

【０１３６】半導体装置の待機時において、リーク電流
を検出する際には、テスト信号／ＴＳが「Ｌ」レベルに
設定されるため、ＮＭＯＳトランジスタ７３がオンにな
り、ＮＭＯＳトランジスタ７６がオフになる。このた
め、リーク電流Ｉ_L1は、ＮＭＯＳトランジスタ７３を介
して流れることになる。そしてＮＭＯＳトランジスタ７
１，７５はカレントミラー回路を構成するため、リーク
電流Ｉ_L1に応じた電流Ｉ _L2がＮＭＯＳトランジスタ７１
を介して流れることになる。

【０１３７】一方、定電流発生源７９からの定電流の大
きさに応じた基準電流Ｉ_RがＰＭＯＳトランジスタ６９
を介して流れることになる。そして、比較ノードＮＣに
おいて、ＰＭＯＳトランジスタ６９の基準電流Ｉ_Rの供
給能力と、ＮＭＯＳトランジスタ７１のリーク電流に応
じた電流Ｉ_L2の引抜き能力とを比較し、その比較結果
を、出力回路１９により増幅して、リーク電流の検出結
果Ｅとして出力する。

【０１３８】基準電流Ｉ_Rの電流の値が、リーク電流に
応じた電流Ｉ_L2の値よりも大きいときには、比較ノード
ＮＣの電位が「Ｈ」レベル側に振れることになり、リー
ク電流が小さいことになる。基準電流Ｉ_Rの値がリーク
電流に応じた電流Ｉ_L2の値より小さいときには、比較ノ
ードＮＣの電位が「Ｌ」レベル側に振れることになり、
リーク電流が大きいことになる。

【０１３９】また、基準電流Ｉ_Rの大きさを変えてい
き、比較ノードＮＣの電位が「Ｈ」レベルから「Ｌ」レ
ベルに変わるとき、または、比較ノードＮＣの電位が
「Ｌ」レベルから「Ｈ」レベルに変わるときの基準電流
Ｉ_Rの大きさを見ることにより、リーク電流に応じた電
流Ｉ_L2を測定できる。

【０１４０】なお、検出すべきリーク電流の測定値、す
なわち、リーク電流が異常であるか否かを判断するため
の基準となる電流の値（基準電流Ｉ_Rの値）は、基準電
流発生源７９からの定電流を変更することで可変でき
る。ここで、定電流を発生する定電流源７９は、チップ
内部に設けているが、この定電流は、チップ外部から与
えてもよい。

【０１４１】図１３は、図１１のリーク電流の検出結果
Ｅ１〜Ｅ３を、外部に出力するための外部出力回路を示
す概略ブロック図である。

【０１４２】図１３を参照して、外部出力回路は、レジ
スタ９５、セレクタ９７、出力バッファ９９、および出
力ピン１０１を含む。図１１のリーク検出回路Ｌ１〜Ｌ
３から、同時にリーク電流検出結果Ｅ１〜Ｅ３が出力さ
れた場合には、レジスタ９５にリーク電流検出結果Ｅ１
〜Ｅ３が一旦格納される。

【０１４３】そして、セレクタ９７が、順次、選択して
出力する。選択して出力されたリーク電流検出結果は出
力バッファ９９および出力ピン１０１を介して外部に出
力される。なお、出力ピン１０１は、リーク電流検出結
果の出力のための専用のピンであってもよいし、半導体
装置が通常動作時に使用しているピン（たとえば、読出
データ出力ピンなど）であってもよい。

【０１４４】図１４は、図１１のリーク検出回路Ｌ１〜
Ｌ３から出力されるリーク電流の検出結果Ｅ１〜Ｅ３を
外部に出力するための外部出力回路の他の例を示す概略
ブロック図である。図１４を参照して、外部出力回路
は、レジスタ９５、出力バッファ１０３，１０５，１０
７および出力ピン１０９，１１１，１１３を含む。図１
１のリーク検出回路Ｌ１〜Ｌ３から出力されたリーク電
流検出結果Ｅ１〜Ｅ３は、一旦レジスタ９５に格納され
る。そして、リーク電流検出結果Ｅ１〜Ｅ３は、対応す
る出力バッファ１０３〜１０７および対応する出力ピン
１０９〜１１３を介して外部に同時に出力される。な
お、出力ピン１０９〜１１３は、図１３の出力ピン１０
１と同様である。

【０１４５】図１５は、図１１のリーク検出回路Ｌ１〜
Ｌ３から出力されるリーク電流検出結果Ｅ１〜Ｅ２を外
部に出力するための外部出力回路のさらに他の例を示す
概略ブロック図である。

【０１４６】図１５を参照して、外部出力回路は、レジ
スタ９５、ＡＮＤ回路１０５、出力バッファ９９および
出力ピン１０１を含む。図１５を参照して、図１１のリ
ーク検出回路Ｌ１〜Ｌ３から出力されたリーク電流検出
結果Ｅ１〜Ｅ３は、レジスタ９５に一旦格納される。そ
して、ＡＮＤ回路１０５によって、リーク電流検出結果
Ｅ１〜Ｅ３の論理をとる。すなわち、リーク電流検出結
果Ｅ１〜Ｅ３のうち、１つでも「Ｌ」レベルになってい
ると、ＡＮＤ回路１０５は、「Ｌ」レベルの信号を出力
する。すなわち、リーク電流検出結果Ｅ１〜Ｅ３のうち
１つが「Ｌ」レベルにあるということは、図１２の比較
ノードＮＣが「Ｌ」レベルにあることになり、異常なリ
ーク電流が発生していることになる。

【０１４７】一方、リーク電流検出結果Ｅ１〜Ｅ３が、
すべて「Ｈ」レベルにあるときは、ＡＮＤ回路１０５
は、「Ｈ」レベルの信号を出力することになる。すなわ
ち、リーク電流検出結果Ｅ１〜Ｅ３が、すべて「Ｈ」レ
ベルにあるということは、図１２の比較ノードＮＣの電
位が「Ｈ」レベルにあることになり、異常なリーク電流
でないことを示す。ＡＮＤ回路１０５からの出力は、出
力バッファ９９および出力ピン１０１を介して外部に出
力される。なお出力ピン１０１については、図１３の出
力ピン１０１と同様である。

【０１４８】このように、図１５の外部出力回路では、
リーク電流検出結果Ｅ１〜Ｅ３の論理をとって、基準電
流Ｉ_Rを超えるリーク電流の有無を判断し、その判断結
果を外部に出力する。

【０１４９】以上のように、実施の形態６による半導体
装置では、複数の内部回路ａ１〜ａ３に対応して複数の
リーク検出回路Ｌ１〜Ｌ３を設けており、各内部回路の
リーク電流を個々に検出することができる。すなわち、
各内部回路による異常なリーク電流をチップ非破壊にて
探究することができる。このため、異常なリーク電流が
発生している内部回路の特定（不良の発生場所の特定）
が可能となる。このことは、半導体装置の完成品の選別
や不良解析に有効となる。

【０１５０】さらに、リーク電流の測定を、複数の内部
回路ａ１〜ａ３について、同時に行なうことができるの
で、試験時間の短縮化を図ることができる。

【０１５１】さらに、図１３の外部出力回路を設けるこ
とにより、複数のリーク電流検出結果がある場合でも、
出力ピンは１つでよく、リーク電流検出結果の数に応じ
て出力ピンが設けられている場合に比し、出力ピンの数
を少なくすることができる。

【０１５２】また、図１４の外部出力回路を設けた場合
には、複数のリーク電流検出結果を同時に出力できるた
め、出力するための時間が少なくてすむ。

【０１５３】また、図１５の外部出力回路を設けた場合
には、図１３の外部出力回路を設けた場合と同様の効果
を奏する。

【０１５４】なお、第１のノードＮ１と各内部回路ａ１
〜ａ３との間に、実施の形態１〜５と同様なスイッチを
設けることにより、そのスイッチのオン／オフを実施の
形態１〜５と同様に制御することもでき、この場合に
は、各リーク検出回路Ｌ１〜Ｌ３の活性／非活性が別々
に制御できる。

【０１５５】（実施の形態７）図１１の半導体装置で
は、リーク検出回路Ｌ１〜Ｌ３を、内部回路ａ１〜ａ３
と接地電位ＧＮＤを有する第２のノードＮ２との間に設
けているのに対し、実施の形態７による半導体装置で
は、内部回路ａ１〜ａ３と電源電位ＶＣＣを有する第１
のノードＮ１との間にリーク検出回路Ｌ１〜Ｌ３を設け
ている点で相違する。

【０１５６】図１６は、実施の形態７による半導体装置
を示す概略ブロック図である。図１６を参照して、実施
の形態７による半導体装置は、内部回路ａ１〜ａ３およ
びリーク検出回路Ｌ１〜Ｌ３を含む。なお、図１１と同
様の部分については同一の参照符号を付し、その説明を
適宜省略する。

【０１５７】内部回路ａ１〜ａ３は、電源電位ＶＣＣを
有する第１のノードＮ１と接地電位ＧＮＤを有する第２
のノードＮ２との間に並列に接続される。そして、内部
回路ａ１〜ａ３に対応して、内部回路ａ１〜ａ３と電源
電位ＶＣＣを有する第１のノードＮ１との間にリーク検
出回路Ｌ１〜Ｌ３が設けられる。

【０１５８】図１７は、図１６のリーク検出回路Ｌ１〜
Ｌ３の詳細を示す回路図である。図１７を参照して、リ
ーク検出回路は、基準電流発生回路１７、出力回路１９
およびリーク電流取出回路２１を含む。基準電流発生回
路１７は、定電流源７９およびカレントミラー回路を構
成するＮＭＯＳトランジスタ８１，８３を含む。リーク
電流取出回路２１は、ＰＭＯＳトランジスタ８９，９
１、インバータ９３およびカレントミラー回路を構成す
るＰＭＯＳトランジスタ８５，８７を含む。

【０１５９】ＰＭＯＳトランジスタ８５とＮＭＯＳトラ
ンジスタ８３とは、第１のノードＮ１と接地電位ＧＮＤ
を有するノードとの間に直列に接続される。出力回路１
９の入力ノードは、比較ノードＮＣに接続される。ＰＭ
ＯＳトランジスタ８７とＰＭＯＳトランジスタ８９と
は、第１のノードＮ１と第３のノードＮ３との間に接続
される。

【０１６０】ＰＭＯＳトランジスタ９１は、第１のノー
ドＮ１と第３のノードＮ３との間に接続される。ＰＭＯ
Ｓトランジスタ８９は、そのゲートに、インバータ９３
を介して、テスト信号ＴＳを受ける。ＰＭＯＳトランジ
スタ９１は、そのゲートに、テスト信号ＴＳを受ける。
なお、図１７のリーク検出回路が図１６のリーク検出回
路Ｌ１とした場合は、図１６の第３のノードＮ３と図１
７の第３のノードＮ３とが接続されることになる。

【０１６１】リーク電流の検出を行なわない半導体装置
の通常動作時には、テスト信号ＴＳが「Ｌ」レベルに設
定され、ＰＭＯＳトランジスタ８９がオフし、ＰＭＯＳ
トランジスタ９１がオンになる。すなわち、電流はＰＭ
ＯＳトランジスタ９１を介して流れることになる。

【０１６２】半導体装置の待機時に、リーク電流を検出
する際には、「Ｈ」レベルに、テスト信号ＴＳが設定さ
れ、ＰＭＯＳトランジスタ８９がオンになり、ＰＭＯＳ
トランジスタ９１がオフになる。すなわち、リーク電流
Ｉ_L1は、ＰＭＯＳトランジスタ８７を介して流れること
になる。そして、ＰＭＯＳトランジスタ８５，８７はカ
レントミラー回路を構成するため、リーク電流Ｉ_L1に応
じた電流Ｉ_L2を取出すことができる。

【０１６３】一方、定電流７９からの定電流に応じた基
準電流Ｉ_RがＮＭＯＳトランジスタ８３を介して流れ
る。比較ノードＮＣにおいて、ＰＭＯＳトランジスタ８
５のリーク電流に応じた電流Ｉ_L2の供給能力とＮＭＯＳ
トランジスタ８３の基準電流Ｉ _Rの引抜き能力とを比較
し、その比較結果を出力回路１９で増幅して、リーク電
流検出結果Ｅとして出力する。すなわち、リーク電流に
応じた電流Ｉ_L2の値が基準電流Ｉ_Rの値よりも大きいと
きには、比較ノードＮＣの電位が「Ｈ」レベル側に振れ
ることになり、リーク電流が大きいことを示す。リーク
電流に応じた電流Ｉ_L2の値が、基準電流Ｉ_Rより小さい
ときには、比較ノードＮＣの電位は「Ｌ」レベルにな
り、リーク電流が小さいことを示す。

【０１６４】なお、検出すべきリーク電流の測定値、す
なわち、異常なリーク電流か否かを判断するための基準
となる電流の値（基準電流Ｉ_Rの値）は、定電流源７９
からの定電流の大きさを変更することにより可変でき
る。ここで、定電流源７９はチップ内部に設けたが、基
準電流Ｉ_Rの電流の大きさを決定する定電流は、外部か
ら与えてもよい。

【０１６５】以上のように、実施の形態７による半導体
装置では、複数の内部回路ａ１〜ａ３に対応して複数の
リーク検出回路Ｌ１〜Ｌ３を設けているため、各内部回
路のリーク電流を検出することができる。すなわち、個
々の内部回路による異常なリーク電流をチップ非破壊に
て探究することができる。このため、異常なリーク電流
を発生している内部回路（不良の発生場所）を特定する
ことができる。このことは、半導体装置の完成品の選別
や不良解析に有効となる。

【０１６６】さらに、リーク電流の測定を複数の内部回
路ａ１〜ａ３について、同時に行なうことができるので
試験の時間の短縮化を図ることができる。

【０１６７】また、リーク電流検出結果Ｅ１〜Ｅ３を外
部に出力するための外部出力回路としては、図１３、図
１４または図１５の外部出力回路を用いることができ
る。この場合にも、図１３、図１４または図１５それぞ
れの効果を有する。

【０１６８】以上のことをまとめると、実施の形態７に
よる半導体装置と実施の形態６による半導体装置とで
は、リーク検出回路を接続する場所が電源電位ＶＣＣ側
か、接地電位ＧＮＤ側かの違いだけであるため、実施の
形態７による半導体装置は実施の形態６の半導体装置と
同様の効果を奏する。

【０１６９】（実施の形態８）実施の形態８では、自ら
が備える個別回路たとえば、インバータ回路などにおけ
るリーク電流の検出ができる半導体装置について説明す
る。

【０１７０】図１８は、本発明の実施の形態８による半
導体装置の詳細を示す回路図である。図１８を参照し
て、実施の形態８による半導体装置は、内部回路１１７
およびリーク検出回路１１９を含む。内部回路１１７
は、ＰＭＯＳトランジスタ１２１およびＮＭＯＳトラン
ジスタ１２３からなるインバータ回路である。リーク検
出回路１１９は、ＰＭＯＳトランジスタ１２５，１２
７，１２９および定電流源１３１を含む。

【０１７１】カレントミラー回路を構成するＰＭＯＳト
ランジスタ１２７，１２９および定電流１３１は、基準
電流発生回路を構成する。

【０１７２】ＰＭＯＳトランジスタ１２５，１２１およ
びＮＭＯＳトランジスタ１２３は、第１のノードＮ１と
第２のノードＮ２との間に直列に接続される。ＰＭＯＳ
トランジスタ１２７，１２９からなるカレントミラー回
路からの基準電流Ｉ_Rが現れるノードＮＯ１は、ＰＭＯ
Ｓトランジスタ１２１とＮＭＯＳ１２３からなるインバ
ータの出力ノードＮＯ２と接続される。すなわち、カレ
ントミラー回路のスレーブとしてのＰＭＯＳトランジス
タ１２７のドレイン（ノードＮＯ１）と、インバータ１
１７の出力ノードＮＯ２とが接続されることになる。Ｐ
ＭＯＳトランジスタ１２５のゲートには、テスト信号Ｔ
Ｓが入力される。

【０１７３】このような構成は、半導体装置の待機時に
おいて、内部回路１１７としてのＣＭＯＳインバータの
リーク電流を検出するためのものである。ここで、半導
体装置の待機時には、内部回路１１７としてのインバー
タの入力が「Ｌ」レベルの状態になっている。

【０１７４】ここで、内部回路１１７としてのインバー
タの入力は「Ｌ」レベルであるため、その出力は「Ｈ」
レベルとなるが、ＮＭＯＳトランジスタ１２３にリーク
電流が存在すると、そのインバータの出力は正確に
「Ｈ」レベルとはならずに誤動作する可能性がある。こ
のため、以下のようにしてリーク電流を検出する。

【０１７５】テスト信号ＴＳを「Ｈ」レベルにして、通
常の内部回路１１７としてのインバータへの電源電位Ｖ
ＣＣの供給経路を断つ。すなわち、「Ｈ」レベルのテス
ト信号ＴＳを入力して、ＰＭＯＳトランジスタ１２５を
オフにする。そして、定電流源１３１からの定電流源で
ＰＭＯＳトランジスタ１２７，１２９からなるカレント
ミラー回路を駆動させ、ＰＭＯＳトランジスタ１２７に
基準電流Ｉ_Rを発生させる。ここで、基準電流Ｉ_Rが現
れるノードＮＯ１において、ＮＭＯＳトランジスタ１２
３の電流引抜き能力とＰＭＯＳトランジスタ１２７の基
準電流Ｉ_Rの供給能力を比較する。ＮＭＯＳトランジス
タ１２３にリーク電流があった場合には、基準電流Ｉ_R
が現れるノードＮＯ１からの出力レベルが変化する。す
なわち、ＮＭＯＳトランジスタ１２３にリーク電流がな
い場合には、基準電流Ｉ_Rが現れるノードＮＯ１から
は、基準電流Ｉ_Rそのものが出力されることになるが、
ＮＭＯＳトランジスタ１２３にリーク電流があった場合
には、基準電流Ｉ_Rが現れるノードＮＯ１からは、基準
電流Ｉ_Rそのものより小さい電流が出力されることにな
る。

【０１７６】また、ＮＭＯＳトランジスタ１２３からの
リーク電流が、基準電流Ｉ_Rよりも大きければ、基準電
流Ｉ_Rが現れるノードＮＯ１からの出力レベルは「Ｌ」
レベルになる。ＮＭＯＳトランジスタ１２３からのリー
ク電流が基準電流Ｉ_Rよりも小さければ、基準電流Ｉ_R
が現れるノードＮＯ１からの出力レベルは「Ｈ」レベル
になる。

【０１７７】以上のように、実施の形態８による半導体
装置では、内部回路（インバータ回路１１７）に対応し
て、リーク検出回路を設けているため、複数の内部回路
が存在しても、各内部回路についてリーク電流を検出す
ることができる。すなわち、各内部回路による異常なリ
ーク電流をチップ非破壊にて探究でき、リーク電流の発
生している回路（不良が発生している場所）を特定でき
る。このことは、半導体装置の完成品の選別や不良解析
に有効となる。

【０１７８】また、上述したと同様にして半導体装置の
待機時において、内部回路１１７としてのインバータの
入力が「Ｈ」レベルである場合にもリーク電流の検出が
可能となる。この場合には、ＰＭＯＳトランジスタ１２
５を、第１のノードＮ１と内部回路１１７との間に設け
る代わりに、ＮＭＯＳトランジスタを第２のノードＮ２
と内部回路１１７との間に設ける。そして、ＰＭＯＳト
ランジスタ１２７，１２９からなるカレントミラー回路
の代わりに、２つのＮＭＯＳトランジスタからなるカレ
ントミラー回路を設け、そのカレントミラー回路からの
基準電流Ｉ_Rが現れるノードを、内部回路１１７として
のインバータの出力ノードＮＯ２に接続する。すなわ
ち、カレントミラー回路のスレーブとしてのＮＭＯＳト
ランジスタのドレインと内部回路１１７としてのインバ
ータの出力ノードＮＯ２とが接続されることになる。

【０１７９】半導体装置の待機時においてリーク電流を
測定する際には、第２のノードＮ２と内部回路１１７と
の間に設けたＮＭＯＳトランジスタをオフにする。そし
て、この場合には、ＰＭＯＳトランジスタ１２１の電流
供給能力と、２つのＮＭＯＳトランジスタで構成される
カレントミラー回路の基準電流Ｉ_Rの引抜き能力とを比
較することになる。

【０１８０】このようにした場合でも、図１８と同様の
効果を奏する。（実施の形態９）実施の形態９では、半導体装置、たと
えば、ＤＲＡＭにおいて発生する異常リーク電流を検出
するための回路構成について説明する。

【０１８１】ＤＲＡＭにおいては、メモリセルのセルプ
レートとストレージノード１という電極の間の薄い酸化
膜からなる誘電体膜に蓄積される電荷を蓄積情報として
用いる。このとき、通常のＤＲＡＭは、セルプレートを
ビット線振幅の１／２の電位、電源電位または接地電位
に設定する。ここで、もし、セルプレートとストレージ
ノードとの間にショート箇所が存在すると、メモリセル
のデータが破壊されるのみでなく、セルプレートからの
電流流出が発生し、１／２ＶＣＣ発生回路が動作して、
ＤＲＡＭの待機時の消費電流を増加させてしまう。ま
た、この増加した電流は製品としての価値を損なうとと
もに、異常リーク電流探究の障害となる。実施の形態９
はこのような問題点を解決するためになされたものであ
る。

【０１８２】図１９は、本発明の実施の形態９による半
導体装置としてのＤＲＡＭを示す概略ブロック図であ
る。

【０１８３】図１９を参照して、実施の形態９によるＤ
ＲＡＭは、１／２ＶＣＣ発生回路１３３、第１スイッチ
１３５、セルプレート１３７、ストレージノード１３
９、リーク検出回路１４７、電源１４９、第２スイッチ
１５１およびＰ型ウェル（基板）１４５を含む。Ｐ型ウ
ェル１４５は、Ｎ型拡散層１４１およびＰ型拡散層１４
３を含む。

【０１８４】１／２ＶＣＣ発生回路１３３は、第１スイ
ッチ１３５を介してセルプレート１３７と接続される。
セルプレート１３７にリーク検出回路１４７が接続され
る。電源１４９は、第２スイッチ１５１を介してＰ型拡
散層１４３と接続されるる。

【０１８５】ＤＲＡＭの待機時において、リーク電流を
検出する際には、第１スイッチ１３５をオフにし、１／
２ＶＣＣ発生回路１３３からセルプレート１３７に供給
されるビット線振幅の１／２の電位を遮断する。こうす
ることで、セルプレート１３７とストレージノード１３
９とのショートを原因とした１／２ＶＣＣ発生回路１３
３の動作による電流の増加が防止でき、リーク電流検出
の障害を除去することができる。

【０１８６】こうして、第１スイッチ１３５により、１
／２ＶＣＣ発生回路１３３からのパスを遮断した後、第
２スイッチ１５１をオンにして電源１４９からのパスを
作る。すなわち、電源１４９により、Ｐ型拡散層１４３
に電源電位を与え、ストレージノード１３９からセルプ
レート１３７へ電流が流れるようにする。こうすること
で、電源１４９からリーク検出回路１４７までの電流経
路ができたことになる。

【０１８７】次に、リーク電流を検出するためのリーク
検出回路１４７を活性化させ、セルプレート１３７とス
トレージノード１３９との間のリーク電流を検出する。
なお、リーク電流検出回路１４７としては、実施の形態
６〜８で用いたリーク検出回路を用いることができる。
さらに、リーク検出回路１４７では、実施の形態１〜５
で説明したリーク電流の検出方法およびそのリーク電流
の検出方法を実施するための回路を用いることもでき
る。

【０１８８】以上のように、実施の形態９による半導体
装置としてのＤＲＡＭでは、リーク電流を検出する際に
は、１／２ＶＣＣ発生回路１３３からの電圧の供給経路
を第１スイッチ１３５により遮断する。このため、セル
プレート１３７とストレージノード１３９との間のショ
ートに基づく１／２ＶＣＣ発生回路１３３の動作を原因
とした、セルプレート１３７への電流の増加を防止で
き、異常なリーク電流探究の障害を除去できる。

【０１８９】さらに、リーク電流の検出を希望する場所
（セルプレート１３７）に直接リーク検出回路１４７を
接続しているため、半導体装置全体の中から、不良の発
生場所（異常なリーク電流の発生場所）を特定すること
ができる。これにより、異常なリーク電流を示すチップ
に関しては検査段階で除去することができる。

【０１９０】なお、上記した説明では、セルプレート１
３７とストレージノード１３９とのリーク電流を計測し
たが、ワード線とセルプレートとの間のリーク電流も上
記したと同様にして検出することができる。すなわち、
ワード線とセルプレートとの間にリーク検出回路を配置
する。さらに、セルプレートとビット線との間のリーク
電流も上記したと同様に検出することができる。すなわ
ち、メモリセルキャパシタを構成するセルプレートとビ
ット線の位置する拡散層を介してその位置する基板（ウ
ェル）との間にリーク検出回路を配置する。さらに、ワ
ード線とビット線との間のリーク電流も上記したと同様
にして検出することができる。これらの場合にも、図１
９と同様の効果を奏する。

【０１９１】（実施の形態１０）図２０は、本発明の実
施の形態１０による半導体装置としてのＤＲＡＭを示す
概略ブロック図である。

【０１９２】図２０を参照して、実施の形態１０による
ＤＲＡＭは、ビット線１５３、電源１４９、スイッチ１
５５、Ｐ型ウェル１４５およびリーク検出回路１４７を
含む。Ｐ型ウェル１４５は、Ｎ型拡散層１４１を含む。

【０１９３】図２０を参照して、ビット線１５３は、Ｎ
型拡散層１４１に接続される。電源１４９は、スイッチ
１５５を介してビット線１５３に接続される。リーク検
出回路１４７は、Ｐ型ウェル１４５に接続される。

【０１９４】ここで、リーク検出回路１４７は図１９の
リーク検出回路１４７と同様である。また、電源１４９
は、図１９の電源１４９に対応し、スイッチ１５５は、
図１９の第２スイッチ１５１に対応する。

【０１９５】ＤＲＡＭの待機時に、リーク電流を測定す
る際には、スイッチ１５５をオンにし、電源１４９から
の電源電位をビット線１５３に供給する。そして、電源
１４９からリーク検出回路１４７までの電流経路を作
る。このようにした後リーク電流検出回路１４７にてビ
ット線１５３とＮ型拡散層１４１との間のリーク電流を
測定する。また、この場合には、ビット線１５３に供給
される、電源電位ＶＣＣの１／２の電位の供給を、停止
して測定することもできるし、１／２ＶＣＣの電位の供
給を停止しなくてもよい。また、スイッチ１５５をオフ
の状態で、ビット線１５３に１／２ＶＣＣの電位を供給
したままでもリーク電流を検出できる。

【０１９６】以上のように、実施の形態１０における半
導体装置としてのＤＲＡＭでは、希望する場所（ビット
線１５３とＮ型拡散層１４１との間）のリーク電流を検
出することができるため、半導体装置全体の中から、異
常なリーク電流を発生している場所（不良の発生場所）
を特定することができる。

【０１９７】さらに、図２０では、ビット線１５３とＮ
型拡散１４１との間のリーク電流を検出したが、上述し
たと同様にして、昇圧電源線とＮ型拡散層１４１との間
のリーク電流を検出することもできる。すなわち、図２
０のビット線１５３の代わりに、昇圧電源線を用いて、
上記したと同様にして、リーク検出回路１４７によりリ
ーク電流を検出する。

【０１９８】（実施の形態１１）実施の形態１１の半導
体装置としてのＤＲＡＭにおいては、複数のメモリセル
を有するメモリアレイを複数のサブメモリアレイに分割
する。そして、複数のサブメモリアレイに対応して複数
のリーク検出回路を設け、複数のリーク検出回路をサブ
メモリアレイごとに制御できるようにしたものである。
たとえば、図１９のような回路構成をチップ上に展開
し、複数のサブメモリアレイで制御するような場合であ
る。

【０１９９】図２１は、実施の形態１１による半導体装
置としてのＤＲＡＭを示す概略ブロック図である。

【０２００】図２１を参照して、実施の形態１１による
半導体装置（ＤＲＡＭ）１は、サブメモリアレイＭ１〜
Ｍ４、リーク検出回路Ｌ１〜Ｌ４、活性／非活性制御回
路１６１、出力制御回路１６３、スイッチ１５９および
１／２ＶＣＣ発生回路１５７を含む。

【０２０１】リーク電流を検出しない時には、スイッチ
１５９はオンとなり、１／２ＶＣＣ発生回路１５７か
ら、ビット線振幅の１／２の電位がサブメモリアレイＭ
１〜Ｍ４に供給される。

【０２０２】リーク電流を検出する際には、スイッチ１
５９をオフにし、１／２ＶＣＣ発生回路１５７からの電
圧供給経路を遮断する。このスイッチ１５９は、リーク
電流検出モードに入ることを示すテスト信号ＴＳに応じ
てオフにされる。

【０２０３】活性／非活性制御回路１６１は、テスト信
号ＴＳにより、デコード動作を開始する。すなわち、活
性／非活性制御回路１６１は、リーク検出回路Ｌ１〜Ｌ
４の活性／非活性に関する情報を有するテストビット信
号Ｔ１〜Ｔ３をデコードし、リーク検出回路Ｌ１〜Ｌ４
を活性化または非活性化させる信号を出力する。そして
活性／非活性制御回路１６１からの信号に基づきリーク
検出回路Ｌ１〜Ｌ４が個別に活性化または非活性化され
る。

【０２０４】リーク検出回路Ｌ１〜Ｌ４における検出結
果は出力制御回路１６３により外部へ出力される。

【０２０５】ここで、リーク検出回路Ｌ１〜Ｌ４は、図
１９のリーク検出回路１４７を用いることができる。ま
た、出力制御回路１６３は、図１３，図１４または図１
５の外部出力回路を用いることができる。活性／非活性
制御回路１６１は、図４または図５の制御回路を用いる
ことができる。すなわち、活性／非活性制御回路１６１
は、図３の制御回路５と同様である。

【０２０６】テスト信号ＴＳおよびテストビット信号Ｔ
１〜Ｔ３を用いて活性／非活性制御回路１６１によりリ
ーク検出回路Ｌ１〜Ｌ４を選択する方法は、実施の形態
２で、テスト信号ＴＳおよびテストビット信号Ｔ１〜Ｔ
３を用いて制御回路５によりスイッチＳ１〜Ｓ５のオン
／オフを制御した場合と同様である。

【０２０７】以上のように、実施の形態１１による半導
体装置としてのＤＲＡＭでは、複数のサブメモリアレイ
Ｍ１〜Ｍ４に対応して複数のリーク検出回路Ｌ１〜Ｌ４
が設けられており、個々のサブメモリアレイのリーク電
流を検出することができる。このため、どのサブメモリ
アレイにおいて異常なリーク電流が発生しているかが非
破壊で判別可能なため、異常電流の解析が容易になる。
すなわち、複数のサブメモリアレイの中から異常なリー
ク電流を発生しているサブメモリアレイを特定できる。

【０２０８】また、実施の形態１１によるＤＲＡＭで
は、４つのサブメモリアレイＭ１〜Ｍ４のリーク電流を
同時に検出することもできるし、別々に検出するともで
きる。そして、図２１においては、メモリアレイを４つ
のサブメモリアレイに分割しているが、この分割数はい
くつでもかまわない。

【図面の簡単な説明】

【図１】本発明の実施の形態１による半導体装置を示
す概略ブロック図である。

【図２】図１の半導体装置のリーク電流を測定する方
法を説明するための図である。

【図３】本発明の実施の形態２による半導体装置を示
す概略ブロック図である。

【図４】図３の制御回路の詳細を示す回路図の一例で
ある。

【図５】図３の制御回路５の詳細を示す回路図の他の
例である。

【図６】本発明の実施の形態２の変更例による半導体
装置の動作を説明するためのタイミング図である。

【図７】本発明の実施の形態２の変更例による半導体
装置において、アドレスピンから入力されるテストビッ
トを制御回路に伝達するための回路を示す概略ブロック
図である。

【図８】本発明の実施の形態３による半導体装置を示
す概略ブロック図である。

【図９】本発明の実施の形態４による半導体装置を示
す概略ブロック図である。

【図１０】本発明の実施の形態５による半導体装置を
示す概略ブロック図である。

【図１１】本発明の実施の形態６による半導体装置を
示す概略ブロック図である。

【図１２】図１１のリーク検出回路の詳細を示す回路
図である。

【図１３】図１１のリーク電流検出結果を出力するた
めの外部出力回路を示す概略ブロック図である。

【図１４】図１１のリーク電流検出結果を外部に出力
するための他の外部出力回路を示す概略ブロック図であ
る。

【図１５】図１１のリーク電流検出結果を外部に出力
するためのさらに他の外部出力回路を示す概略ブロック
図である。

【図１６】本発明の実施の形態７による半導体装置を
示す概略ブロック図である。

【図１７】図１６のリーク検出回路の詳細を示す回路
図である。

【図１８】本発明の実施の形態８による半導体装置を
示す概略ブロック図である。

【図１９】本発明の実施の形態９による半導体装置
（ＤＲＡＭ）を示す概略ブロック図である。

【図２０】本発明の実施の形態１０による半導体装置
（ＤＲＡＭ）を示す概略ブロック図である。

【図２１】本発明の実施の形態１１による半導体装置
（ＤＲＡＭ）を示す概略ブロック図である。

【図２２】従来の半導体装置を示す概略ブロック図で
ある。

【符号の説明】

１半導体装置、３テスタ、５制御回路、７〜１
１，７７，９３インバータ、１３アドレスバッフ
ァ、１５マルチプレクサ、１７基準電流発生回路、
１９出力回路、２１リーク電流取出回路、２３，２
５，３３〜３７，６１，６３，６７，６９，８５〜９
１，１２１，１２５〜１２９ＰＭＯＳトランジスタ、
２７〜３１，３９〜４３，４９〜５９，７１〜７６，８
１，８３，１２３ＮＭＯＳトランジスタ、４７テス
ト対象回路、６５抵抗素子、７９，１３１定電流
源、９５レジスタ、９７セレクタ、９９，１０３〜
１０７出力バッファ、１０１，１０９〜１１３出力
ピン、１１５ＡＮＤ回路、１１７内部回路、１１９，
１４７リーク検出回路、１３３，１５７１／２ＶＣ
Ｃ発生回路、１３５第１スイッチ、１３７セルプレ
ート、１３９ストレージノード、１４１Ｎ型拡散
層、１４３Ｐ型拡散層、１４５Ｐ型ウェル（基
板）、１４９電源、１５１第２スイッチ、１５３
ビット線、１５５，１５９スイッチ、１６１活性／非
活性制御回路、１６３出力制御回路、Ｓ１〜Ｓ５ス
イッチ、Ｐ１〜Ｐ５スイッチ制御ピン、ａ１〜ａ５
内部回路、Ａ０〜Ａ３アドレスピン、ＡＮ１〜ＡＮ５，
ＢＮ１〜ＢＮ５ＡＮＤ回路、ＩＮ１〜ＩＮ５インバ
ータ、Ｌ１〜Ｌ４リーク検出回路、Ｍ１〜Ｍ４サブ
メモリアレイ、ＴＳテストパッド、Ｔ１〜Ｔ３ビッ
トパッド。

Claims

【特許請求の範囲】

【請求項１】情報を記憶するためのメモリセルを複数
有するメモリセルアレイを備え、そのメモリセルを指定
するためのアドレスが外部から入力される半導体装置で
あって、前記アドレスを受ける複数のアドレスピンと、第１のノードと第２のノードとの間に、並列に設けられ
る複数の内部回路と、前記複数の内部回路に対応して設けられ、前記第１のノ
ードと前記第２のノードとの間の対応する内部回路を介
する電流経路を遮断するための複数のスイッチング手段
と、前記複数のアドレスピンのうちの所定数のアドレスピン
から入力される前記所定数のビット数を有するビット信
号に基づき前記複数のスイッチング手段のオン／オフを
制御する制御手段とを備えた、半導体装置。
【請求項２】外部からの複数の制御信号により、その
動作が制御される半導体装置であって、前記複数の制御信号を受ける複数の制御ピンと、第１のノードと第２のノードとの間に並列に設けられる
複数の内部回路と、前記複数の内部回路に対応して設けられ、前記第１のノ
ードと前記第２のノードとの間の対応する前記内部回路
を介する電流経路を遮断するための複数のスイッチング
手段と、前記複数の制御ピンのうちの所定数の制御ピンから入力
される前記所定数のビット数を有するビット信号に基づ
き、前記複数のスイッチング手段のオン／オフを制御す
る制御手段とを備えた、半導体装置。
【請求項３】第１のノードと第２のノードとの間に並
列に設けられる複数の内部回路と、前記複数の内部回路に対応して設けられ、複数のスイッ
チング信号に応じて、前記第１のノードと前記第２のノ
ードとの間の対応する内部回路を介する電流経路を遮断
する複数のスイッチング手段と、待機時において、前記第２のノードに流れる、遮断され
ていない前記電流経路のリーク電流に応じた電流を取出
すためのリーク電流取出手段と、前記リーク電流に応じた電流と比較するための基準電流
を発生する基準電流発生手段と、前記リーク電流に応じた電流と前記基準電流とを比較ノ
ードにおいて比較し、その比較結果を前記リーク電流の
検出結果として出力する出力手段とを備えた、半導体装
置。
【請求項４】前記リーク電流取出手段は、前記リーク電流に応じた電流を取出すときは、テスト信
号に応じて、前記第２のノードと、電源電位を有する第
３のノードとを切り離し、前記リーク電流に応じた電流
を取出さないときは、前記テスト信号に応じて、前記第
２のノードと前記第３のノードとを接続する接続手段を
含む、請求項３に記載の半導体装置。
【請求項５】前記リーク電流取出手段は、前記リーク電流に応じた電流を前記比較ノードに取出す
ための第１のカレントミラー手段を含む、請求項３に記
載の半導体装置。
【請求項６】前記基準電流発生手段は、外部へ引抜く電流に応じた前記基準電流を発生する第２
のカレントミラー手段を含む、請求項３に記載の半導体
装置。
【請求項７】前記基準電流発生手段は、外部から印加される電圧に応じた前記基準電流を発生す
る第３のカレントミラー手段を含む、請求項３に記載の
半導体装置。
【請求項８】前記基準電流発生手段は、複数の基準電流制御信号に応じた前記基準電流を発生す
る第４のカレントミラー手段を含む、請求項３に記載の
半導体装置。
【請求項９】前記第４のカレントミラー手段は、マスタとなるトランジスタと、前記マスタとなるトランジスタに流れる電流量を調節す
るためのトランジスタと、前記電流量を調節するトランジスタに、並列に接続され
る複数のトランジスタとを含み、前記複数のトランジスタは、前記複数の基準電流制御信
号により、そのオン／オフが制御され、前記第４のカレントミラー手段は、前記電流量を調節す
るトランジスタに流れる電流に応じた前記基準電流を発
生する、請求項８に記載の半導体装置。
【請求項１０】前記基準電流発生手段は、前記複数の基準電流制御信号を発生する基準電流制御手
段をさらに含み、前記基準電流制御手段は、外部からの所定のビット数を
有するビット信号に応じて、前記複数の基準電流制御信
号を発生する、請求項９に記載の半導体装置。
【請求項１１】外部からの所定のビット数を有するビ
ット信号に応じて、前記複数のスイッチング信号を発生
する制御手段をさらに備えた、請求項３に記載の半導体
装置。
【請求項１２】第１のノードと第２のノードとの間に
並列に設けられる複数の内部回路と、前記複数の内部回路に対応して設けられる複数のリーク
検出手段とを備え、前記各リーク検出手段は、待機時において、対応する前
記内部回路のリーク電流を検出する、半導体装置。
【請求項１３】前記リーク検出手段は、前記リーク電流に応じた電流を取出すためのリーク電流
取出手段と、前記リーク電流に応じた電流と比較するための基準電流
を発生する基準電流発生手段と、前記リーク電流に応じた電流と前記基準電流とを比較ノ
ードにおいて比較し、その比較結果を前記リーク電流の
検出結果として出力する出力手段とを含む、請求項１２
に記載の半導体装置。
【請求項１４】前記複数の内部回路に対応して設けら
れ、複数のスイッチング信号に応じて、前記第１のノー
ドと前記第２のノードとの間の対応する内部回路を介す
る電流経路を遮断する複数のスイッチング手段をさらに
備えた、請求項１２に記載の半導体装置。
【請求項１５】前記複数のリーク検出手段からの複数
の検出結果を保持する保持手段と、前記保持手段に保持された前記複数の検出結果を選択し
て外部に順次出力する外部出力手段とをさらに備えた、
請求項１２に記載の半導体装置。
【請求項１６】前記複数のリーク検出手段からの複数
の検出結果を保持する保持手段と、前記保持手段に保持された前記複数の検出結果を同時に
外部に出力する外部出力手段とをさらに備えた、請求項
１２に記載の半導体装置。
【請求項１７】前記複数のリーク検出手段からの複数
の検出結果を保持する保持手段と、前記複数の検出結果の論理をとって前記基準電流を超え
るリーク電流の有無を判断し、その判断結果を外部に出
力する外部出力手段とをさらに備えた、請求項１３に記
載の半導体装置。
【請求項１８】前記外部出力手段は、リーク電流検出
モードでない動作モードで使用するピンから前記検出結
果を外部に出力する、請求項１５または１６に記載の半
導体装置。
【請求項１９】前記外部出力手段は、リーク電流検出
モードでない動作モードで使用するピンから前記判断結
果を出力する、請求項１７に記載の半導体装置。
【請求項２０】内部電源電圧を供給する内部電源電圧
供給線と、前記内部電源電圧の供給を受ける内部電源電圧供給対象
部と、前記内部電源電圧供給対象部に接続され、待機時におい
て、前記内部電源電圧供給対象部を介して流れるリーク
電流を検出するためのリーク検出手段とを備えた、半導
体装置。
【請求項２１】前記内部電源電圧は、昇圧電源電圧で
あり、前記内部電源電圧供給対象部は、前記半導体装置の内部
回路であり、前記リーク電流は、接地に向かって流れる、請求項２０
に記載の半導体装置。
【請求項２２】半導体装置であって、第１のノードと第２のノードとの間に設けられる内部回
路と、前記半導体装置の待機時において、前記内部回路のリー
ク電流を検出するリーク検出手段とを備え、前記リーク検出手段は、前記第２のノードと前記内部回路との間の前記リーク電
流を検出する際に、前記第１のノードと前記内部回路と
の間の電流経路を遮断する遮断手段と、基準電流を発生し、その基準電流が現れるノードが、前
記第２のノードと前記内部回路との間の電流経路に接続
される基準電流発生手段とを含み、前記リーク検出手段は、前記基準電流が現れるノードか
らの出力に基づき、前記リーク電流を検出する、半導体
装置。
【請求項２３】前記内部回路は、インバータであり、前記遮断手段は、前記第１のノードと前記インバータと
の間に接続され、リーク電流検出モードに入るためのテ
スト信号により、そのオン／オフが制御されるトランジ
スタであり、前記基準電流発生手段は、前記基準電流を発生するカレ
ントミラー手段であり、前記第２のノードと前記内部回路との間の電流経路にあ
る前記インバータの出力ノードと前記カレントミラー手
段からの前記基準電流が現れるノードとが接続される、
請求項２２に記載の半導体装置。
【請求項２４】内部電源電圧を発生する内部電源電圧
発生手段と、前記内部電源電圧の供給を受ける内部電源電圧供給対象
部と、前記内部電源電圧供給対象部に接続され、待機時に前記
リーク電流を検出するためのリーク検出手段とを備え
た、半導体装置。
【請求項２５】前記内部電源電圧発生手段と、前記内
部電源電圧供給対象部との間に設けられるスイッチング
手段をさらに備え、前記スイッチング手段は、リーク電流検出モードに入る
ときは、オフになり、前記内部電源電圧供給対象部への
前記内部電源電圧の供給が停止する、請求項２４に記載
の半導体装置。
【請求項２６】前記内部電源電圧供給対象部は、情報
を記憶するメモリセルキャパシタを構成するセルプレー
トであり、前記リーク電流は、前記セルプレートと、ストレージノ
ードとの間のリーク電流である、請求項２４または２５
に記載の半導体装置。
【請求項２７】前記内部電源電圧供給対象部は、情報
を記憶するメモリセルキャパシタを構成するセルプレー
トであり、前記リーク電流は、前記セルプレートと、ビット線との
間のリーク電流である、請求項２４または２５に記載の
半導体装置。
【請求項２８】前記内部電源電圧供給対象部は、情報
を記憶するメモリセルキャパシタを構成するセルプレー
トであり、前記リーク電流は、前記セルプレートと、ワード線との
間のリーク電流である、請求項２４または２５に記載の
半導体装置。
【請求項２９】内部電源電圧を供給する内部電源電圧
供給線と、前記内部電源電圧の供給を受ける内部電源電圧供給対象
部と、前記内部電源電圧供給対象部に接続される半導体基板
と、前記半導体基板に接続され、前記内部電源電圧供給対象
部と前記半導体基板との間に流れるリーク電流を検出す
るリーク検出手段とを備えた、半導体装置。
【請求項３０】前記内部電源電圧供給対象部は、ビッ
ト線である、請求項２９に記載の半導体装置。
【請求項３１】前記内部電源電圧は、昇圧電源電圧で
ある、請求項２９に記載の半導体装置。
【請求項３２】リーク電流の検出の対象となる複数の
リーク電流検出対象回路と、前記複数のリーク電流検出対象回路に対応して設けら
れ、待機時に、対応した前記リーク電流検出対象回路の
リーク電流の検出を行なう複数のリーク検出手段とを備
えた、半導体装置。
【請求項３３】前記リーク電流検出対象回路に、内部
電源電圧を供給する内部電源電圧発生手段と、前記リー
ク電流を検出するときに、前記内部電源電圧の供給を停
止させるスイッチング手段とをさらに備えた、請求項３
２に記載の半導体装置。
【請求項３４】前記複数のリーク検出手段の活性／非
活性を制御する、活性／非活性制御手段をさらに備え
た、請求項３２に記載の半導体装置。
【請求項３５】前記複数のリーク検出手段からの検出
結果の外部への出力を制御する出力制御手段をさらに備
えた、請求項３２に記載の半導体装置。
【請求項３６】前記内部電源電圧供給対象回路は、複
数の情報を記憶するメモリセルアレイである、請求項３
２から３５のいずれか１項に記載の半導体装置。