JPWO2019176774A1 - 半導体装置及び半導体装置の識別方法 - Google Patents

半導体装置及び半導体装置の識別方法 Download PDF

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Abstract

半導体装置１ａは、第１電圧が印加される第１外部端子３１と、第２電圧が印加される第２外部端子３２と、第３外部端子３３と、第１外部端子３１に接続されている第１配線１７と、第２外部端子３２に接続されている第２配線１８と、第１配線１７に接続された内部ブロック回路１１と、第１配線１７と第２配線１８との間に直列に接続された第１抵抗１２及びトランジスタ１４と、第１配線１７と第２配線１８との間に接続された第２抵抗１３と、を有する。トランジスタ１４は、第３外部端子３３から供給されるテスト信号に応答してオンオフする。このような構成により、所定の抵抗値から変更できない場合でも抵抗値による製品識別を行うことができる。

Description

本開示は、半導体装置及び半導体装置の識別方法に関する。
半導体装置は、その樹脂表面に標印が設けられることによりその製品を識別できるようにしている。構成や電気的特性の異なる品種が同一のパッケージにて形成される半導体装置がある。そして、半導体装置が基板に実装された場合に標印が見えなくなり、半導体装置の製品識別が困難となる場合がある。このような場合の製品識別の方法として、例えば、製品の品種に応じて抵抗値が調整された抵抗素子を半導体装置内に設け、外部端子を通じてその抵抗素子の抵抗値を測定する方法がある（例えば特許文献１参照）。
特開２０１５−６８８１０号公報
ところで、半導体装置内に設けられた抵抗素子が、半導体装置の仕様（電気的特性）上、所定の抵抗値から変更できない場合、製品識別を行うように抵抗素子の抵抗値を設定することは困難である。
本開示の目的は、所定の抵抗値から変更できない場合でも抵抗値による製品識別を行うことができる半導体装置及び半導体装置の識別方法を提供することである。
本開示の第１の側面によって提供される半導体装置は、第１電圧が印加される第１外部端子と、第２電圧が印加される第２外部端子と、第３外部端子と、前記第１外部端子に接続されている第１配線と、前記第２外部端子に接続されている第２配線と、前記第１配線に接続された第１内部ブロック回路と、前記第１配線と前記第２配線との間に直列に接続された第１抵抗及び第１スイッチング素子と、前記第１配線と前記第２配線との間に接続された第２抵抗と、を有し、前記第１スイッチング素子は、前記第３外部端子に印加されるテスト信号に基づいてオン又はオフする。
本開示の第２の側面によって提供される半導体装置は、第１電圧が印加される第１外部端子と、第２電圧が印加される第２外部端子と、第３外部端子と、前記第１外部端子に接続されている第１配線と、前記第２外部端子に接続されている第２配線と、前記第１配線に接続された第１内部ブロック回路と、前記第１配線と前記第２配線との間に直列に接続された第１抵抗及び第１スイッチング素子と、前記第１配線と前記第２配線との間に接続された第２抵抗と、を有する。
本開示の第３の側面によって提供される半導体装置の識別方法は、前記半導体装置の製品識別を行う識別方法であって、前記第１スイッチング素子をオフする第１ステップと、前記第１外部端子と前記第２外部端子との間の電圧に基づいて前記第２抵抗の抵抗値を検出する第２ステップと、を有する。
第１実施形態の半導体装置の回路図。 図１の半導体装置の一部のレイアウトを示す図。 第２実施形態の半導体装置の回路図。 第３実施形態の半導体装置の回路図。 図４の第２内部ブロック回路の一例の回路図。 第４実施形態の半導体装置の回路図。 第５実施形態の半導体装置の回路図。 半導体装置を有するパワーモジュールの平面図。 半導体装置を有するパワーモジュールの要部平面図。 半導体装置を有するパワーモジュールの底面図。 半導体装置の上側スイッチ駆動部の平面図。 半導体装置の下側スイッチ駆動部の平面図。 図８のパワーモジュールの模式回路図。 図８のパワーモジュールの回路構成の一部を示す回路図。 第１テスト回路（テスト回路）の一例の回路図。 第２テスト回路の一例の回路図。 変形例のテスト回路の一例の回路図。 変形例のテスト回路の一例の回路図。 変形例の半導体装置の回路図。
以下、半導体装置の実施形態について図面を参照して説明する。以下に示す実施形態は、技術的思想を具体化するための構成や方法を例示するものであって、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。以下の実施形態は、種々の変更を加えることができる。
本明細書において、「部材Ａが部材Ｂと接続された状態」とは、部材Ａと部材Ｂとが物理的に直接的に接続される場合、並びに、部材Ａ及び部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
同様に、「部材Ｃが部材Ａと部材Ｂとの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが直接的に接続される場合、並びに、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
（第１実施形態）
図１及び図２を参照して、第１実施形態の半導体装置１ａについて説明する。図１は、半導体装置１ａの要部を示す回路図と、抵抗値測定器１００の模式的な構成とを示している。抵抗値測定器１００の一例は、ハンディテスターである。
半導体装置１ａは、トランジスタ、抵抗等の複数の電気素子を例えば樹脂封止することによりモジュールとして構成されている。一例では、図１に示すとおり、半導体装置１ａは、第１内部ブロック回路の一例である内部ブロック回路１１、第１抵抗１２、第２抵抗１３、第１スイッチング素子の一例であるトランジスタ１４、第１ダイオード１５、第２ダイオード１６、第１配線１７、第２配線１８、第３配線１９、及び第１テスト回路の一例であるテスト回路２０を有する。
また、半導体装置１ａは、封止樹脂から突出する複数の端子として、第１外部端子３１、第２外部端子３２、外部検出端子の一例である第３外部端子３３、及び第４外部端子３４を有する。第１外部端子３１は、半導体装置１ａの内部ブロック回路１１を制御する制御信号が入力される入力端子である。第２外部端子３２は、ＧＮＤ端子である。第３外部端子３３は、半導体装置１ａの異常を検出した場合に外部に異常信号を出力する端子である。また本実施形態の第３外部端子３３には、半導体装置１ａの製品識別や電気的特性を検査する場合においてテスト信号が印加される。第４外部端子３４は、電源電圧ＶＣＣが印加される端子である。第１外部端子３１には第１配線１７が接続され、第２外部端子３２には第２配線１８が接続され、第４外部端子３４には第３配線１９が接続されている。第１配線１７には、制御信号が入力されるための第１電圧が第１外部端子３１を介して印加される。第１電圧の一例は、制御電圧としての３．３Ｖ〜５．０Ｖである。第２配線１８には、接地電位である第２電圧が第２外部端子３２を介して印加される。
内部ブロック回路１１は、例えば、電力用トランジスタ１１Ｘと電力用トランジスタ１１Ｘを駆動させるゲート駆動回路１１Ｙと、シュミットトリガ１１Ｚとを含む。ゲート駆動回路１１Ｙは、電力用トランジスタ１１Ｘとシュミットトリガ１１Ｚとの間に設けられている。電力用トランジスタ１１Ｘの一例は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。電力用トランジスタ１１Ｘの制御端子であるゲート端子１１ｇは、第１配線１７に接続されている。なお、電力用トランジスタ１１Ｘとしては、ＭＯＳＦＥＴ等の他のトランジスタであってもよい。電力用トランジスタ１１Ｘの制御端子には、２ｋＨｚ以上の周波数のパルス信号であるゲート制御信号が第１外部端子３１及びゲート駆動回路１１Ｙを介して入力される。一例では、ゲート制御信号は、５ｋＨｚ以上かつ２０ｋＨｚ以下の周波数であることが好ましい。
第１抵抗１２及びスイッチング素子としてのトランジスタ１４は、第１配線１７と第２配線１８との間に直列に接続されている。トランジスタ１４は、例えばＮＭＯＳＦＥＴである。トランジスタ１４のソースは第２配線１８に接続され、トランジスタ１４の制御端子の一例であるゲートはテスト回路２０を介して第３外部端子３３に接続されている。
第２抵抗１３は、第１配線１７と第２配線１８との間に接続されている。トランジスタ１４がオンすることにより、第１配線１７と第２配線１８との間には第１抵抗１２と第２抵抗１３とが接続される。つまり、第１抵抗１２と第２抵抗１３は互いに並列に接続される。この互いに並列に接続された第１抵抗１２及び第２抵抗１３による合成抵抗の抵抗値は、半導体装置１ａの仕様で決められた規定値である。
この規定値の一例は、５ｋΩである。
トランジスタ１４がオフすることにより、第１配線１７と第２配線１８との間には第２抵抗１３のみが接続される。この第２抵抗１３の抵抗値は、半導体装置１ａの製品識別に用いられるものであって、半導体装置１ａの仕様（電気的特性）に応じて設定される。そして、第１抵抗１２の抵抗値は、第１抵抗１２及び第２抵抗１３の合成抵抗の抵抗値が規定値となるように設定される。
詳述すると、まず半導体装置１ａの仕様に応じて第２抵抗１３の抵抗値が設定される。そして第１抵抗１２の抵抗値は、第２抵抗１３の抵抗値との合成抵抗の抵抗値が規定値となるように設定される。例えば、第１抵抗１２と第２抵抗１３の抵抗値はそれぞれ５．０３ｋΩ、８００ｋΩである。また、別の例では、第１抵抗１２と第２抵抗１３の抵抗値はそれぞれ５．２６ｋΩ、１００ｋΩである。
一例では、第１抵抗１２及び第２抵抗１３はそれぞれ、ポリシリコン抵抗が用いられる。第２抵抗１３の抵抗値は、第１抵抗１２の抵抗値よりも大きい。ポリシリコン抵抗の抵抗値は、イオンの注入量に応じて変化し、例えば、第２抵抗１３のイオンの注入量が第１抵抗１２のイオンの注入量よりも少ない。
第１ダイオード１５及び第２ダイオード１６は、内部ブロック回路１１の静電気保護のためのダイオードである。第１ダイオード１５のカソードは第３配線１９に接続され、第１ダイオード１５のアノードは第１配線１７に接続されている。第２ダイオード１６のカソードは第１配線１７に接続され、第２ダイオード１６のアノードは第２配線１８に接続されている。
テスト回路２０は、第３配線１９、第３外部端子３３、及びトランジスタ１４の制御端子（ゲート）にそれぞれ接続されている。テスト回路２０は、第３外部端子３３の状態に応じてトランジスタ１４のオンオフを制御する。例えば、電源電圧ＶＣＣが供給され、かつ第３外部端子３３にテスト信号が印加されていない（オープン状態）のとき、テスト回路２０はトランジスタ１４をオンする。一方、電源電圧ＶＣＣが供給され、第３外部端子３３に所定レベルのテスト信号が印加されるとき、テスト回路２０はトランジスタ１４のゲートにゲート信号電圧を供給し、トランジスタ１４をオフする。
次に、図１の回路をＩＣとして構成した場合の、第１抵抗１２、第２抵抗１３、第１ダイオード１５、第２ダイオード１６、及び第１外部端子３１のレイアウトについて説明する。図２は、第１抵抗１２、第２抵抗１３、第１ダイオード１５、第２ダイオード１６、及び第１外部端子３１のレイアウトの一例を示している。
第１外部端子３１よりも半導体装置１ａのモジュールの端部側には、第２配線１８及び第３配線１９が設けられている。第２配線１８は、第３配線１９よりも半導体装置１ａのモジュールの内側に設けられている。第２配線１８と第３配線１９とは互いに平行に延びている。
第１ダイオード１５、第２ダイオード１６、及び第１抵抗１２は、第１外部端子３１よりも半導体装置１ａのモジュールの端部側に設けられている。第１ダイオード１５、第２ダイオード１６、及び第１抵抗１２は、第１外部端子３１に接続された第１配線１７に接続されている。第１配線１７において、第１外部端子３１から近い側から第１ダイオード１５、第２ダイオード１６、及び第１抵抗１２の順に接続されている。
第２抵抗１３は、図示しない第１配線１７に接続されている。第２抵抗１３は、第１配線１７において第１抵抗１２よりも第１外部端子３１から離れた箇所で接続されている。図３から分かるとおり、第２抵抗１３の面積は、第１抵抗１２の面積よりも小さい。
次に、図１を参照して、半導体装置１ａの動作について説明する。半導体装置１ａの動作としては、通常動作を行う通常モードと、抵抗値測定器１００による半導体装置１ａの製品識別を行うテストモードとを有する。
通常モードの場合、第４外部端子３４を介して第３配線１９に電源電圧ＶＣＣが印加され、第１外部端子３１に入力される論理に応じて、駆動電圧端子を介して電力用トランジスタ１１Ｘをオン又はオフさせる駆動電圧が印加される。通常モードでは、第３外部端子３３にテスト信号が印加されていないため、テスト回路２０は、トランジスタ１４をオンさせる。これにより、第１抵抗１２は第２抵抗１３に並列接続され、この並列接続された第１抵抗１２及び第２抵抗１３による合成抵抗が第１外部端子３１を第２配線１８のレベルにプルダウンする。この第１外部端子３１をプルダウンする合成抵抗の抵抗値は、半導体装置１ａの仕様の規定値である。
テストモードの場合、第４外部端子３４を介して第３配線１９に電源電圧ＶＣＣが印加され、抵抗値測定器１００の第１プローブ１０１が第１外部端子３１に接続され、第２プローブ１０２が第２外部端子３２に接続される。第３外部端子３３からテスト信号を入力することにより、テスト回路２０は、トランジスタ１４をオフする。そして抵抗値測定器１００は、第１外部端子３１と第２外部端子３２との間の第２抵抗１３の抵抗値を測定する。この測定した第２抵抗１３の抵抗値に基づいて、半導体装置１ａの製品識別を行うことができる。詳述すると、例えば同一のパッケージ（モジュール）の半導体装置であって、電気素子の構成や電気特性値が異なる、所謂仕様が異なる半導体装置ごとに、異なる第２抵抗１３の抵抗値が予め設定されている。このため、第２抵抗１３の抵抗値を取得することにより、半導体装置１ａの仕様を把握することができる。そこで、テストモードにおいて、テスト回路２０によって第１抵抗１２を無効化して第２抵抗１３の抵抗値のみを測定可能な状態にして、抵抗値測定器１００によって第２抵抗１３の抵抗値を取得する。この第２抵抗１３の抵抗値により、半導体装置１ａの製品識別を行うことができる。このように、半導体装置１ａの製品識別を行うテストモードでは、半導体装置１ａの識別方法として、トランジスタ１４をオフする第１ステップと、第１外部端子３１と第２外部端子３２との間の第２抵抗１３の抵抗値を測定する第２ステップとを有する。
第３配線１９に電源電圧ＶＣＣが印加されない場合、テスト回路２０は、動作しない。これにより、トランジスタ１４のゲートにゲート信号電圧が印加されないため、トランジスタ１４はオフ状態となる。このとき、上述したテストモードと同様に、第１外部端子３１に第１プローブ１０１を接続し、第２外部端子３２に第２プローブ１０２を接続することで、抵抗値測定器１００により、第１外部端子３１と第２外部端子３２との間に接続される第２抵抗１３のみの抵抗値を測定できる。この測定した第２抵抗１３の抵抗値に基づいて、半導体装置１ａの製品識別を行う。このように、電源電圧ＶＣＣが供給されなくても、抵抗値測定器１００のみを使用して半導体装置１ａの製品識別を行うことができる。
本実施形態によれば、以下の効果を得ることができる。
（１−１）通常モードの場合にトランジスタ１４をオンすることにより第１抵抗１２が有効化されるため、第１抵抗１２および第２抵抗１３の合成抵抗の抵抗値が半導体装置１ａの仕様（電気的特性）で決められる所定の抵抗値（５ｋΩ）となる。電源電圧ＶＣＣが印加されない場合、トランジスタ１４がオフ状態であるため、第１配線１７と第２配線１８との間には、第１抵抗１２及び第２抵抗１３のうちの第２抵抗１３のみが接続される。これにより、抵抗値測定器１００によって第１外部端子３１と第２外部端子３２との電圧から第２抵抗１３の抵抗値が測定可能となる。また、テストモードの場合、トランジスタ１４をオフすることにより、抵抗値測定器１００によって第１外部端子３１と第２外部端子３２との電圧から第２抵抗１３の抵抗値が測定可能となる。したがって、第２抵抗１３の抵抗値を半導体装置１ａの仕様（電気的特性）ごとに変更することで、第２抵抗１３の抵抗値から半導体装置１ａを識別することができる。したがって、既定値にて第１外部端子３１をプルダウンする抵抗を用いて、半導体装置１ａの製品識別を行うことができる。このように、所定の抵抗値から変更できない場合でも抵抗値による半導体装置１ａの製品識別を行うことができる。
（１−２）第２抵抗１３の抵抗値が第１抵抗１２の抵抗値よりも小さい。このため、第２抵抗１３の面積が第１抵抗１２の面積よりも小さくなるため、半導体装置１ａの大型化を抑制することができる。
（１−３）第１外部端子３１と第１抵抗１２とを繋ぐ第１配線１７の長さは、第１外部端子３１と第２抵抗１３とを繋ぐ第１配線１７の長さよりも短い。この構成によれば、半導体装置１ａの外部からのサージ電圧を抑制する効果のある第１抵抗１２が第１外部端子３１の近くに配置されるため、第１抵抗１２と第１外部端子３１とを繋ぐ第１配線１７の抵抗やインダクタンスが第１抵抗１２に影響を与えることを低減することができる。
（第２実施形態）
図３を参照して、第２実施形態の半導体装置１ｂについて説明する。なお、本実施形態の説明において、前記第１実施形態と同様の部材について同じ符号を付してその説明の一部又は全てを省略することがある。
本実施形態の半導体装置１ｂは、第１実施形態の半導体装置１ａと比較して、第１外部端子３１、第２外部端子３２、内部ブロック回路１１、第１抵抗１２、第２抵抗１３、第１配線１７、及び第２配線１８が複数個設けられた点が異なる。なお、図３では、説明の便宜上、第１ダイオード１５及び第２ダイオード１６を省略して示している。
図３に示すように、半導体装置１ｂは、Ｎ個の内部ブロック回路１１、第１抵抗１２、第２抵抗１３、及び第１配線１７と、第１外部端子３１とを有する。図３では、それぞれの部材について、共通の符号（例えば、内部ブロック回路では「１１」）に、ハイフンと個別の符号（１〜Ｎ）を付して各部材を識別可能としている。
半導体装置１ｂは、共通の第２配線１８、第２外部端子３２、第３外部端子３３、及び第４外部端子３４と、共通のテスト回路２０とを有する。テスト回路２０は、トランジスタ１４−１，…１４−Ｎの制御端子のそれぞれに接続されている。テスト回路２０は、トランジスタ１４−１，…１４−Ｎの制御端子のそれぞれに制御信号を出力する。第３外部端子３３は、配線２７Ａを介してテスト回路２０に接続されている。第４外部端子３４は、第３配線１９に接続されている。テスト回路２０は、第３配線１９に接続されている。
半導体装置１ｂでは、Ｎ個の第２抵抗１３−１，…１３−Ｎの抵抗値のうちの少なくとも１つの抵抗値が製品の品種に応じて異なる。一方、第１抵抗１２−１と第２抵抗１３−１との合成抵抗の抵抗値、…第１抵抗１２−Ｎと第２抵抗１３−Ｎとの合成抵抗の抵抗値は、互いに等しく、第１実施形態と同様に半導体装置１ｂの仕様で決められる規定値である。一例では、前記合成抵抗の抵抗値は、５ｋΩである。第１抵抗１２−１，…１２−Ｎの抵抗値はそれぞれ、第２抵抗１３−１，…１３−Ｎの抵抗値と規定値とに応じて設定される。
次に、半導体装置１ｂの動作について説明する。通常モードの場合、第４外部端子３４を介して第３配線１９に電源電圧ＶＣＣが印加され、第１外部端子３１−１，…３１−Ｎの各々に入力される論理に応じて、駆動電圧端子を介して電力用トランジスタ１１Ｘ−１，…１１Ｘ−Ｎをオン又はオフさせる駆動電圧が印加される。通常モードでは、第３外部端子３３にテスト信号が印加されていないため、テスト回路２０は、トランジスタ１４−１，…１４−Ｎのそれぞれをオンさせる。これにより、第１抵抗１２−１，…１２−Ｎは第２抵抗１３−１，…１３−Ｎがそれぞれに並列接続され、この並列接続された第１抵抗１２−１，…１２−Ｎ及び第２抵抗１３−１，…１３−Ｎによる合成抵抗が第１外部端子３１−１，…３１−Ｎのそれぞれを第２配線１８のレベルにプルダウンする。この第１外部端子３１−１，…３１−Ｎをそれぞれプルダウンする合成抵抗の抵抗値は、半導体装置１ａの仕様の規定値である。
テストモードの場合又は第３配線１９に電源電圧ＶＣＣが印加されない場合、トランジスタ１４−１，…１４−Ｎがそれぞれオフ状態となる。これにより、第１配線１７と第２配線１８との間には、第１抵抗１２−１，…１２−Ｎ及び第２抵抗１３−１，…１３−Ｎのうちの第２抵抗１３−１，…１３−Ｎのみが接続される。次に、抵抗値測定器１００は、第１プローブ１０１を第１外部端子３１−１に接続し、第２プローブ１０２を第２外部端子３２に接続して、第２抵抗１３−１の抵抗値を測定する。抵抗値測定器１００は、第２プローブ１０２を第２外部端子３２に接続した状態で、第１プローブ１０１を第１外部端子３１−２…３１−Ｎに順に接続して第２抵抗１３−２，…第２抵抗１３−Ｎも同様に順に測定する。
半導体装置１ｂは、第２抵抗１３−１，…１３−Ｎの抵抗値の組み合わせによって、半導体装置１ｂの製品識別を行う。すなわち、抵抗値測定器１００によって測定された第２抵抗１３−１，…１３−Ｎの抵抗値を取得し、予め設定された第２抵抗１３−１，…１３−Ｎの抵抗値の組み合わせと半導体装置１ｂの仕様との対応情報と照合することにより、半導体装置１ｂの製品識別を行うことができる。
本実施形態によれば、第１実施形態の効果と同様の効果に加え、以下の効果を得ることができる。
（２−１）複数の第２抵抗１３の抵抗値の組合せに基づいて半導体装置１ｂの製品識別が可能となるため、半導体装置１ｂの製品識別のための複数の第２抵抗１３の抵抗値の組合せの種類が多くなる。したがって、同一パッケージの半導体装置であって、より多種の仕様の半導体装置１ｂの製品識別を行うことができる。
（第３実施形態）
図４及び図５を参照して、第３実施形態の半導体装置１ｃについて説明する。なお、本実施形態の説明において、前記第１実施形態と同様の部材について同じ符号を付してその説明の一部又は全てを省略することがある。
本実施形態の半導体装置１ｃは、第１内部ブロック回路１１Ａ及び第２内部ブロック回路１１Ｂを有する。第１内部ブロック回路１１Ａは、前記第１実施形態の内部ブロック回路１１と同じ構成である。
第２内部ブロック回路１１Ｂは、第１内部ブロック回路１１Ａとは異なり、制御系の回路構成を有する。第２内部ブロック回路１１Ｂは、例えば電源電圧ＶＣＣによって動作する。
図４に示すように、半導体装置１ｃは、スイッチ部の一例であるアナログスイッチ４１を有する。アナログスイッチ４１の第１端子は第２内部ブロック回路１１Ｂに接続され、アナログスイッチ４１の第２端子は第１抵抗１２とトランジスタ１４のドレインとが接続されたノードＮ１に接続されている。アナログスイッチ４１は、例えば互いに並列に接続されたＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、トランジスタ１４と相補的にオンオフするように構成されている。なお、アナログスイッチ４１を、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのいずれか一方のみを含む構成としてもよい。
第２内部ブロック回路１１Ｂの一例は、図５に示すような温度測定回路４０である。温度測定回路４０は、例えば電力用トランジスタ１１Ｘの駆動用ＩＣの温度を測定する回路であり、アナログ温度センサ（以下、「温度センサ４２」）、信号伝達回路４３、及び定電流源４４を有する。
温度センサ４２は、複数のダイオードが直列に接続された構成である。ダイオードのアノードは、定電流源４４に接続され、ダイオードのカソードはグランドに接続されている。定電流源４４は、第３配線１９（図５参照）に接続されている。
信号伝達回路４３は、ボルテージフォロワ回路４５及び反転増幅回路４６を有する。ボルテージフォロワ回路４５の第１入力端子は、定電流源４４と温度センサ４２とが接続されるノードＮ２に接続されている。ボルテージフォロワ回路４５の第２入力端子は、ボルテージフォロワ回路４５の出力端子と接続されている。
反転増幅回路４６は、抵抗４７，４８及びオペアンプ４６ａを含む。オペアンプ４６ａの反転入力端子は抵抗４７を介してボルテージフォロワ回路４５の出力端子に接続され、オペアンプ４６ａの反転入力端子と出力端子との間に抵抗４８が接続されている。オペアンプ４６ａの非反転入力端子には、基準電圧が印加される。
アナログスイッチ４１の第１端子は、ボルテージフォロワ回路４５と反転増幅回路４６との間のノードＮ３に接続された検出端子４９に接続されている。これにより、アナログスイッチ４１には、温度センサ４２の出力電圧が出力される。
次に、半導体装置１ｃの動作について説明する。半導体装置１ｃの動作としては、通常動作を行う通常モードと、抵抗値測定器１００による半導体装置１ｃの製品識別を行う第１テストモードと、電圧測定器（図示略）によって第２内部ブロック回路１１Ｂの内部電圧を測定する第２テストモードとを有する。
通常モードにおける半導体装置１ｃの動作は、第１実施形態の通常モードにおける半導体装置１ａの動作と同様である。このとき、アナログスイッチ４１はオフしている。また、第１テストモードにおける半導体装置１ｃの動作は、第１実施形態のテストモードにおける半導体装置１ａの動作と同様である。つまり、第４外部端子３４に電源電圧ＶＣＣを印加しない場合、テスト回路２０及び第２内部ブロック回路１１Ｂがそれぞれ動作せず、トランジスタ１４がオフ状態となり、アナログスイッチ４１もオンしない。このとき、第１実施形態のテストモードと同様に、第１外部端子３１に第１プローブ１０１を接続し、第２外部端子３２に第２プローブ１０２を接続することで、抵抗値測定器１００により、第１外部端子３１と第２外部端子３２との間に接続される第２抵抗１３のみの抵抗値を測定できる。この測定した第２抵抗１３の抵抗値に基づいて、半導体装置１ａの製品識別を行う。このように、電源電圧ＶＣＣが供給されなくても、抵抗値測定器１００のみを使用して半導体装置１ｃの製品識別を行うことができる。
なお、第４外部端子３４に電源電圧ＶＣＣを印加する場合、テストモード入力信号が第３外部端子３３から印加されるものしかないため、トランジスタ１４もアナログスイッチ４１もともにオフする状態とならないため、製品識別を行うことはできない。
第２テストモードでは、第４外部端子３４に電源電圧ＶＣＣを印加する。テスト回路２０は、第３外部端子３３からテストモード信号を入力することによって、トランジスタ１４をオフし、アナログスイッチ４１をオンするため、アナログスイッチ４１を介して第１抵抗１２とトランジスタ１４との間のノードＮ１に第２内部ブロック回路１１Ｂの内部電圧が印加される。この内部電圧は、第１外部端子３１に現れる。したがって、電圧測定器は、第１外部端子３１と第２外部端子３２との間の電圧を測定することにより、第２内部ブロック回路１１Ｂの内部電圧を測定することができる。このように、第２テストモードでは、半導体装置１ｃの試験方法として、トランジスタ１４をオフし、アナログスイッチ４１をオンする第１ステップと、第１外部端子３１と第２外部端子３２との間の電圧に基づいて第２内部ブロック回路１１Ｂの電圧を検出する第２ステップとを有する。
本実施形態によれば、第１実施形態の効果と同様の効果に加え、以下の効果を得ることができる。
（３−１）第２テストモードによって第２内部ブロック回路１１Ｂの内部電圧を測定することができるため、第１外部端子３１及び第２外部端子３２を用いて第２内部ブロック回路１１Ｂの出荷検査を実施することができる。
（第４実施形態）
図６を参照して、第４実施形態の半導体装置１ｄについて説明する。なお、本実施形態の説明において、前記第１実施形態と同様の部材について同じ符号を付してその説明の一部又は全てを省略することがある。
本実施形態の半導体装置１ｄは、第１スイッチング素子の一例としての第１トランジスタ１４Ａ、第２スイッチング素子の一例としての第２トランジスタ１４Ｂ、第１テスト回路２０Ａ、第２テスト回路２０Ｂ、及び第５外部端子３５を有する。第１トランジスタ１４Ａは、第１実施形態のトランジスタ１４と同じ構成であり、第１テスト回路２０Ａは、第１実施形態のテスト回路２０と同じ構成である。
図６に示すように、第２トランジスタ１４Ｂは、第２抵抗１３と第２配線１８との間に設けられる。第２トランジスタ１４Ｂの一例は、ＮＭＯＳＦＥＴである。第２抵抗１３及び第２トランジスタ１４Ｂは、第１配線１７と第２配線１８との間に直列に接続されている。
第１テスト回路２０Ａは、第３配線１９、第３外部端子３３、及び第１トランジスタ１４Ａの制御端子（ゲート）にそれぞれ接続されている。第１テスト回路２０Ａは、第３外部端子３３に入力されたテスト信号に基づいて第１トランジスタ１４Ａのオンオフを制御する。
第２テスト回路２０Ｂは、第３配線１９、第５外部端子３５、及び第２トランジスタ１４Ｂの制御端子（ゲート）にそれぞれ接続されている。第２テスト回路２０Ｂは、第５外部端子３５に入力されたテスト信号に基づいて第２トランジスタ１４Ｂのオンオフを制御する。第２テスト回路２０Ｂの構成は、例えば第１テスト回路２０Ａの構成と同一である。
次に、半導体装置１ｄの動作について説明する。半導体装置１ｄの動作としては、通常動作を行う通常モードと、抵抗値測定器１００による半導体装置１ｄの製品識別を行う第１テストモードと、電流測定器（図示略）による第１内部ブロック回路１１Ａのシュミットトリガ１１Ｚのゲート端子１１ｇから第１配線１７へのリーク電流を測定する第２テストモードと、抵抗値測定器１００による第１抵抗１２の抵抗値を測定する第３テストモードとを有する。
通常モードの場合、第４外部端子３４に電源電圧ＶＣＣを印加する。このとき、第３外部端子３３及び第５外部端子３５にはそれぞれテスト信号が印加されないことにより、第１トランジスタ１４Ａと第２トランジスタ１４Ｂがともにオンする。これにより、第１抵抗１２及び第２抵抗１３が並列接続され、この並列接続された第１抵抗１２及び第２抵抗１３による合成抵抗が第１外部端子３１を第２配線１８のレベルにプルダウンする。この第１外部端子３１をプルダウンする合成抵抗の抵抗値は、半導体装置１ａの仕様の規定値である。
第１テストモードの場合、抵抗値測定器１００は、第１プローブ１０１が第１外部端子３１に接続され、第２プローブ１０２が第２外部端子３２に接続された状態にセットされる。また第３外部端子３３と第５外部端子３５との両方にテスト信号が印加される。第３外部端子３３に印加されるテスト信号は、第１トランジスタ１４Ａをオフさせるための制御信号である。第５外部端子３５に印加されるテスト信号は、第２トランジスタ１４Ｂをオフさせるための制御信号である。また第４外部端子３４に電源電圧ＶＣＣが印加される。
第１テストモードの場合、第１テスト回路２０Ａは、第３外部端子３３からのテスト信号に基づいて第１トランジスタ１４Ａをオフする。これにより、第１配線１７と第２配線１８との間には、第１抵抗１２及び第２抵抗１３のうちの第２抵抗１３のみが接続される。そして抵抗値測定器１００は、第１外部端子３１と第２外部端子３２との間の第２抵抗１３の抵抗値を測定することができる。このように、第１テストモードでは、半導体装置１ｄの試験方法として、第１トランジスタ１４Ａをオフし、第２トランジスタ１４Ｂをオンする第１ステップと、第１外部端子３１と第２外部端子３２との間の第２抵抗１３の抵抗値を検出する第２ステップとを有する。
ここで、半導体装置１ｄは、第１実施形態の半導体装置１ａと同様に、半導体装置１ｄの仕様ごとに第２抵抗１３の抵抗値が設定されているため、第２抵抗１３の抵抗値を用いて、半導体装置１ｄの製品識別を行うことができる。
第２テストモードの場合、電流測定器は、第１プローブ（図示略）が第１外部端子３１に接続され、第２プローブ（図示略）が第２外部端子３２に接続された状態にセットされる。また第３外部端子３３と第５外部端子３５との両方にテスト信号が印加される。また第４外部端子３４に電源電圧ＶＣＣが印加される。
第２テストモードの場合、第１テスト回路２０Ａは、第３外部端子３３からのテスト信号に基づいて第１トランジスタ１４Ａをオフし、第２テスト回路２０Ｂは、第５外部端子３５からのテスト信号に基づいて第２トランジスタ１４Ｂをオフする。これにより、第１配線１７が第２配線１８から切り離される。そして抵抗値測定器１００は、第１配線１７に流れる電流、例えば、第１内部ブロック回路１１Ａのリーク電流、すなわちシュミットトリガ１１Ｚのゲート端子１１ｇから第１配線１７へのリーク電流を測定することができる。
第３テストモードの場合、抵抗値測定器１００は、第１プローブ１０１が第１外部端子３１に接続され、第２プローブ１０２が第２外部端子３２に接続された状態にセットされる。また第５外部端子３５のみにテスト信号が印加される。また第４外部端子３４に電源電圧ＶＣＣが印加される。
第３テストモードの場合、第２テスト回路２０Ｂは、第５外部端子３５からのテスト信号に基づいて第２トランジスタ１４Ｂをオフする。これにより、第１配線１７と第２配線１８との間には、第１抵抗１２及び第２抵抗１３のうちの第１抵抗１２のみが接続される。そして抵抗値測定器１００は、第１外部端子３１と第２外部端子３２との間の第１抵抗１２の抵抗値を測定することができる。
本実施形態によれば、第１実施形態の効果と同様の効果に加え、以下の効果を得ることができる。
（４−１）第１配線１７と第２配線１８との間に電流経路（例えば抵抗）が存在する場合、第１配線１７に流れる電流が第２配線１８に流れるため、シュミットトリガ１１Ｚのゲート端子１１ｇから第１配線１７へのリーク電流を測定することができない。そこで、本実施形態では、第２テストモードの場合に各トランジスタ１４Ａ，１４Ｂをともにオフすることにより、第１配線１７と第２配線１８との間の電流経路をなくし、第１配線１７の電流を測定することによって、シュミットトリガ１１Ｚのリーク電流を精度よく測定することができる。
（第５実施形態）
図７を参照して、第５実施形態の半導体装置１ｅについて説明する。なお、本実施形態の説明において、前記第４実施形態と同様の部材について同じ符号を付してその説明の一部又は全てを省略することがある。
本実施形態の半導体装置１ｅは、第４実施形態の半導体装置１ｄをベースとして、第１内部ブロック回路１１Ａ、第２内部ブロック回路１１Ｂ、及びアナログスイッチ４１を有する。第１内部ブロック回路１１Ａは、第４実施形態の内部ブロック回路１１と同じ構成である。第２内部ブロック回路１１Ｂは、第３実施形態の第２内部ブロック回路１１Ｂと同じ構成である。
アナログスイッチ４１の第１端子は、第２内部ブロック回路１１Ｂに接続され、アナログスイッチ４１の第２端子は、第１抵抗１２と第１トランジスタ１４Ａとの間のノードＮ１に接続されている。アナログスイッチ４１の反転制御端子は、第２トランジスタ１４Ｂの制御端子（ゲート）に接続されている。
また半導体装置１ｅは、第１トランジスタ１４Ａ、第２トランジスタ１４Ｂ、及びアナログスイッチ４１のオンオフを制御するスイッチ制御回路２０Ｃをさらに有する。スイッチ制御回路２０Ｃは、第１テスト回路２０Ａ及び第２テスト回路２０Ｂに電気的に接続され、第３外部端子３３と第５外部端子３５のテスト信号の組合せに基づいて、例えば次の表１のように第１トランジスタ１４Ａ、第２トランジスタ１４Ｂ、及びアナログスイッチ４１のオンオフを制御する。
Figure 2019176774
 表１では、第３外部端子３３と第５外部端子３５のテスト信号はそれぞれ、テスト信号が印加されていない状態が「０」、テスト信号が印加された状態が「１」で示される。
半導体装置１ｅの動作について説明する。半導体装置１ｅの動作としては、通常動作を行う通常モードと、抵抗値測定器１００による半導体装置１ｅの製品識別を行う第１テストモードと、第１内部ブロック回路１１Ａのリーク電流を測定する第２テストモードと、第２内部ブロック回路１１Ｂの内部電圧を測定する第３テストモードとを有する。また、第３外部端子３３と第５外部端子３５のテスト信号の組合せによって、通常モード、第１テストモード、第２テストモード、及び第３テストモードの４つのモードに設定される。
半導体装置１ｅの通常モード、第１テストモード、及び第２テストモードは、第４実施形態の通常モード、第１テストモード、及び第２テストモードと概ね同様であるため、その説明を省略する。一方、アナログスイッチ４１の動作が追加された点で異なる。通常モード及び第１テストモードのそれぞれにおいて第２トランジスタ１４Ｂがオンされるため、通常モード、第１テストモード、及び第２テストモードのそれぞれにおいて、アナログスイッチ４１はオフされる。第１テストモードにおいては、第５外部端子３５のみにテスト信号が印加され、第２テストモードにおいては、第３外部端子３３と第５外部端子３５との両方にテスト信号が印加される。
第３テストモードの場合、第４外部端子３４に電源電圧ＶＣＣが印加される。第３テストモードにおいては第３外部端子３３のみにテスト信号が印加される。これにより、第１配線１７が第２配線１８から切り離れる一方、第２内部ブロック回路１１Ｂが動作状態であるため、アナログスイッチ４１を介して第１抵抗１２とトランジスタ１４との間のノードＮ１に第２内部ブロック回路１１Ｂの内部電圧が印加される。この内部電圧は、第１外部端子３１に現れる。したがって、電圧測定器（図示略）は、第１外部端子３１と第２外部端子３２との間の電圧を測定することにより、第２内部ブロック回路１１Ｂの内部電圧を測定することができる。このように、第３テストモードでは、半導体装置１ｅの試験方法として、第１トランジスタ１４Ａ及び第２トランジスタ１４Ｂのそれぞれをオフし、アナログスイッチ４１をオンする第１ステップと、第１外部端子３１と第２外部端子３２との間の電圧に基づいて第２内部ブロック回路１１Ｂの電圧を検出する第２ステップとを有する。
本実施形態によれば、第４実施形態の効果と同様の効果に加え、以下の効果を得ることができる。
（５−１）第３テストモードの場合に第１トランジスタ１４Ａ及び第２トランジスタ１４Ｂがともにオフ状態となる一方、ノードＮ１に第２内部ブロック回路１１Ｂの内部電圧が印加される。したがって、第１抵抗１２及び第２抵抗１３の影響を受けないため、第２内部ブロック回路１１Ｂの内部電圧を精度よく測定することができる。
（第１〜第５実施形態の半導体装置１ａ〜１ｅの具体的な構成例）
図８〜図１４を参照して、前記第１〜第５実施形態の半導体装置１ａ〜１ｅの具体的な構成の一例であるパワーモジュール５０について説明する。パワーモジュール５０は、例えば空気調和機の室外機の圧縮機を駆動するインバータ回路、冷蔵庫のコンプレッサを駆動するインバータ回路、ファンを駆動するインバータ回路等の駆動回路に用いることができる。駆動回路は、例えば３相交流モータを駆動する。
図８は、パワーモジュール５０の平面図である。図９は、パワーモジュール５０の要部平面図であり、後述の封止樹脂５３を想像線で示している。図１０は、パワーモジュール５０の底面図である。図１１は、パワーモジュール５０の上側スイッチ駆動部６０Ｕの平面図である。図１２は、パワーモジュール５０の下側スイッチ駆動部６０Ｌの平面図である。図８〜図１０に示すように、パワーモジュール５０は、複数のリードフレーム５１、放熱板５２、及び封止樹脂５３を有する。封止樹脂５３は、平面視において長方形に形成されている。一例では、封止樹脂５３の長手方向の長さは３８ｍｍであり、封止樹脂５３の長手方向と直交する方向（幅方向）の長さは２４ｍｍであり、封止樹脂５３の厚さは３．５ｍｍである。複数のリードフレーム５１は、封止樹脂５３の長手方向に沿う側面から突出している。各リードフレーム５１は、長手方向と直交する方向から見て、略Ｌ字状に形成されている。放熱板５２は、封止樹脂５３の厚さ方向の一面から露出している。放熱板５２の露出面は、平面視において封止樹脂５３の長手方向が放熱板５２の長手方向となる長方形である。
複数のリードフレーム５１は、封止樹脂５３から突出した部分であって、図示しない回路基板にパワーモジュール５０が実装されるときに回路基板に接続される端子を有する。一例では、複数のリードフレーム５１の端子は、Ｐ端子、Ｕ端子、Ｖ端子、Ｗ端子、ＮＵ端子、ＮＶ端子、ＮＷ端子、ＶＢＵ端子、ＶＢＶ端子、ＶＢＷ端子、ＨＩＮＵ端子、ＨＩＮＶ端子、ＨＩＮＷ端子、ＨＶＣＣ端子、第１ＧＮＤ端子、ＬＩＮＵ端子、ＬＩＮＶ端子、ＬＩＮＷ端子、ＬＶＣＣ端子、ＦＯ端子、ＣＩＮ端子、第２ＧＮＤ端子、ＶＯＴ端子、第１ＮＣ端子、及び第２ＮＣ端子を含む。
図１３に示すように、パワーモジュール５０は、Ｕ相スイッチングアーム５４Ｕ、Ｖ相スイッチングアーム５４Ｖ、及びＷ相スイッチングアーム５４Ｗと、これらスイッチングアーム５４Ｕ，５４Ｖ，５４Ｗを制御する制御回路６０とを備える。Ｕ相スイッチングアーム５４Ｕ、Ｖ相スイッチングアーム５４Ｖ、及びＷ相スイッチングアーム５４Ｗは、互いに並列に接続されている。制御回路６０は、上側スイッチ駆動部６０Ｕ及び下側スイッチ駆動部６０Ｌを有する。
各スイッチングアーム５４Ｕ，５４Ｖ，５４Ｗはそれぞれ、上側スイッチング素子５５と下側スイッチング素子５６とを含む。上側スイッチング素子５５及び下側スイッチング素子５６は直列に接続されている。上側スイッチング素子５５は、電源電圧が供給される第１端子、下側スイッチング素子５６に接続される第２端子、及び制御端子を有する。下側スイッチング素子５６は、上側スイッチング素子５５の第２端子に接続される第１端子、グランドに接続される第２端子、及び制御端子を有する。上側スイッチング素子５５及び下側スイッチング素子５６の一例は、ＩＧＢＴである。上側スイッチング素子５５及び下側スイッチング素子５６のそれぞれには、ダイオード５７が接続されている。ダイオード５７の一例はファストリカバリダイオードである。
各スイッチングアーム５４Ｕ，５４Ｖ，５４Ｗの上側スイッチング素子５５のコレクタは、互いに接続され、Ｐ端子に電気的に接続されている。Ｐ端子は、上側スイッチング素子５５に駆動電圧ＶＤＤを供給する端子である。Ｕ相スイッチングアーム５４Ｕの上側スイッチング素子５５のエミッタ及び下側スイッチング素子５６のコレクタはＵ端子に電気的に接続され、下側スイッチング素子５６のエミッタはＮＵ端子に電気的に接続されている。Ｕ端子は、Ｕ相スイッチングアーム５４Ｕの出力端子である。Ｖ相スイッチングアーム５４Ｖの上側スイッチング素子５５のエミッタ及び下側スイッチング素子５６のコレクタはＶ端子に電気的に接続され、下側スイッチング素子５６のエミッタはＮＶ端子に電気的に接続されている。Ｖ端子は、Ｖ相スイッチングアーム５４Ｖの出力端子である。Ｗ相スイッチングアーム５４Ｗの上側スイッチング素子５５のエミッタ及び下側スイッチング素子５６のコレクタはＷ端子に電気的に接続され、下側スイッチング素子５６のエミッタはＮＷ端子に電気的に接続されている。Ｗ端子は、Ｗ相スイッチングアーム５４Ｗの出力端子である。各上側スイッチング素子５５のゲートは、上側スイッチ駆動部６０Ｕに接続され、各下側スイッチング素子５６のゲートは、下側スイッチ駆動部６０Ｌに接続されている。
図９および図１１に示すように、上側スイッチ駆動部６０Ｕは、ＶＢＵ端子、ＶＢＶ端子、ＶＢＷ端子、ＨＩＮＵ端子、ＨＩＮＶ端子、ＨＩＮＷ端子、ＨＶＣＣ端子、及び第１ＧＮＤ端子と電気的に接続されている。ＨＶＣＣ端子は、上側スイッチ駆動部６０Ｕに電源電圧ＶＣＣを供給する端子である。ＨＩＮＵ端子、ＨＩＮＶ端子、及びＨＩＮＷ端子には、外部のゲート駆動回路（図示略）からゲート信号電圧が印加される。上側スイッチ駆動部６０Ｕは、これらゲート信号電圧を上側スイッチング素子５５のゲートに印加するための回路である。
図１１に示すように、上側スイッチ駆動部６０Ｕには、ＶＢＵ端子、ＶＢＶ端子、ＶＢＷ端子、ＨＩＮＵ端子、ＨＩＮＶ端子、ＨＩＮＷ端子、ＨＶＣＣ端子、及び第１ＧＮＤ端子と電気的に接続されるパッドが形成されている。これらのパッドは、たとえば上側スイッチ駆動部６０Ｕの外端縁に沿って配列されたもの、あるいは上側スイッチ駆動部６０Ｕの平面視における内部に位置するように配列されたもの、を含む。
図示された上側スイッチ駆動部６０Ｕは、図１および図２を参照して説明した第２抵抗１３を複数個有している。これらの第２抵抗１３は、図１１に図示された例においては、ＨＶＣＣ端子と接続されるパッドが配列された方向に沿って配列されている。また、これらの第２抵抗１３は、ＨＩＮＵ端子、ＨＩＮＶ端子およびＨＩＮＷ端子と接続されるパッドに対して図中上下方向に隣り合うように配置されている。
下側スイッチ駆動部６０Ｌは、ＬＩＮＵ端子、ＬＩＮＶ端子、ＬＩＮＷ端子、ＬＶＣＣ端子、ＦＯ端子、ＣＩＮ端子、第２ＧＮＤ端子、およびＶＯＴ端子と電気的に接続されている。ＬＶＣＣ端子は、下側スイッチ駆動部６０Ｌに電源電圧ＶＣＣを供給する端子である。ＬＩＮＵ端子、ＬＩＮＶ端子、及びＬＩＮＷ端子には、外部のゲート駆動回路からゲート信号電圧が印加される。下側スイッチ駆動部６０Ｌは、これらゲート信号電圧を下側スイッチング素子５６のゲートに印加するための回路である。
図１２に示すように、下側スイッチ駆動部６０Ｌには、ＬＩＮＵ端子、ＬＩＮＶ端子、ＬＩＮＷ端子、ＬＶＣＣ端子、ＦＯ端子、ＣＩＮ端子、第２ＧＮＤ端子、およびＶＯＴ端子と電気的に接続されるパッドが形成されている。これらのパッドは、たとえば下側スイッチ駆動部６０Ｌの外端縁に沿って配列されたもの、を含む。
図示された下側スイッチ駆動部６０Ｌは、図１および図２を参照して説明した第２抵抗１３を複数個有している。これらの第２抵抗１３のうち２つの第２抵抗１３は、図１２に図示された例においては、ＬＩＮＵ端子およびＬＩＮＶ端子と接続されるパッドの間に配置されている。また、１つの第２抵抗１３は、ＬＩＮＷ端子と接続されるパッドに対して図中右方に並んで配置されている。
図１４は、例えばＵ相スイッチングアーム５４Ｕを駆動する上側スイッチ駆動部６０Ｕ及び下側スイッチ駆動部６０Ｌの構成の一例を示している。図１４は、上側スイッチ駆動部６０Ｕおよび下側スイッチ駆動部６０ＬにおけるＵ相スイッチングアーム５４Ｕを制御する回路（以下、「制御回路６０Ｘ」）の構成の一例を示している。
図１４に示すように、制御回路６０Ｘのうちの上側スイッチ駆動部６０Ｕに対応する回路は、入力側（ＨＩＮＵ端子側）から出力側（ＨＯＵ端子側）に向けて順に、第１抵抗６１２抵抗、第２抵抗６１３、トランジスタ６１４、シュミットトリガ６２、レベルシフタ６３、コントローラ６４、パルスジェネレータ６５、レベルシフタ６６、フィルタ回路６７、ＲＳフリップフロップ回路６８、及びドライバ６９を有する。
第１抵抗６１２抵抗及び第２抵抗６１３は、ＨＩＮＵ端子を接地端にプルダウンする。このため、ＨＩＮＵ端子がオープン状態である場合には、ゲート駆動回路からＨＩＮＵ端子に入力されるゲート信号電圧としての上側入力信号ＨＩＮＵがローレベル（上側スイッチング素子５５がオフするための論理レベル）となるので、上側スイッチング素子５５が意図せずにオンされることがない。第１抵抗６１２抵抗及び第２抵抗６１３は、半導体装置１ａ〜１ｅの第１抵抗１２及び第２抵抗１３に相当する。
トランジスタ６１４は、半導体装置１ａ〜１ｅのトランジスタ１４に相当する。トランジスタ６１４は、第１抵抗６１２抵抗の接続をスイッチンする機能を果たす。トランジスタ６１４のゲート電極には、後述のテスト回路８２０が接続される。
シュミットトリガ６２は、ＨＩＮＵ端子に入力される上側入力信号ＨＩＮＵをレベルシフタ６３に伝達する。なお、シュミットトリガ６２の閾値電圧には、所定のヒステリシスが与えられている。このような構成にすることにより、ノイズに対する耐性を高めることができる。
レベルシフタ６３は、シュミットトリガ６２の出力信号をコントローラ６４への入力に適した電圧レベル（ＶＣＣ−ＧＮＤ）にレベルシフトして出力する。
コントローラ６４は、異常保護部８０から入力される異常信号やＦＯ端子から入力される外部異常信号に基づいて、レベルシフタ６３の出力信号をパルスジェネレータ６５に伝達するか否か（延いては上側スイッチング素子５５の駆動可否）を制御する。図示された例においては、コントローラ６４は、上側コントローラ６４Ｈおよび下側コントローラ６４Ｌを含む。上側コントローラ６４Ｈは、レベルシフタ６３が接続されており、上側スイッチング素子５５を制御する。なお、上側コントローラ６４Ｈは、図８〜図１２に示されたパワーモジュール５０において、上側スイッチ駆動部６０Ｕとして組み込まれている。なお、本例においては、異常保護部８０からコントローラ６４に入力される異常信号は、下側コントローラ６４Ｌに入力され、上側コントローラ６４Ｈには、入力されない。しかし、本開示はこれに限定されず、異常保護部８０から入力される異常信号が上側コントローラ６４Ｈに入力される構成であってもよい。
パルスジェネレータ６５は、コントローラ６４の出力信号に基づいて、オン信号ＳＯＮ及びオフ信号ＳＯＦＦの各パルス信号を生成する。詳述すると、パルスジェネレータ６５は、コントローラ６４の出力信号の立上りエッジをトリガとして、オン信号ＳＯＮを所定のオン期間ＴＯＮ１だけハイレベルとし、コントローラ６４の出力信号の立下りエッジをトリガとして、オフ信号ＳＯＦＦを所定のオン期間ＴＯＮ２だけハイレベルとする。なお、コントローラ６４の出力信号（上側入力信号ＨＩＮＵに応じた信号）、オン期間ＴＯＮ１及びオン期間ＴＯＮ２は、オン信号ＳＯＮとオフ信号ＳＯＦＦの双方が同時にはハイレベルとはならないように設定されている。すなわちパワーモジュール５０が正常に動作しているとき、少なくともオン信号ＳＯＮとオフ信号ＳＯＦＦの一方がハイレベルときは、他方はローレベルになる。
レベルシフタ６６は、フィルタ回路６７、ＲＳフリップフロップ回路６８、及びドライバ６９を含む高電位ブロックと、パルスジェネレータ６５を含む低電位ブロックとの間において、低電位ブロックから高電位ブロックに、信号レベルをシフトして伝達する回路である。詳述すると、レベルシフタ６６は、低電位ブロックに属するパルスジェネレータ６５から、オン信号ＳＯＮとオフ信号ＳＯＦＦの各パルス信号が入力される。レベルシフタ６６は、これらの信号をそれぞれレベルシフトさせ、第１シフト済み信号及び第２シフト済み信号としてフィルタ回路６７に出力する。なお、高電位ブロックは、ＶＢＵ端子に印加されるブースト電圧ＶＢＵと、Ｕ端子に印加されるスイッチ電圧ＶＳとの間で動作する。
フィルタ回路６７は、レベルシフタ６６から入力される第１シフト済み信号及び第２シフト済み信号に対してフィルタ処理を行い、ＲＳフリップフロップ回路６８に出力する回路である。
ＲＳフリップフロップ回路６８は、フィルタ回路６７によりフィルタ処理が行われた第１シフト済み信号がセット信号ＳＳＥＴとして入力されるセット端子（Ｓ端子）、フィルタ回路６７によりフィルタ処理が行われた第２シフト済み信号がリセット信号ＳＲＥＳＥＴとして入力されるリセット端子（Ｒ端子）、及び出力信号ＳＱを出力する出力端子（Ｑ端子）を有する。ＲＳフリップフロップ回路６８は、セット信号ＳＳＥＴの立下りエッジをトリガとして出力信号ＳＱをハイレベルにセットし、リセット信号ＳＲＥＳＥＴの立下りエッジをトリガとして出力信号ＳＱをローレベルにセットする。なお、セット信号ＳＳＥＴ及びリセット信号ＳＲＥＳＥＴは、いずれもレベルシフタ６６から入力されるようになっている。
図１４に示すように、ドライバ６９は、ＲＳフリップフロップ回路６８の出力信号に応じた信号である上側出力信号ＨＯＵを生成して、上側スイッチング素子５５のゲートに上側出力信号ＨＯＵを出力する。なお、上側出力信号ＨＯＵのハイレベルはブースト電圧ＶＢＵとなり、ローレベルはスイッチ電圧ＶＳとなる。
制御回路６０Ｘのうちの下側スイッチ駆動部６０Ｌに対応する回路は、入力側（ＬＩＮＵ端子側）から出力側（ＬＯＵ端子側）に向けて順に、第１抵抗７１２抵抗、第２抵抗７１３、トランジスタ７１４、シュミットトリガ７２、レベルシフタ７３、遅延回路７４、及びドライバ７５を有する。本実施形態では、上側スイッチ駆動部６０Ｕのコントローラ６４がレベルシフタ７３と遅延回路７４との間に設けられている。なお、下側スイッチ駆動部６０Ｌのコントローラは、上側スイッチ駆動部６０Ｕのコントローラ６４とは別に設けられてもよい。この場合、下側スイッチ駆動部６０Ｌのコントローラは、遅延回路７４とドライバ７５との間に設けられてもよく、遅延回路７４を介さない分、異常が発生した場合に下側スイッチング素子５６を速やかにオフすることができる。
第１抵抗７１２抵抗及び第２抵抗７１３は、ＬＩＮＵ端子を接地端にプルダウンする。このため、ＬＩＮＵ端子がオープン状態である場合には、ゲート駆動回路からのゲート信号電圧としての下側入力信号ＬＩＮＵがローレベル（下側スイッチング素子５６をオフするための論理レベル）となるので、下側スイッチング素子５６が意図せずにオンされることはない。第１抵抗７１２抵抗及び第２抵抗７１３は、半導体装置１ａ〜１ｅの第１抵抗１２及び第２抵抗１３に相当する。抵抗７１の抵抗値は、第１抵抗１２及び第２抵抗１３の合成抵抗の抵抗値である。
トランジスタ７１４は、半導体装置１ａ〜１ｅのトランジスタ１４に相当する。トランジスタ７１４は、第１抵抗７１２抵抗の接続をスイッチンする機能を果たす。トランジスタ７１４のゲート電極には、後述のテスト回路８２０が接続される。
シュミットトリガ７２は、ＬＩＮＵ端子に入力される下側入力信号ＬＩＮＵをレベルシフタ７３に伝達する。なお、シュミットトリガ７２の閾値電圧には、所定のヒステリシスが与えられている。このような構成にすることにより、ノイズに対する耐性を高めることができる。
レベルシフタ７３は、シュミットトリガ７２の出力信号をコントローラ６４への入力に適した電圧レベル（ＶＣＣ−ＧＮＤ）にレベルシフトして出力する。
コントローラ６４は、異常保護部８０から入力される異常信号やＦＯ端子から入力される外部異常信号に基づいて、遅延回路７４の出力信号をドライバ７５に伝達するか否か（延いては下側スイッチング素子５６の駆動可否）を制御する。
下側コントローラ６４Ｌは、レベルシフタ７３が接続されており、下側スイッチング素子５６を制御する。なお、下側コントローラ６４Ｌは、図８〜図１２に示されたパワーモジュール５０において、下側スイッチ駆動部６０Ｌとして組み込まれている。
遅延回路７４は、コントローラ６４の出力信号に所定の遅延（上側スイッチ駆動部６０Ｕのパルスジェネレータ６５、レベルシフタ６６、及びＲＳフリップフロップ回路６８で生じる回路遅延に相当）を与えてドライバ７５に伝達する。
ドライバ７５は、遅延回路７４により遅延されたコントローラ６４の出力信号に基づいて、下側スイッチング素子５６のゲートに下側出力信号ＬＯＵを出力する。なお、下側出力信号ＬＯＵのハイレベルは電源電圧ＶＣＣとなり、ローレベルは接地電圧ＶＧＮＤとなる。
異常保護部８０は、温度保護回路（ＴＳＤ［Thermal Shut Down］回路）８１、低電圧誤動作防止回路（ＵＶＬＯ回路）８２、ローパスフィルタ回路８３、短絡保護回路８４、異常信号生成回路８６、トランジスタ８７、シュミットトリガ８８、及びレベルシフタ８９を有する。
温度保護回路８１は、パワーモジュール５０の下側スイッチ駆動ＩＣのジャンクション温度が所定の閾値温度を上回ったときに、温度保護信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。
低電圧誤動作防止回路８２は、電源電圧ＶＣＣが所定の閾値電圧を下回ったときに、誤動作防止信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。
ローパスフィルタ回路８３は、パワーモジュール５０の外部において検出端子ＣＩＮに電気的に接続されている。ローパスフィルタ回路８３は、検出電圧ＣＩＮを出力する。その検出電圧ＣＩＮは、ＣＩＮ端子を介して短絡保護回路８４に供給される。
短絡保護回路８４は、検出電圧ＣＩＮが閾値を上回ったときに、短絡保護信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。
異常信号生成回路８６は、温度保護回路８１から入力される温度保護信号、低電圧誤動作防止回路８２から入力される誤動作防止信号、短絡保護回路８４から入力される短絡保護信号、及びＦＯ端子から入力される外部異常信号をそれぞれ監視している。異常信号生成回路８６は、温度保護回路８１、低電圧誤動作防止回路８２、及び短絡保護回路８４のいずれか一つでも異常が生じていた場合、又は外部異常信号が入力された場合、異常信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。異常信号生成回路８６は、異常信号をコントローラ６４の下側コントローラ６４Ｌに出力する。
そしてコントローラ６４は、異常信号が入力されたとき、例えば上側スイッチング素子５５及び下側スイッチング素子５６の少なくとも一方に流れる電流を制限する。
トランジスタ８７は、ＦＯ端子から外部異常信号を出力するためのオープンドレイン出力段を形成する。トランジスタ８７は、例えばＮＭＯＳＦＥＴである。パワーモジュール５０に異常が生じていない場合には、トランジスタ８７が異常信号生成回路８６によってオフとされ、外部異常信号がハイレベルとされる。一方、パワーモジュール５０に異常が生じている場合には、すなわち温度保護回路８１、低電圧誤動作防止回路８２、及び短絡保護回路８４の少なくとも一つが異常を検出した場合には、トランジスタ８７が異常信号生成回路８６によってオンとされ、外部異常信号がローレベルとされる。
シュミットトリガ８８は、ＦＯ端子に入力される外部異常信号（例えば、他のパワーモジュール５０のＦＯ端子から出力された外部異常信号）をレベルシフタ８９に伝達する。なお、シュミットトリガ８８の閾値電圧には、所定のヒステリシスが与えられている。このような構成とすることにより、ノイズに対する耐性を高めることができる。
レベルシフタ８９は、シュミットトリガ８８の出力信号をコントローラ６４への入力に適した電圧レベル（ＶＣＣ−ＧＮＤ）にレベルシフトして出力する。
ブートストラップ回路５８Ｕは、アノードが抵抗５８Ｒを介して電源電圧ＶＣＣの印加端に接続されたブートダイオード５８ＢＵと、ブートダイオード５８ＢＵのカソードと上側スイッチング素子５５のエミッタとの間に設けられたブートキャパシタ５９ＢＵとを有する。ブートキャパシタ５９ＢＵは、ＶＢＵ端子とＵ端子とに電気的に接続されている。
テスト回路８２０は、半導体装置１ａ〜１ｅのテスト回路２０に相当する。テスト回路２０には、短絡保護回路８４からの出力信号と、ＦＯ端子からの信号とが入力する。テスト回路８２０の出力信号は、トランジスタ６１４及びトランジスタ７１４のゲート電極に入力される。
ブートストラップ回路５８Ｕは、ブートダイオード５８ＢＵとブートキャパシタ５９ＢＵとの接続ノード（ＶＢ端子）にブースト電圧ＶＢ（ドライバ６９などを含む高電位ブロックの駆動電圧）を生成する。抵抗５８Ｒは、外部電源からＨＶＣＣ端子を介してブートダイオード５８ＢＵに供給される電流を制限する。これにより、ブートキャパシタ５９ＢＵへの充電電流が制限される。
上側スイッチング素子５５がオフとされて下側スイッチング素子５６がオンとされることにより、Ｕ端子に現れるスイッチ電圧ＶＳがローレベル（ＧＮＤ）とされるときには、電源電圧ＶＣＣの印加端からブートダイオード５８ＢＵ、ブートキャパシタ５９ＢＵ、及び下側スイッチング素子５６を介する経路で電流が流れる。このため、ＶＢＵ端子とＵ端子との間に設けられるブートキャパシタ５９ＢＵが充電される。このとき、ＶＢＵ端子に現れるブースト電圧ＶＢ（すなわち、ブートキャパシタ５９ＢＵの充電電圧）は、電源電圧ＶＣＣからブートダイオード５８ＢＵの順方向下降電圧Ｖｆを差し引いた電圧値（ＶＣＣ−Ｖｆ）となる。
一方、ブートキャパシタ５９ＢＵが充電されている状態で上側スイッチング素子５５がオンとされて下側スイッチング素子５６がオフとされることにより、スイッチ電圧ＶＳがローレベル（ＧＮＤ）からハイレベル（ＨＶ）に立上げられる。ブースト電圧ＶＢは、スイッチ電圧ＶＳのハイレベル（ＨＶ）よりもさらにブートキャパシタ５９ＢＵの充電電圧分（ＶＣＣ−Ｖｆ）だけ高い電圧値（＝ＨＶ＋ＶＣＣ−Ｖｆ）まで引き上げられる。したがって、このようなブースト電圧ＶＢを高電位ブロック（ＲＳフリップフロップ回路６８及びドライバ６９）やレベルシフタ６６の駆動電圧とすることにより、上側スイッチング素子５５のスイッチング動作であるオンオフ制御（特にオン制御）を行うことができる。
（第１テスト回路（テスト回路）及び第２テスト回路の構成例）
次に、前記各実施形態の半導体装置１ａ〜１ｅに適用される第１テスト回路（テスト回路）の構成の一例、及び第２テスト回路の構成の一例について、図１５及び図１６を用いて説明する。
図１５は、第１テスト回路２０Ａ（テスト回路２０）の構成の一例を示している。テスト回路２０は、第１分圧抵抗２１Ａ、第２分圧抵抗２２Ａ、バイポーラトランジスタ２３Ｑ、トランジスタ２３Ｍ、抵抗２４、ＮＯＴ回路２５、フィルタ回路２６、及びラッチ回路２８を有する。テスト回路２０は、第３外部端子３３に印加されたテスト信号のノイズを除去したうえで第１トランジスタ１４Ａ（トランジスタ１４）のゲートに出力する。図１５に示すように、第３外部端子３３の一例は、半導体装置１ａ〜１ｅの外部から外部異常信号が入力されるＦＯ端子である。バイポーラトランジスタ２３Ｑの一例は、ＮＰＮ型トランジスタである。トランジスタ２３Ｍの一例は、ＮＭＯＳＦＥＴである。
第１分圧抵抗２１Ａ及び第２分圧抵抗２２Ａはそれぞれ、第３外部端子３３に接続された配線２７Ａと第２配線１８との間にトランジスタ２３Ｍと直列に接続されている。詳述すると、第１分圧抵抗２１Ａの第１端子は配線２７Ａに接続され、第１分圧抵抗２１Ａの第２端子はトランジスタ２３Ｍのドレインに接続されている。第１分圧抵抗２１Ａの第１端子はトランジスタ２３Ｍのソースに接続され、第２分圧抵抗２２Ａの第２端子は第２配線１８に接続されている。トランジスタ２３Ｍのゲートには、図１４に示すトランジスタ８７と同様に、異常信号生成回路８６が接続されている。したがって、トランジスタ２３Ｍは、異常信号生成回路８６によってオンオフされる。このため、テストモードでは、ＣＩＮ端子にテスト信号を印加することにより、トランジスタ２３Ｍをオンできる。
第１分圧抵抗２１Ａの第２端子と第２分圧抵抗２２Ａの第１端子とが接続されるノードＮ４には、バイポーラトランジスタ２３Ｑのベースが接続されている。バイポーラトランジスタ２３Ｑ及び抵抗２４は、第３配線１９と第２配線１８との間に直列に接続されている。詳述すると、抵抗２４の第１端子は第３配線１９に接続され、抵抗２４の第２端子はバイポーラトランジスタ２３Ｑのコレクタに接続されている。バイポーラトランジスタ２３Ｑのエミッタは第２配線１８に接続されている。
抵抗２４の第２端子とバイポーラトランジスタ２３Ｑのコレクタとが接続されるノードＮ５には、ＮＯＴ回路２５の入力端子が接続されている。ＮＯＴ回路２５の出力端子はフィルタ回路２６に接続されている。フィルタ回路２６の一例は、ローパスフィルタである。
フィルタ回路２６の出力端子は、ラッチ回路２８に接続されている。またラッチ回路２８には、検出電圧ＣＩＮが入力されるＣＩＮ端子が接続されている。ラッチ回路２８の出力端子は、トランジスタ１４のゲートに接続されている。
図１６は、第２テスト回路２０Ｂの構成の一例を示している。第２テスト回路２０Ｂは、第１分圧抵抗２１Ｂ、第２分圧抵抗２２Ｂ、フィルタ回路２６、及び比較器２９を有する。第２テスト回路２０Ｂは、第５外部端子３５に印加されたテスト信号のノイズを除去したうえで第２トランジスタ１４Ｂのゲートに出力する。第５外部端子３５の一例は、半導体装置１ａ〜１ｅにおけるＷ相スイッチングアーム５４Ｗの下側スイッチング素子５６にゲート信号電圧を印加するＬＩＮＷ端子である。
第１分圧抵抗２１Ｂ及び第２分圧抵抗２２Ｂは、第５外部端子３５に接続された配線２７Ｂと第２配線１８との間に直列に接続されている。詳述すると、第１分圧抵抗２１Ｂの第１端子は配線２７Ｂに接続され、第１分圧抵抗２１Ｂの第２端子は第２分圧抵抗２２Ｂの第１端子に接続されている。第２分圧抵抗２２Ｂの第２端子は第２配線１８に接続されている。
第１分圧抵抗２１Ｂの第２端子と第２分圧抵抗２２Ｂの第１端子とが接続されるノードＮ６には、比較器２９の第１入力端子が接続されている。比較器２９の第２入力端子には、基準電圧が印加される。比較器２９の出力端子は、フィルタ回路２６に接続されている。フィルタ回路２６の出力端子は、第２トランジスタ１４Ｂのゲートに接続されている。
このように、第１テスト回路２０Ａ（テスト回路２０）及び第２テスト回路２０Ｂは、半導体装置１ａ〜１ｅの既存の端子に接続されている。このため、製品識別のための抵抗素子を個別に設ける場合、製品識別のためだけに外部端子を設ける必要があり、製品の大型化を招くといった問題を解消できる。
（変形例）
前記各実施形態に関する説明は、本開示の半導体装置及び半導体装置の識別方法が取り得る形態の例示であり、その形態を制限することを意図していない。本開示の半導体装置及び半導体装置の識別方法は、例えば以下に示される前記各実施形態の変形例、及び相互に矛盾しない少なくとも２つの変形例が組み合わせられた形態を取り得る。
前記第２実施形態の半導体装置１ｂの構成を、前記第３実施形態、前記第４実施形態、及び前記第５実施形態のいずれかに適用することができる。
前記第２実施形態において、半導体装置１ｂは、１つの第２外部端子３２を有していたが、これに限られず、例えば半導体装置１ｂは、Ｎ個の第２外部端子３２を有してもよい。
前記第３実施形態において、トランジスタ１４及びアナログスイッチ４１をオンオフするテスト回路を、それぞれ独立に設けてもよい。これにより、トランジスタ１４及びアナログスイッチ４１のオンオフをそれぞれ制御することができる。
前記第４及び第５実施形態において、通常モードの場合、第２トランジスタ１４Ｂがオフするようなテスト信号を第５外部端子３５に供給してもよい。この場合、第１抵抗１２の抵抗値が通常モードにおける半導体装置１ｄ，１ｅの規定値となる。
前記各実施形態において、テスト回路２０（第１テスト回路２０Ａ）はトランジスタ１４（第１トランジスタ１４Ａ）をオンオフすることができる回路であればよく、図２のような回路構成に限定されない。また第２テスト回路２０Ｂは第２トランジスタ１４Ｂをオンオフすることができる回路であればよく、図２のような回路構成に限定されない。テスト回路２０（第１テスト回路２０Ａ）及び第２テスト回路２０Ｂはそれぞれ、例えば図１７又は図１８のように変更してもよい。
図１７に示すように、テスト回路２０（第１テスト回路２０Ａ）及び第２テスト回路２０Ｂは、シュミットトリガ９０及びフィルタ回路９１を有する。シュミットトリガ９０は、第３外部端子３３からのテスト信号をトランジスタ１４の制御端子に伝達する。なお、シュミットトリガ９０の閾値電圧には、所定のヒステリシスが与えられている。このような構成にすることにより、ノイズに対する耐性を高めることができる。シュミットトリガ９０の出力端子は、フィルタ回路９１に接続されている。フィルタ回路９１の一例は、ローパスフィルタである。これにより、第３外部端子３３に印加されたテスト信号は、ノイズが除去された状態でトランジスタ１４の制御端子に伝達される。
図１８に示すように、テスト回路２０（第１テスト回路２０Ａ）及び第２テスト回路２０Ｂは、増幅回路９２及びフィルタ回路９３を有する。増幅回路９２の第１入力端子は、第３外部端子３３に接続されている。増幅回路９２の第２入力端子は、基準電圧が印加される。増幅回路９２の出力端子は、フィルタ回路９３に接続されている。フィルタ回路９３の一例は、ローパスフィルタである。これにより、第３外部端子３３に印加されたテスト信号は、増幅回路９２によって増幅され、フィルタ回路９３によってノイズが除去された状態でトランジスタ１４の制御端子に伝達される。
前記各実施形態において、トランジスタ１４（第１トランジスタ１４Ａ）及び第２トランジスタ１４Ｂのオンオフを制御することができる回路が半導体装置１ａ〜１ｅの内部に設けられていれば、テスト回路２０（第１テスト回路２０Ａ）及び第２テスト回路２０Ｂを省略してもよい。この場合、第３及び第５実施形態において、アナログスイッチ４１のオンオフを制御するアナログスイッチ切替回路（図示略）がさらに設けられてもよい。
前記第３及び第５実施形態において、第２内部ブロック回路１１Ｂの複数の回路の内部電圧を個別に測定可能な構成としてもよい。この場合、複数の回路において測定する内部電圧に応じてアナログスイッチ４１が設けられる。これらアナログスイッチ４１を個別に制御することにより、複数の回路の内部電圧を個別に測定可能にする。図１９は、前記第３実施形態の半導体装置１ｃの第２内部ブロック回路１１Ｂの複数の回路の内部電圧を個別に測定可能な構成の一例である。第２内部ブロック回路１１Ｂは、温度測定回路４０、過電流保護回路９４、過熱保護回路９５、低電圧誤動作防止回路９６、内部基準電圧生成回路９７、及び論理回路９８を有する。これら温度測定回路４０、過電流保護回路９４、過熱保護回路９５、低電圧誤動作防止回路９６、内部基準電圧生成回路９７、及び論理回路９８のそれぞれには、アナログスイッチ４１が接続されている。これらアナログスイッチ４１の第２端子のそれぞれは、第１抵抗１２とトランジスタ１４との間のノードＮ１に接続されている。またテスト回路２０には、テスト回路２０の内部電圧を測定するためにアナログスイッチ４１が接続されている。このアナログスイッチ４１の第２端子も前記ノードＮ１に接続されている。
前記アナログスイッチ４１は、アナログスイッチ切替回路９９によってオンオフが制御される。アナログスイッチ切替回路９９は、例えば半導体装置１ｃの内部に設けられている。アナログスイッチ切替回路９９は、第６外部端子３６に接続されている。アナログスイッチ切替回路９９は、前記アナログスイッチ４１の反転制御端子に制御信号を出力する。なお、アナログスイッチ切替回路９９は、半導体装置１ｃの外部に設けられてもよい。
このような半導体装置１ｃによれば、第３テストモードの場合、アナログスイッチ切替回路９９によって測定する第２内部ブロック回路１１Ｂの回路に対応するアナログスイッチ４１をオンし、それ以外の回路に対応するアナログスイッチ４１をオフする。これにより、第１外部端子３１及び第２外部端子３２の電圧の測定によって、測定したい回路の内部電圧を測定することができる。なお、半導体装置１ｅについても同様に変更することができる。
〔付記１〕
第１電圧が印加される第１外部端子と、
第２電圧が印加される第２外部端子と、
第３外部端子と、
前記第１外部端子に接続されている第１配線と、
前記第２外部端子に接続されている第２配線と、
前記第１配線に接続された第１内部ブロック回路と、
前記第１配線と前記第２配線との間に直列に接続された第１抵抗及び第１スイッチング素子と、
前記第１配線と前記第２配線との間に接続された第２抵抗と、
を有し、
前記第１スイッチング素子は、前記第３外部端子に印加されるテスト信号に基づいてオン又はオフする
半導体装置。
〔付記２〕
前記第１外部端子は、前記第１内部ブロック回路を制御する制御信号が入力される入力端子である
付記１に記載の半導体装置。
〔付記３〕
前記第２抵抗の抵抗値は、前記第１抵抗の抵抗値よりも大きい
付記１又は２に記載の半導体装置。
〔付記４〕
前記第１スイッチング素子の制御端子は、前記半導体装置の異常を検出した場合に外部に出力する外部検出端子に電気的に接続されている
付記１ないし３のいずれか一項に記載の半導体装置。
〔付記５〕
前記第１外部端子と前記第１抵抗とを繋ぐ前記第１配線の長さは、前記第１外部端子と前記第２抵抗とを繋ぐ前記第１配線の長さよりも短い
付記１ないし４のいずれか一項に記載の半導体装置。
〔付記６〕
前記テスト信号に基づいて前記第１スイッチング素子をオンオフし、駆動電圧の供給に基づいて前記第１スイッチング素子をオンするテスト回路を有する
付記１ないし５のいずれか一項に記載の半導体装置。
〔付記７〕
前記第１抵抗と前記第１スイッチング素子とのノードに接続されたスイッチ部と、
前記スイッチ部に電気的に接続された第２内部ブロック回路と、
をさらに有する
付記１ないし６のいずれか一項に記載の半導体装置。
〔付記８〕
前記第２内部ブロック回路は、温度測定回路を含む
付記７に記載の半導体装置。
〔付記９〕
前記テスト信号に基づいて前記第１スイッチング素子及び前記スイッチ部をそれぞれオンオフするテスト回路を有し、
前記テスト回路は、
前記テスト信号に基づいて前記第１スイッチング素子をオンし、前記スイッチ部をオフする第１テストモードと、
前記テスト信号に基づいて前記第１スイッチング素子をオフし、前記スイッチ部をオンする第２テストモードと、
駆動電圧の供給に基づいて前記第１スイッチング素子をオンし、前記スイッチ部をオフする通常モードと、を有する
付記７又は８に記載の半導体装置。
〔付記１０〕
前記第２抵抗と前記第２配線との間に接続された第２スイッチング素子を有する
付記１ないし８のいずれか一項に記載の半導体装置。
〔付記１１〕
前記第２スイッチング素子の制御端子は、前記半導体装置の異常を検出した場合に外部に出力する外部検出端子、前記第１外部端子、及び前記第２外部端子以外の外部端子に電気的に接続されている
付記１０に記載の半導体装置。
〔付記１２〕
前記テスト信号に基づいて前記第１スイッチング素子をオンオフし、駆動電圧の供給に基づいて前記第１スイッチング素子をオンする第１テスト回路と、
前記テスト信号に基づいて前記第２スイッチング素子をオンオフし、駆動電圧の供給に基づいて前記第２スイッチング素子をオン又はオフする第２テスト回路と、
を有する
付記１０又は１１に記載の半導体装置。
〔付記１３〕
前記第１抵抗と前記第１スイッチング素子とのノードに接続されたスイッチ部と、
前記スイッチ部に電気的に接続された第２内部ブロック回路と、
をさらに有し、
前記第１テスト回路又は前記第２テスト回路は、前記テスト信号に基づいて前記スイッチ部をオンオフし、
前記半導体装置は、駆動電圧の供給に基づいて選択されるモードである通常モードと、前記テスト信号に基づいて選択されるモードである第１テストモード、第２テストモード、及び第３テストモードとを有し、
前記通常モードは、前記第１スイッチング素子をオンし、前記第２スイッチング素子をオン又はオフし、前記スイッチ部をオフするモードであり、
前記第１テストモードは、前記第１スイッチング素子をオフし、前記第２スイッチング素子をオンし、前記スイッチ部をオフするモードであり、
前記第２テストモードは、前記第１スイッチング素子及び前記第２スイッチング素子をそれぞれオフし、前記スイッチ部をオンするモードであり、
前記第３テストモードは、前記第１スイッチング素子、前記第２スイッチング素子、及び前記スイッチ部をそれぞれオフするモードである
付記１２に記載の半導体装置。
〔付記１４〕
前記第１内部ブロック回路は、電力用トランジスタを有する
付記１ないし１３のいずれか一項に記載の半導体装置。
〔付記１５〕
前記第１外部端子、前記第２外部端子、前記第１配線、前記第２配線、前記第１内部ブロック回路、前記第１抵抗、前記第２抵抗、及び前記第１スイッチング素子はそれぞれ、複数個設けられている
付記１ないし１４のいずれか一項に記載の半導体装置。
〔付記１６〕
前記複数の第１抵抗の一部の抵抗値は、残りの第１抵抗の抵抗値と異なり、
前記複数の第２抵抗の一部の抵抗値は、残りの第２抵抗の抵抗値と異なる
付記１５に記載の半導体装置。
〔付記１７〕
第１電圧が印加される第１外部端子と、
第２電圧が印加される第２外部端子と、第３外部端子と、
前記第１外部端子に接続されている第１配線と、
前記第２外部端子に接続されている第２配線と、
前記第１配線に接続された第１内部ブロック回路と、
前記第１配線と前記第２配線との間に直列に接続された第１抵抗及び第１スイッチング素子と、
前記第１配線と前記第２配線との間に接続された第２抵抗と、
を有する
半導体装置。
〔付記１８〕
付記１ないし８、及び１７のいずれか一項に記載の半導体装置の製品識別を行う識別方法であって、
前記第１スイッチング素子をオフする第１ステップと、
前記第１外部端子と前記第２外部端子との間の前記第２抵抗の抵抗値を検出する第２ステップと、
を有する
半導体装置の識別方法。
〔付記１９〕
付記７ないし９のいずれか一項に記載の半導体装置の製品識別を行う識別方法であって、
前記第１スイッチング素子をオフし、前記スイッチ部をオンする第１ステップと、
前記第１外部端子と前記第２外部端子との間の電圧に基づいて前記第２内部ブロック回路の電圧を検出する第２ステップと、
を有する
半導体装置の識別方法。
〔付記２０〕
付記１０ないし１３のいずれか一項に記載の半導体装置の製品識別を行う識別方法であって、
前記第１スイッチング素子をオフし、前記第２スイッチング素子をオンする第１ステップと、
前記第１外部端子と前記第２外部端子との間の前記第２抵抗の抵抗値を検出する第２ステップと、
を有する
半導体装置の識別方法。
〔付記２１〕
付記１０ないし１３のいずれか一項に記載の半導体装置の製品識別を行う識別方法であって、
前記第１抵抗と前記第１スイッチング素子とのノードに接続されたスイッチ部と、
前記スイッチ部に電気的に接続された第２内部ブロック回路と、
をさらに有し、
前記第１スイッチング素子及び前記第２スイッチング素子のそれぞれをオフし、前記スイッチ部をオンする第１ステップと、
前記第１外部端子と前記第２外部端子との間の電圧に基づいて前記第２内部ブロック回路の電圧を検出する第２ステップと、
を有する
半導体装置の識別方法。

Claims (21)

  1. 第１電圧が印加される第１外部端子と、
    第２電圧が印加される第２外部端子と、
    第３外部端子と、
    前記第１外部端子に接続されている第１配線と、
    前記第２外部端子に接続されている第２配線と、
    前記第１配線に接続された第１内部ブロック回路と、
    前記第１配線と前記第２配線との間に直列に接続された第１抵抗及び第１スイッチング素子と、
    前記第１配線と前記第２配線との間に接続された第２抵抗と、
    を有し、
    前記第１スイッチング素子は、前記第３外部端子に印加されるテスト信号に基づいてオン又はオフする
    半導体装置。
  2. 前記第１外部端子は、前記第１内部ブロック回路を制御する制御信号が入力される入力端子である
    請求項１に記載の半導体装置。
  3. 前記第２抵抗の抵抗値は、前記第１抵抗の抵抗値よりも大きい
    請求項１又は２に記載の半導体装置。
  4. 前記第１スイッチング素子の制御端子は、前記半導体装置の異常を検出した場合に外部に出力する外部検出端子に電気的に接続されている
    請求項１ないし３のいずれか一項に記載の半導体装置。
  5. 前記第１外部端子と前記第１抵抗とを繋ぐ前記第１配線の長さは、前記第１外部端子と前記第２抵抗とを繋ぐ前記第１配線の長さよりも短い
    請求項１ないし４のいずれか一項に記載の半導体装置。
  6. 前記テスト信号に基づいて前記第１スイッチング素子をオンオフし、駆動電圧の供給に基づいて前記第１スイッチング素子をオンするテスト回路を有する
    請求項１ないし５のいずれか一項に記載の半導体装置。
  7. 前記第１抵抗と前記第１スイッチング素子とのノードに接続されたスイッチ部と、
    前記スイッチ部に電気的に接続された第２内部ブロック回路と、
    をさらに有する
    請求項１ないし６のいずれか一項に記載の半導体装置。
  8. 前記第２内部ブロック回路は、温度測定回路を含む
    請求項７に記載の半導体装置。
  9. 前記テスト信号に基づいて前記第１スイッチング素子及び前記スイッチ部をそれぞれオンオフするテスト回路を有し、
    前記テスト回路は、
    前記テスト信号に基づいて前記第１スイッチング素子をオンし、前記スイッチ部をオフする第１テストモードと、
    前記テスト信号に基づいて前記第１スイッチング素子をオフし、前記スイッチ部をオンする第２テストモードと、
    駆動電圧の供給に基づいて前記第１スイッチング素子をオンし、前記スイッチ部をオフする通常モードと、を有する
    請求項７又は８に記載の半導体装置。
  10. 前記第２抵抗と前記第２配線との間に接続された第２スイッチング素子を有する
    請求項１ないし８のいずれか一項に記載の半導体装置。
  11. 前記第２スイッチング素子の制御端子は、前記半導体装置の異常を検出した場合に外部に出力する外部検出端子、前記第１外部端子、及び前記第２外部端子以外の外部端子に電気的に接続されている
    請求項１０に記載の半導体装置。
  12. 前記テスト信号に基づいて前記第１スイッチング素子をオンオフし、駆動電圧の供給に基づいて前記第１スイッチング素子をオンする第１テスト回路と、
    前記テスト信号に基づいて前記第２スイッチング素子をオンオフし、駆動電圧の供給に基づいて前記第２スイッチング素子をオン又はオフする第２テスト回路と、
    を有する
    請求項１０又は１１に記載の半導体装置。
  13. 前記第１抵抗と前記第１スイッチング素子とのノードに接続されたスイッチ部と、
    前記スイッチ部に電気的に接続された第２内部ブロック回路と、
    をさらに有し、
    前記第１テスト回路又は前記第２テスト回路は、前記テスト信号に基づいて前記スイッチ部をオンオフし、
    前記半導体装置は、駆動電圧の供給に基づいて選択されるモードである通常モードと、前記テスト信号に基づいて選択されるモードである第１テストモード、第２テストモード、及び第３テストモードとを有し、
    前記通常モードは、前記第１スイッチング素子をオンし、前記第２スイッチング素子をオン又はオフし、前記スイッチ部をオフするモードであり、
    前記第１テストモードは、前記第１スイッチング素子をオフし、前記第２スイッチング素子をオンし、前記スイッチ部をオフするモードであり、
    前記第２テストモードは、前記第１スイッチング素子及び前記第２スイッチング素子をそれぞれオフし、前記スイッチ部をオンするモードであり、
    前記第３テストモードは、前記第１スイッチング素子、前記第２スイッチング素子、及び前記スイッチ部をそれぞれオフするモードである
    請求項１２に記載の半導体装置。
  14. 前記第１内部ブロック回路は、電力用トランジスタを有する
    請求項１ないし１３のいずれか一項に記載の半導体装置。
  15. 前記第１外部端子、前記第２外部端子、前記第１配線、前記第２配線、前記第１内部ブロック回路、前記第１抵抗、前記第２抵抗、及び前記第１スイッチング素子はそれぞれ、複数個設けられている
    請求項１ないし１４のいずれか一項に記載の半導体装置。
  16. 前記複数の第１抵抗の一部の抵抗値は、残りの第１抵抗の抵抗値と異なり、
    前記複数の第２抵抗の一部の抵抗値は、残りの第２抵抗の抵抗値と異なる
    請求項１５に記載の半導体装置。
  17. 第１電圧が印加される第１外部端子と、
    第２電圧が印加される第２外部端子と、第３外部端子と、
    前記第１外部端子に接続されている第１配線と、
    前記第２外部端子に接続されている第２配線と、
    前記第１配線に接続された第１内部ブロック回路と、
    前記第１配線と前記第２配線との間に直列に接続された第１抵抗及び第１スイッチング素子と、
    前記第１配線と前記第２配線との間に接続された第２抵抗と、
    を有する
    半導体装置。
  18. 請求項１ないし８、及び１７のいずれか一項に記載の半導体装置の製品識別を行う識別方法であって、
    前記第１スイッチング素子をオフする第１ステップと、
    前記第１外部端子と前記第２外部端子との間の前記第２抵抗の抵抗値を検出する第２ステップと、
    を有する
    半導体装置の識別方法。
  19. 請求項７ないし９のいずれか一項に記載の半導体装置の製品識別を行う識別方法であって、
    前記第１スイッチング素子をオフし、前記スイッチ部をオンする第１ステップと、
    前記第１外部端子と前記第２外部端子との間の電圧に基づいて前記第２内部ブロック回路の電圧を検出する第２ステップと、
    を有する
    半導体装置の識別方法。
  20. 請求項１０ないし１３のいずれか一項に記載の半導体装置の製品識別を行う識別方法であって、
    前記第１スイッチング素子をオフし、前記第２スイッチング素子をオンする第１ステップと、
    前記第１外部端子と前記第２外部端子との間の前記第２抵抗の抵抗値を検出する第２ステップと、
    を有する
    半導体装置の識別方法。
  21. 請求項１０ないし１３のいずれか一項に記載の半導体装置の製品識別を行う識別方法であって、
    前記第１抵抗と前記第１スイッチング素子とのノードに接続されたスイッチ部と、
    前記スイッチ部に電気的に接続された第２内部ブロック回路と、
    をさらに有し、
    前記第１スイッチング素子及び前記第２スイッチング素子のそれぞれをオフし、前記スイッチ部をオンする第１ステップと、
    前記第１外部端子と前記第２外部端子との間の電圧に基づいて前記第２内部ブロック回路の電圧を検出する第２ステップと、
    を有する
    半導体装置の識別方法。
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