JP4708867B2 - 半導体集積回路並びにその試験装置及び試験方法 - Google Patents

Description

本発明は、半導体集積回路並びにその試験装置及び試験方法に関し、特に、複数の出力端子にそれぞれインバータ回路が接続された半導体集積回路とそのテスト回路並びにその試験装置及び試験方法に関する。

一般に、マイクロコンピュータやシステムＬＳＩ等の半導体集積回路の出力部には、外部接続されるデバイスとのインタフェースとして、いわゆる出力バッファが設けられている。この出力バッファにはインバータ回路が用いられ、例えば、ＰチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとＮチャネルＭＯＳトランジスタとを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）インバータ回路が知られている。また例えば、特開２００２−３１４３９４号公報には、出力バッファ能力を制御可能としたＣＭＯＳタイプの出力バッファが開示されている。

半導体集積回路の製造過程で、初期不良を除去し特性を安定化するために各種の加速試験が行われる。特開平７−５８１７２号公報には、パッケージされた半導体集積回路のバーンイン試験を行うためのユニバーサルバーンインボードであって、短絡配線が設けられたサブボードを装着することによってリード端子に接続された複数のプルアップ抵抗の作用を無効化できるようにしたユニバーサルバーンインボードが紹介されている。同公報のユニバーサルバーンインボードでは、素子を保護するために入出力端子をプルアップするプルアップ抵抗を多数備えている。

特開２００２−３１４３９４号公報 特開平７−５８１７２号公報

しかしながら、入出力端子をプルアップ乃至プルダウン接続する試験装置を用いて、インバータ回路に内部から信号を供給して動作試験・加速試験を行う場合、インバータ回路に含まれるトランジスタを効率よく活性化することができないという問題点がある。

図６は、上記した特許文献２のユニバーサルバーンインボードに装着された状態の半導体集積回路の出力端子付近の構成を表した図である。図６に表されたとおり、出力バッファの最終段のインバータ回路１１、１２は、それぞれ入力された信号Ｓ１、Ｓ２のレベルを論理反転して端子３０Ａ、３０Ｂに出力するよう構成されており、端子３０Ａ、３０Ｂと電源が、プルアップ抵抗４２を介して接続された構成となっている。

図７（ａ）（ｂ）は、ＣＭＯＳ回路で構成されたインバータ回路１１を有する端子をそれぞれプルアップ乃至プルダウン接続してテストする際の動作を説明するための図である。はじめに図７の（ａ）のプルアップした例をとって説明すると、信号Ｓ１がハイレベルのとき、インバータ回路１１のＮｃｈＭＯＳトランジスタ１１ｎがオンとなり、ＰｃｈＭＯＳトランジスタ１１ｐがオフとなる。このとき、電源、プルアップ抵抗４２、ＮｃｈＭＯＳトランジスタ１１ｎの経路で電流が流れるパス６１Ｈができ、ＮｃｈＭＯＳトランジスタ１１ｎに電流が流れて活性化される。一方、信号Ｓ１がロウレベルのとき、インバータ回路１１のＮｃｈＭＯＳトランジスタ１１ｎがオフとなり、ＰｃｈＭＯＳトランジスタ１１ｐがオンとなる。このとき、電源と端子３０Ａの出力は同電位となり、パス６１Ｌは成立せず、ＰｃｈＭＯＳトランジスタ１１ｐに電流を流すことができない。

端子をプルダウンした図７の（ｂ）についても、同様であり、信号Ｓ２がロウレベルのとき、インバータ回路１２のＰｃｈＭＯＳトランジスタ１２ｐがオンとなり、ＮｃｈＭＯＳトランジスタ１２ｎがオフとなる。このとき、電源、ＰｃｈＭＯＳトランジスタ１２ｐ、プルダウン抵抗４３の経路で電流が流れるパス６２Ｌができ、ＰｃｈＭＯＳトランジスタ１２ｐに電流が流れて活性化される。一方、信号Ｓ２がハイレベルのとき、インバータ回路１２のＰｃｈＭＯＳトランジスタ１２ｐがオフとなり、ＮｃｈＭＯＳトランジスタ１２ｎがオンとなり、パス６２Ｈは成立せず、ＮｃｈＭＯＳトランジスタ１２ｎに電流を流すことができない。

本発明の第１の視点によれば、複数の出力端子にそれぞれインバータ回路が接続された半導体集積回路であって、前記出力端子の組が短絡状態にあるときに、前記インバータ回路に対して排他的な論理値の信号を入力するテスト回路と、該テスト回路を備えたことを特徴とする半導体集積回路とが提供される。このようなテスト回路又は半導体集積回路によれば、テスト時に、テスト対象のインバータ回路が接続された端子を短絡状態とするとともに、前記短絡状態にあるインバータ回路の組に異なるレベルの信号を交互に入力することによって、複数のインバータ回路に含まれるトランジスタの組に交互に電流を流し効率よく活性化させることが可能となる。

また、本発明の第２の視点によれば、インバータ回路がそれぞれ接続された複数の出力端子と、所定のインバータ回路に対して排他的な論理値の入力信号を入力するテスト回路と、を備える半導体集積回路について、効率よく活性化動作を行うことのできる試験装置が提供される。この試験装置は、前記インバータ回路が接続された所定の出力端子間を短絡する短絡回路と、前記テスト回路にテスト信号を入力し、出力側が短絡状態にあるインバータ回路に対して排他的な論理値の信号を入力させるテスト信号出力端子とを備えて構成され、上記した半導体集積回路の前記インバータ回路の組に異なるレベルの信号を交互に入力し、上述したテスト回路及び半導体集積回路同様の活性化動作を行わせることが可能となる。

また、本発明の第３の視点によれば、上記した半導体集積回路の試験方法であって、前記インバータ回路が接続された出力端子間を短絡する工程と、前記テスト回路にテスト信号を入力し、出力側が短絡状態にあるインバータ回路に対して排他的な論理値の信号を入力させる工程と、を含み、前記出力側が短絡状態にあるインバータ回路に対して入力される信号の論理値を周期的に入れ替えることによって、前記インバータ回路を交互に駆動させる試験方法が提供される。

本発明によれば、限られた時間で効率よくインバータ回路に含まれるトランジスタの活性化を行うことが可能になり、初期不良品を短時間で検出することが可能となる。

続いて、本発明を実施するための最良の形態について説明する。図１は、本発明の第１の実施形態に係る半導体集積回路の構成を表したブロック図である。図１を参照すると、半導体集積回路１００は、出力バッファを構成するインバータ回路１１、１２と、テスト回路２０と、インバータ回路１１、１２に対応する端子３０Ａ、３０Ｂと、抵抗４０と、スイッチ５０とを備えて構成されている。

テスト回路２０は、例えば、図２に示した反転回路２１と選択回路２２とを備える構成からなり、通常動作時は、信号Ｓ２をインバータ回路１２側に出力するが、テストモード信号ＢＴが所定のレベル「１」で入力されたテスト時には、信号Ｓ１を反転してインバータ回路１２側に出力する。従って、テスト中には、インバータ回路１１、１２にそれぞれ排他的な論理値を持つ信号が入力されることになり、また、信号Ｓ１のレベルを変えてやると、インバータ回路１２に入力される信号も反転することになる。

また、スイッチ５０は、トランジスタ等で構成されたスイッチ手段であり、テスト時にオン状態となって、インバータ回路１１、１２の出力を短絡可能となっている。

続いて、本実施形態の動作について説明する。図３は、本実施形態に係る半導体集積回路の出力バッファをテストする際の動作を説明するための図である。図３を参照すると、出力バッファを構成するインバータ回路１１、１２は、ＰｃｈＭＯＳトランジスタ１１ｐ、１２ｐ、ＮｃｈＭＯＳトランジスタ１１ｎ、１２ｎの組で構成されている。テスト時には、上述したテスト回路により、信号Ｓ１と、その論理レベルを反転したＳ１ｂａｒが、それぞれ出力バッファを構成するインバータ回路１１、１２に入力される。

例えば、信号Ｓ１がハイレベルで入力されると、インバータ回路１１のＰｃｈＭＯＳトランジスタ１１ｐがオフ、ＮｃｈＭＯＳトランジスタ１１ｎがオン状態となり、また、インバータ回路１２のＰｃｈＭＯＳトランジスタ１２ｐがオン、ＮｃｈＭＯＳトランジスタ１２ｎがオフ状態となる。この状態において、抵抗４０を介してインバータ回路１１、１２の各出力端が短絡してあるとすると、インバータ回路１２のＰｃｈＭＯＳトランジスタ１２ｐ、抵抗４０、インバータ回路１１のＮｃｈＭＯＳトランジスタ１１ｎの経路で電流が流れるパス６０Ａができ、それぞれ、前記オン状態にあるＭＯＳトランジスタの組が活性化される。

続いて、信号Ｓ１をロウレベルに切り替えると、インバータ回路１１のＰｃｈＭＯＳトランジスタ１１ｐがオン、ＮｃｈＭＯＳトランジスタ１１ｎがオフ状態となり、また、インバータ回路１２のＰｃｈＭＯＳトランジスタ１２ｐがオフ、ＮｃｈＭＯＳトランジスタ１２ｎがオン状態となる。この状態においても、抵抗４０を介してインバータ回路１１、１２の各出力端が短絡してあるとすると、インバータ回路１１のＰｃｈＭＯＳトランジスタ１１ｐ、抵抗４０、インバータ回路１２のＮｃｈＭＯＳトランジスタ１２ｎの経路で電流が流れるパス６０Ｂができ、それぞれ、前記オン状態にあるＭＯＳトランジスタの組が活性化される。

上記テスト対象となる出力バッファを組ないし対にしてそれぞれ異なるレベルの信号を入力することで、ワンサイクルですべてのＭＯＳトランジスタを活性化することが可能であり、半導体集積回路の製造段階での加速試験に好ましく適用できる。

続いて、上記した第１の実施形態に変更を加えた第２の実施形態について説明する。図４は、本発明の第２の実施形態に係る半導体集積回路の構成を表したブロック図である。図４を参照すると、半導体集積回路１００は、インバータ回路１１、１２、１３と、テスト回路２０と、インバータ回路１１、１２、１３に対応する端子３０Ａ、３０Ｂ、３０Ｃと、２つの抵抗４０Ａ、４０Ｂと、スイッチ５０Ａ、５０Ｂとを備えて構成されている。

本実施の形態のテスト回路２０も上記した第１の実施形態と同様であり、抵抗４０Ａ、４０Ｂを介して短絡可能なインバータ回路の組に対してそれぞれ異なるレベルの信号を入力可能となっている。例えば、テスト時において、インバータ回路１１にハイレベルの信号Ｓ１が入力されると、インバータ回路１２、１３には信号Ｓ１を反転したロウレベルの信号が入力されることになる。同様に、インバータ回路１１にロウレベルの信号Ｓ１が入力されると、インバータ回路１２、１３には信号Ｓ１を反転したハイレベルの信号が入力されることになる。

従って、スイッチ５０Ａ、５０Ｂを適当なタイミングで切り替えることによって、信号Ｓ１をオンオフする１のサイクルで３個以上のインバータ回路に含まれるすべてのＭＯＳトランジスタを活性化することが可能となる。

続いて、上記した各実施形態における半導体集積回路の抵抗を試験装置側に設置した本発明の第３の実施形態について説明する。図５は、本発明の第３の実施形態に係る半導体集積回路とバーンイン装置（試験装置）の構成を表したブロック図である。図５を参照すると、半導体集積回路１００は、出力バッファを構成するインバータ回路１１、１２と、テスト回路２０と、インバータ回路１１、１２が接続された端子３０Ａ、３０Ｂとを備えて構成されている。また、バーンイン装置は、抵抗４１とを備えており、端子３０Ａ、３０Ｂ間を短絡可能となっている。

本実施の形態のテスト回路２０も上記した第１、第２の実施形態と同様であり、試験装置のテスト信号出力端子（不図示）から出力されるテストモード信号ＢＴがテスト回路２０に所定のレベル「１」で入力されると、バーンイン装置側の抵抗４１を介して出力側が短絡状態にあるインバータ回路の組に対してそれぞれ異なるレベルの信号を入力する。例えば、テスト時において、インバータ回路１１にハイレベルの信号Ｓ１が入力されると、インバータ回路１２には信号Ｓ１を反転したロウレベルの信号が入力され、インバータ回路１１にロウレベルの信号Ｓ１が入力されると、インバータ回路１２には信号Ｓ１を反転したハイレベルの信号を入力する加速試験を行うことが可能となる。

また、本実施の形態によれば、バーンイン装置側に従来のプルアップ乃至プルダウン抵抗に代え、抵抗４１を配することで足りることとなり、使用する抵抗の数を半減することが可能となる。また、本実施の形態によれば、バーンイン装置側の抵抗４１の抵抗値を適当な手段により変えることも容易であり、テスト対象の半導体集積回路の仕様に応じて流れる電流値を制限することも可能となる。

以上、本発明の各実施形態を説明したが、その原理からも明らかなとおり、本発明の技術的範囲は、上述した各実施形態に限定されるものではなく、２つ以上のインバータ回路の出力端を短絡するとともに、入力端に異なるレベルの信号を入力し、各インバータ回路に含まれるトランジスタ間にパスを成立させて電流を流すという本発明の要旨を逸脱しない範囲で、各種の変形・置換をなしうることが可能であることはいうまでもない。例えば、上記した各実施形態では、上記パス間に抵抗を配するものとして説明したが、抵抗を含む各種回路や定電流源等を含んだパスにて前記各端子間を接続することも可能である。

また、上記した各実施形態では、ＣＭＯＳインバータ回路を用いた例を挙げて説明したが、バイポーラトランジスタを用いるインバータ回路（ＮＯＴ回路）の活性化にも同様に適用可能である。また、これらを用いた各種出力バッファ、例えば、Ｂｉ−ＣＭＯＳ回路による出力バッファの活性化を行うことも可能である。

本発明の第１の実施形態に係る半導体集積回路の構成を表したブロック図である。 本発明の第１の実施形態に係る半導体集積回路の詳細構成を表した回路図である。 本発明の第１の実施形態に係る半導体集積回路のテスト時の動作を説明するための図である。 本発明の第２の実施形態に係る半導体集積回路の構成を表したブロック図である。 本発明の第３の実施形態に係る半導体集積回路の構成を表したブロック図である。 従来の半導体集積回路と試験装置の構成を表した図である。 従来構成においてプルアップ乃至プルダウン接続してテストする際の動作を説明するための図である。

符号の説明

１１、１２、１３ インバータ回路
２０ テスト回路
２１ 反転回路
２２ 選択回路
３０Ａ、３０Ｂ、３０Ｃ 端子
４０、４０Ａ、４０Ｂ 抵抗
４１ バーンイン装置側抵抗
４２ プルアップ抵抗
４３ プルダウン抵抗
５０、５０Ａ、５０Ｂ スイッチ
１００ 半導体集積回路
Ｓ１、Ｓ２ 入力信号
ＢＴ テストモード信号

Claims (11)

1. 複数の出力端子にそれぞれインバータ回路が接続された半導体集積回路であって、
   前記出力端子の組が短絡状態にあるときに、前記インバータ回路に対して排他的な論理値の信号を入力するテスト回路を備えたこと、
   を特徴とする半導体集積回路。
2. 前記インバータ回路の出力端子間が抵抗を介して短絡自在とされていること、
   を特徴とする請求項１に記載の半導体集積回路。
3. 前記インバータ回路を３個以上有し、前記一の出力端子が他の出力端子と組をなすよう多段に短絡可能とし、前記テスト回路は、前記短絡状態にある出力端子の組み合わせに対して互いに排他的な論理値の信号を入力可能であること、
   を特徴とする請求項１又は２に記載の半導体集積回路。
4. 前記テスト回路は、一のインバータ回路に入力される信号の論理値を反転させる反転回路と、所定のテスト信号が入力された場合に前記反転回路の出力信号を他のインバータ回路に入力する選択回路と、を含んで構成されること、
   を特徴とする請求項１乃至３いずれか一に記載の半導体集積回路。
5. 前記インバータ回路はＣＭＯＳインバータ回路であり、出力バッファを構成すること、
   を特徴とする請求項１乃至４いずれか一に記載の半導体集積回路。
6. 前記出力端子の組を短絡するスイッチ回路を備えた請求項１から５いずれか一の半導体集積回路。
7. 複数の出力端子にそれぞれ接続されたインバータ回路をテストするためのテスト回路であって、
   前記インバータ回路が接続された出力端子の組が短絡状態にあるときに、前記インバータ回路に対して排他的な論理値の信号を入力するテスト回路。
8. インバータ回路がそれぞれ接続された複数の出力端子と、所定のインバータ回路に対して排他的な論理値の入力信号を入力するテスト回路と、を備える半導体集積回路の試験装置であって、
   前記インバータ回路が接続された所定の出力端子間を短絡する短絡回路と、
   前記テスト回路にテスト信号を入力し、出力側が短絡状態にある前記インバータ回路に対して排他的な論理値の信号を入力させるテスト信号出力端子とを備えたこと、
   を特徴とする半導体集積回路の試験装置。
9. 前記短絡回路は、抵抗を介して前記出力端子間を接続すること、
   を特徴とする請求項８に記載の半導体集積回路の試験装置。
10. 前記短絡回路は、前記一の出力端子が他の出力端子と組をなすよう多段に短絡可能であり、
    出力側が短絡状態にある前記インバータ回路の組み合わせに対して互いに排他的な論理値の信号を入力し、前記出力端子を３個以上有する半導体集積回路のインバータ回路を同時に駆動可能であること、
    を特徴とする請求項８又は９に記載の半導体集積回路の試験装置。
11. インバータ回路がそれぞれ接続された複数の出力端子と、前記インバータ回路の組み合わせに対して排他的な論理値の入力信号を入力するテスト回路と、を備える半導体集積回路の試験方法であって、
    前記インバータ回路が接続された出力端子間を短絡する工程と、
    前記テスト回路にテスト信号を入力し、出力側が短絡状態にある前記インバータ回路に対して排他的な論理値の信号を入力させる工程と、を含み、
    前記出力側が短絡状態にあるインバータ回路に対して入力される信号の論理値を周期的に入れ替えることによって、前記インバータ回路を交互に駆動させること、
    を特徴とする半導体集積回路の試験方法。

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