JP2621766B2 - 半導体装置試験用ユニバーサルバーンインボード - Google Patents
半導体装置試験用ユニバーサルバーンインボードInfo
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- JP2621766B2 JP2621766B2 JP5199849A JP19984993A JP2621766B2 JP 2621766 B2 JP2621766 B2 JP 2621766B2 JP 5199849 A JP5199849 A JP 5199849A JP 19984993 A JP19984993 A JP 19984993A JP 2621766 B2 JP2621766 B2 JP 2621766B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置をバーンイ
ンするための試験装置とバーンインされる被試験半導体
装置との間に介在して、試験装置から供給される電源電
圧や信号を被試験半導体装置に伝達するための半導体装
置試験用ユニバーサルバーンインボードに関し、特に、
スタティックバーンインに用いられる半導体装置試験用
ユニバーサルバーンインボードに関する。
ンするための試験装置とバーンインされる被試験半導体
装置との間に介在して、試験装置から供給される電源電
圧や信号を被試験半導体装置に伝達するための半導体装
置試験用ユニバーサルバーンインボードに関し、特に、
スタティックバーンインに用いられる半導体装置試験用
ユニバーサルバーンインボードに関する。
【０００２】
【従来の技術】ＩＣなど半導体装置のバーンインは、半
導体装置の製造工程中でその初期不良を除去し特性を安
定化する目的で行われるものであって、バーンイン実施
時には通常、試験される半導体装置（以下、ＤＵＴ：デ
バイス アンダー テスト Ｄｅｖｉｃｅ Ｕｎｄｅｒ
Ｔｅｓｔと記す）を高温環境下に置き、試験装置から
電源電圧及び信号を供給して所定の時間動作状態に保持
する。
導体装置の製造工程中でその初期不良を除去し特性を安
定化する目的で行われるものであって、バーンイン実施
時には通常、試験される半導体装置（以下、ＤＵＴ：デ
バイス アンダー テスト Ｄｅｖｉｃｅ Ｕｎｄｅｒ
Ｔｅｓｔと記す）を高温環境下に置き、試験装置から
電源電圧及び信号を供給して所定の時間動作状態に保持
する。
【０００３】上記のバーンインには、例えばクロック信
号やリセット信号などの制御信号用入力端子のみならず
それ以外のデータ信号用入出力端子にも、通常の信号処
理同作時と同様の信号波形を与えて行うダイナミックバ
ーンインと、データ信号用入出力端子には直流電圧を与
えて行うスタティックバーンインとがあり、前者は主
に、ＤＲＡＭやＳＲＡＭのような半導体メモリなどに対
して行われる、一方、後者は主に、マイクロコンピュー
タやゲートアレイなどの論理ＩＣに対して行われる。本
発明は後者のスタティックバーンインに関るものである
が、いずれの場合にもバーンイン実施時には、ＤＵＴは
バーンインボード（以下、ボードと記す）と称される配
線基板に搭載されたＩＣソケットに差込まれ、試験装置
から、ボードのエッジコネクタ端子、配線及びソケット
のリード端子を介して電源電圧や信号を供給される。バ
ーンイン終了後、ＤＵＴはソケットから取り外され次の
工程に移される。
号やリセット信号などの制御信号用入力端子のみならず
それ以外のデータ信号用入出力端子にも、通常の信号処
理同作時と同様の信号波形を与えて行うダイナミックバ
ーンインと、データ信号用入出力端子には直流電圧を与
えて行うスタティックバーンインとがあり、前者は主
に、ＤＲＡＭやＳＲＡＭのような半導体メモリなどに対
して行われる、一方、後者は主に、マイクロコンピュー
タやゲートアレイなどの論理ＩＣに対して行われる。本
発明は後者のスタティックバーンインに関るものである
が、いずれの場合にもバーンイン実施時には、ＤＵＴは
バーンインボード（以下、ボードと記す）と称される配
線基板に搭載されたＩＣソケットに差込まれ、試験装置
から、ボードのエッジコネクタ端子、配線及びソケット
のリード端子を介して電源電圧や信号を供給される。バ
ーンイン終了後、ＤＵＴはソケットから取り外され次の
工程に移される。
【０００４】ところで半導体装置においては、外部端子
（高位電源端子、低位電源端子或いは信号入出力端子な
ど）の配列が製品の品種ごとに異るので、ボードとして
は、従来、品種ごとに専用のボードを用いるのが普通で
あった。しかしながらこの場合、上記専用ボードを品種
数に対応して多数準備しなければならないことから、設
計・製作、管理或いは用済み後の廃棄などに多大な費用
が必要となるので、一枚で全品種のバーンインを行うこ
とのできるユニバーサルバーンインボード（以下、ユニ
バーサルボードと記す）に対する需要が生じてきてい
る。
（高位電源端子、低位電源端子或いは信号入出力端子な
ど）の配列が製品の品種ごとに異るので、ボードとして
は、従来、品種ごとに専用のボードを用いるのが普通で
あった。しかしながらこの場合、上記専用ボードを品種
数に対応して多数準備しなければならないことから、設
計・製作、管理或いは用済み後の廃棄などに多大な費用
が必要となるので、一枚で全品種のバーンインを行うこ
とのできるユニバーサルバーンインボード（以下、ユニ
バーサルボードと記す）に対する需要が生じてきてい
る。
【０００５】このようなユニバーサルボードとしては、
例えば特開昭６１ー３４４８２号公報に開示されたもの
がある。上記公報記載のユニバーサルボードには、配線
基板に搭載されるＩＣソケットと配線基板のエッジコネ
クタ部（入力パルス及び電源供給部）のそれぞれに、入
出力ピン切換え部が設けられている。これら入出力ピン
切換え部はそれぞれ、互いに対置された一対のラッピン
グピンの組を複数組備えている。このラッピングピンの
組数は、ソケットに対して設けられるものの場合には、
ソケットのピン数分で有り、又、エッジコネクタ部に対
して設けられるものの場合には、電源電圧数と入力信号
数とを合した数分である。バーンイン実施時には、ソケ
ットに装着されたＤＵＴの外部端子配列に合せて、必要
なラッピングピン対をジャンパー線でショートすること
によってソケットとエッジコネクタ部とを接続し、バー
ンインに必要な電源電圧や信号をＤＵＴに供給する。上
記のジャンパー線はラッピングピンに着脱可能にされて
いるので、ＤＵＴの品種に応じて電源電圧や信号の供給
を切り換ることができ、一枚のユニバーサルボードで全
ての品種の半導体装置のバーンインを行うことができ
る。
例えば特開昭６１ー３４４８２号公報に開示されたもの
がある。上記公報記載のユニバーサルボードには、配線
基板に搭載されるＩＣソケットと配線基板のエッジコネ
クタ部（入力パルス及び電源供給部）のそれぞれに、入
出力ピン切換え部が設けられている。これら入出力ピン
切換え部はそれぞれ、互いに対置された一対のラッピン
グピンの組を複数組備えている。このラッピングピンの
組数は、ソケットに対して設けられるものの場合には、
ソケットのピン数分で有り、又、エッジコネクタ部に対
して設けられるものの場合には、電源電圧数と入力信号
数とを合した数分である。バーンイン実施時には、ソケ
ットに装着されたＤＵＴの外部端子配列に合せて、必要
なラッピングピン対をジャンパー線でショートすること
によってソケットとエッジコネクタ部とを接続し、バー
ンインに必要な電源電圧や信号をＤＵＴに供給する。上
記のジャンパー線はラッピングピンに着脱可能にされて
いるので、ＤＵＴの品種に応じて電源電圧や信号の供給
を切り換ることができ、一枚のユニバーサルボードで全
ての品種の半導体装置のバーンインを行うことができ
る。
【０００６】上に述べたユニバーサルボードは、ダイナ
ミックバーンインに用いられるボードであるが、スタテ
ィックバーンイン用のユニバーサルボードとしては、図
４にその模式的平面図を示すものがある。図４を参照す
ると、ユニバーサルボード１上に、ＩＣソケットＳが搭
載されている。ユニバーサルボード１の端部には、ソケ
ット１個分の端子を備えたコネクタ部２が設けられてお
り、ソケットＳの全てのリード端子は、このユニバーサ
ルボード１に設けられた配線３により、コネクタ部２に
引き出されている。バーンイン実施時には、このユニバ
ーサルボード１のコネクタ部２に品種ごとに専用のサブ
ボード４を接続する。サブボード４はユニバーサルボー
ド１と試験装置（図示せず）との間に介在して、試験装
置から電源電圧の供給を受けＤＵＴに給電するが、その
ボード上にはプルアップ用抵抗Ｒが多数設けられてお
り、ＤＵＴの信号用入出力端子にはこの抵抗Ｒを介して
高位電源電位ＶCCを供給し、一方、ＤＵＴの高位電源端
子及びグランド端子には、試験装置からの電位ＶCC及び
ＧＮＤを直接供給するようにされている。スタティック
バーンインの場合はダイナミックバーンインとは異っ
て、信号入出力端子には直流電位を供給すれば良いの
で、ユニバーサルボード及びサブボードの構成は、ダイ
ナミックバーンイン用のものに比べて簡単になる。但
し、この場合、ユニバーサルボード１は一種類で済む
が、サブボード４は、プルアップ用抵抗Ｒ、高位電源電
位ＶCC給電用の短絡配線及びグランド電位ＧＮＤ給電用
の短絡配線の配置を、ＤＵＴの品種ごとに合せて設計す
ることになる。
ミックバーンインに用いられるボードであるが、スタテ
ィックバーンイン用のユニバーサルボードとしては、図
４にその模式的平面図を示すものがある。図４を参照す
ると、ユニバーサルボード１上に、ＩＣソケットＳが搭
載されている。ユニバーサルボード１の端部には、ソケ
ット１個分の端子を備えたコネクタ部２が設けられてお
り、ソケットＳの全てのリード端子は、このユニバーサ
ルボード１に設けられた配線３により、コネクタ部２に
引き出されている。バーンイン実施時には、このユニバ
ーサルボード１のコネクタ部２に品種ごとに専用のサブ
ボード４を接続する。サブボード４はユニバーサルボー
ド１と試験装置（図示せず）との間に介在して、試験装
置から電源電圧の供給を受けＤＵＴに給電するが、その
ボード上にはプルアップ用抵抗Ｒが多数設けられてお
り、ＤＵＴの信号用入出力端子にはこの抵抗Ｒを介して
高位電源電位ＶCCを供給し、一方、ＤＵＴの高位電源端
子及びグランド端子には、試験装置からの電位ＶCC及び
ＧＮＤを直接供給するようにされている。スタティック
バーンインの場合はダイナミックバーンインとは異っ
て、信号入出力端子には直流電位を供給すれば良いの
で、ユニバーサルボード及びサブボードの構成は、ダイ
ナミックバーンイン用のものに比べて簡単になる。但
し、この場合、ユニバーサルボード１は一種類で済む
が、サブボード４は、プルアップ用抵抗Ｒ、高位電源電
位ＶCC給電用の短絡配線及びグランド電位ＧＮＤ給電用
の短絡配線の配置を、ＤＵＴの品種ごとに合せて設計す
ることになる。
【０００７】
【発明が解決しようとする課題】上述したように、スタ
ティックバーンインに図４に示す従来のユニバーサルボ
ードを用いる場合には、半導体装置の品種ごとに専用の
サブボードを用いざるを得ない。ところが、このサブボ
ードにはＤＵＴのピン数に応じた多数のプルアップ用抵
抗が必要であり、又、サブボードを新たに開発しようと
すると現状で２〜３カ月程度の期間が必要であることか
ら、設計・製作に多大の時間と費用を要するので、ボー
ドを共用化した効果が薄れてしまう。特に、以下に述べ
るようにピン数の非常に多い論理ＩＣにおいては、その
影響が大きい。メモリＩＣは、その機能及びチップ上で
の回路のレイアウトに規則性が強く、従ってＩＣとして
のピン数もたかだか３０ピン前後であるのに対して、論
理ＩＣの場合、上記の規則性が少ないことから、ピン数
が、例えば３００ピン前後にも達するものもある。これ
らの数値例から、論理ＩＣにおける上記影響の大きさが
容易に理解されよう。しかも、論理ＩＣは近年その機能
が高まるのに伴って、ますます多品種化、多ピン化され
てきていることから、ボードの共通化の必要性はますま
す高まってきている。
ティックバーンインに図４に示す従来のユニバーサルボ
ードを用いる場合には、半導体装置の品種ごとに専用の
サブボードを用いざるを得ない。ところが、このサブボ
ードにはＤＵＴのピン数に応じた多数のプルアップ用抵
抗が必要であり、又、サブボードを新たに開発しようと
すると現状で２〜３カ月程度の期間が必要であることか
ら、設計・製作に多大の時間と費用を要するので、ボー
ドを共用化した効果が薄れてしまう。特に、以下に述べ
るようにピン数の非常に多い論理ＩＣにおいては、その
影響が大きい。メモリＩＣは、その機能及びチップ上で
の回路のレイアウトに規則性が強く、従ってＩＣとして
のピン数もたかだか３０ピン前後であるのに対して、論
理ＩＣの場合、上記の規則性が少ないことから、ピン数
が、例えば３００ピン前後にも達するものもある。これ
らの数値例から、論理ＩＣにおける上記影響の大きさが
容易に理解されよう。しかも、論理ＩＣは近年その機能
が高まるのに伴って、ますます多品種化、多ピン化され
てきていることから、ボードの共通化の必要性はますま
す高まってきている。
【０００８】従って、本発明の目的は、スタティックバ
ーンインに際して、ＤＵＴの品種ごとに専用のサブボー
ドを必要とせず、しかも、配線基板端部のエッジコネク
タ部から各ＩＣソケット迄の配線が単純な低コスト性に
優れた半導体装置試験用ユニバーサルバーンインボード
を提供することを目的とするものである。
ーンインに際して、ＤＵＴの品種ごとに専用のサブボー
ドを必要とせず、しかも、配線基板端部のエッジコネク
タ部から各ＩＣソケット迄の配線が単純な低コスト性に
優れた半導体装置試験用ユニバーサルバーンインボード
を提供することを目的とするものである。
【０００９】更に、本発明の他の目的は、ＤＵＴの品種
切換え時の給電経路変更の間違いをより起り難くするた
めに、サブボードと組合せて使用することが可能であり
ながら、そのサブボードは、構造が単純で設計変更が容
易な低コスト性に優れたものであるようにすることので
きる半導体装置試験用ユニバーサルバーンインボードを
提供することである。
切換え時の給電経路変更の間違いをより起り難くするた
めに、サブボードと組合せて使用することが可能であり
ながら、そのサブボードは、構造が単純で設計変更が容
易な低コスト性に優れたものであるようにすることので
きる半導体装置試験用ユニバーサルバーンインボードを
提供することである。
【００１０】
【課題を解決するための手段】本発明の半導体装置試験
用ユニバーサルバーンインボードはバーンインに供せら
れる被試験半導体装置を着脱するためのＩＣソケットを
備え、端部にはそれぞれ外部から供給される高位電源電
圧、低位電源電圧及び制御用信号を受け取るための高位
電源電圧端子、低位電源電圧端子及び信号端子が設けら
れた配線基板を含んでなる半導体装置試験用ユニバーサ
ルバーンインボードであって、前記ＩＣソケットのリー
ド端子のそれぞれと前記高位電源電圧端子との間に設け
られ前記ＩＣソケットの全リード端子を予め前記高位電
源電圧端子に接続しておく複数のプルアップ用抵抗と、
前記ＩＣソケットの周辺部に配置され前記配線基板上に
配設された導電配線により前記高位電源電圧端子、前記
低位電源電圧端子又は前記信号端子にそれぞれ接続され
る複数の接続端子とを備え、前記ＩＣソケットのリード
端子と前記ＩＣソケットの周辺部に設けられた接続端子
とを外部から付加する接続手段を介して接続可能な構造
にすることにより、前記プルアップ用抵抗のうち、前記
被試験半導体装置に前記高位電源電圧、前記低位電源電
圧又は前記制御用信号を与えるべきリード端子に接続さ
れたプルアップ用抵抗の作用を無効化できるようにした
半導体装置試験用ユニバーサルバーンインボードにおい
て、前記外部から付加される接続手段として、被試験半
導体装置の所定のプルアップ用抵抗を無効化するための
短絡配線又は低抵抗体が前記被試験半導体装置の端子配
列に適合するように予め設けられると共に前記短絡配線
又は低抵抗体の両端には前記ＩＣソケットのリード端子
又は前記接続端子に接続するための接続部材が予め装着
された構造の、前記被試験半導体装置に専用のサブボー
ドを、交換して用いることができるようにするために、
前記ＩＣソケットのリード端子及び前記接続端子の外部
との接続構造を、前記サブボードの接続用部材に着脱可
能な構造としたことを特徴とする。
用ユニバーサルバーンインボードはバーンインに供せら
れる被試験半導体装置を着脱するためのＩＣソケットを
備え、端部にはそれぞれ外部から供給される高位電源電
圧、低位電源電圧及び制御用信号を受け取るための高位
電源電圧端子、低位電源電圧端子及び信号端子が設けら
れた配線基板を含んでなる半導体装置試験用ユニバーサ
ルバーンインボードであって、前記ＩＣソケットのリー
ド端子のそれぞれと前記高位電源電圧端子との間に設け
られ前記ＩＣソケットの全リード端子を予め前記高位電
源電圧端子に接続しておく複数のプルアップ用抵抗と、
前記ＩＣソケットの周辺部に配置され前記配線基板上に
配設された導電配線により前記高位電源電圧端子、前記
低位電源電圧端子又は前記信号端子にそれぞれ接続され
る複数の接続端子とを備え、前記ＩＣソケットのリード
端子と前記ＩＣソケットの周辺部に設けられた接続端子
とを外部から付加する接続手段を介して接続可能な構造
にすることにより、前記プルアップ用抵抗のうち、前記
被試験半導体装置に前記高位電源電圧、前記低位電源電
圧又は前記制御用信号を与えるべきリード端子に接続さ
れたプルアップ用抵抗の作用を無効化できるようにした
半導体装置試験用ユニバーサルバーンインボードにおい
て、前記外部から付加される接続手段として、被試験半
導体装置の所定のプルアップ用抵抗を無効化するための
短絡配線又は低抵抗体が前記被試験半導体装置の端子配
列に適合するように予め設けられると共に前記短絡配線
又は低抵抗体の両端には前記ＩＣソケットのリード端子
又は前記接続端子に接続するための接続部材が予め装着
された構造の、前記被試験半導体装置に専用のサブボー
ドを、交換して用いることができるようにするために、
前記ＩＣソケットのリード端子及び前記接続端子の外部
との接続構造を、前記サブボードの接続用部材に着脱可
能な構造としたことを特徴とする。
【００１１】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。始めに、本発明の理解を容易にす
るために、本発明の参考例について説明する。図１は、
本発明の一参考例の回路図である。又、図２（ａ）及び
（ｂ）はそれぞれ、本参考例の平面図及び側面図であ
る。図１並びに図２（ａ）及び（ｂ）を参照すると、本
参考例では、ユニバーサルボード１に、ＤＵＴを装着す
るためのＩＣソケットＳ1 〜Ｓn が搭載されており、そ
れぞれのソケット周辺に各リード端子ごとにプルアップ
用抵抗Ｒが実装されている。尚、ソケットは一例として
２４ピンをものを図示しているが、ソケットのピン数は
これに限られるものではない。図１に示す回路図は、ジ
ャンパー線などのプルアップ抵抗無効化手段が接続され
ていない状態の回路を示し、全ソケットの全リード端子
Ｊ11〜Ｊn24 はそれぞれ、プルアップ用抵抗Ｒを介して
高位電源端子（電位ＶCC）５に接続されている。
を参照して説明する。始めに、本発明の理解を容易にす
るために、本発明の参考例について説明する。図１は、
本発明の一参考例の回路図である。又、図２（ａ）及び
（ｂ）はそれぞれ、本参考例の平面図及び側面図であ
る。図１並びに図２（ａ）及び（ｂ）を参照すると、本
参考例では、ユニバーサルボード１に、ＤＵＴを装着す
るためのＩＣソケットＳ1 〜Ｓn が搭載されており、そ
れぞれのソケット周辺に各リード端子ごとにプルアップ
用抵抗Ｒが実装されている。尚、ソケットは一例として
２４ピンをものを図示しているが、ソケットのピン数は
これに限られるものではない。図１に示す回路図は、ジ
ャンパー線などのプルアップ抵抗無効化手段が接続され
ていない状態の回路を示し、全ソケットの全リード端子
Ｊ11〜Ｊn24 はそれぞれ、プルアップ用抵抗Ｒを介して
高位電源端子（電位ＶCC）５に接続されている。
【００１２】各ソケットのそれぞれの周辺には、それぞ
れ、配線基板端部のエッジコネクタ部６の高位電源端
子、低位電源端子及び信号端子のそれぞれから配線基板
上に布設した配線で引き出してきた、高位電源用ジャン
パー端子ＪＶ1 〜ＪＶn 、グランド用ジャンパー端子Ｊ
Ｇ1 〜ＪＧn 及び信号用ジャンパー端子ＪＣ1 〜ＪＣn
が設けられている。尚、以下の説明では、説明の便宜
上、ｎ個の全ソケットＳ1〜Ｓn のうち、１番目のソケ
ットＳ1 を例にして説明する。
れ、配線基板端部のエッジコネクタ部６の高位電源端
子、低位電源端子及び信号端子のそれぞれから配線基板
上に布設した配線で引き出してきた、高位電源用ジャン
パー端子ＪＶ1 〜ＪＶn 、グランド用ジャンパー端子Ｊ
Ｇ1 〜ＪＧn 及び信号用ジャンパー端子ＪＣ1 〜ＪＣn
が設けられている。尚、以下の説明では、説明の便宜
上、ｎ個の全ソケットＳ1〜Ｓn のうち、１番目のソケ
ットＳ1 を例にして説明する。
【００１３】この状態において、ユニバーサルボード１
の裏面から図２（ｂ）に示すようなジャンパー線７を、
ソケットＳ1 のリード端子Ｊ11〜Ｊ124 と各ジャンパー
端子ＪＶ1 、ＪＧ1 、ＪＣ1 に装着する。このとき、ジ
ャンパー線７で結線する部分は、ＤＵＴの外部端子配列
に合せて選択する。例えば、ＤＵＴの第１２ピンがグラ
ンド端子であり、第２４ピンが高位電源端子であり、第
１３ピンにクロック信号ＣＬＫを入力する場合には、ソ
ケットのリード端子Ｊ112 とグランド用ジャンパー端子
ＪＧ1 との間、ソケットのリード端子Ｊ124 と高位電源
用ジャンパー端子ＪＶ1 との間及びソケットのリード端
子Ｊ113 と信号用ジャンパー端子ＪＣ1との間をそれぞ
れ、ジャンパー線７で短絡することにより、ＤＵＴに対
してその端子配列に即した給電を行うことができる。
尚、上記のジャンパー線は、ソケットのリード端子及び
ジャンパー端子に脱着できるような構造となっている。
の裏面から図２（ｂ）に示すようなジャンパー線７を、
ソケットＳ1 のリード端子Ｊ11〜Ｊ124 と各ジャンパー
端子ＪＶ1 、ＪＧ1 、ＪＣ1 に装着する。このとき、ジ
ャンパー線７で結線する部分は、ＤＵＴの外部端子配列
に合せて選択する。例えば、ＤＵＴの第１２ピンがグラ
ンド端子であり、第２４ピンが高位電源端子であり、第
１３ピンにクロック信号ＣＬＫを入力する場合には、ソ
ケットのリード端子Ｊ112 とグランド用ジャンパー端子
ＪＧ1 との間、ソケットのリード端子Ｊ124 と高位電源
用ジャンパー端子ＪＶ1 との間及びソケットのリード端
子Ｊ113 と信号用ジャンパー端子ＪＣ1との間をそれぞ
れ、ジャンパー線７で短絡することにより、ＤＵＴに対
してその端子配列に即した給電を行うことができる。
尚、上記のジャンパー線は、ソケットのリード端子及び
ジャンパー端子に脱着できるような構造となっている。
【００１４】本参考例によれば、ＤＵＴの品種ごとに専
用のサブボードを使用することなしに、ジャンパー線の
変更だけで簡単に給電経路の変更することができる。し
たがって、サブボードの設計・製作に掛かる時間・費用
が不要であり、新種のＤＵＴにも柔軟にしかも低コスト
で対応することができる。
用のサブボードを使用することなしに、ジャンパー線の
変更だけで簡単に給電経路の変更することができる。し
たがって、サブボードの設計・製作に掛かる時間・費用
が不要であり、新種のＤＵＴにも柔軟にしかも低コスト
で対応することができる。
【００１５】本参考例におけるユニバーサルボードで
は、配線基板端部のエッジコネクタ部６から各ソケット
Ｓ1 〜Ｓn の各リード端子Ｊ11〜Ｊn24 への配線数は、
電源配線数（本実施例の場合は、高位電源電位ＶCC用及
びグランド電位ＧＮＤ用の２本）と、最低限必要な制御
信号数（同、クロック信号ＣＬＫ用の１本）の計３本で
済む。従って、ユニバーサルボードの配線は非常に単純
であり、品種切替え時のジャンパー線の装着も簡単に済
む。
は、配線基板端部のエッジコネクタ部６から各ソケット
Ｓ1 〜Ｓn の各リード端子Ｊ11〜Ｊn24 への配線数は、
電源配線数（本実施例の場合は、高位電源電位ＶCC用及
びグランド電位ＧＮＤ用の２本）と、最低限必要な制御
信号数（同、クロック信号ＣＬＫ用の１本）の計３本で
済む。従って、ユニバーサルボードの配線は非常に単純
であり、品種切替え時のジャンパー線の装着も簡単に済
む。
【００１６】このような効果は、本発明の対象とすると
ころが、スタティックバーンイン用のユニバーサルボー
ドであることに因る。すなわち、スタティックバーンイ
ンにおいては、パルス波を与えるべき信号はＤＵＴの状
態設定に必要な制御信号のみであり、データ信号として
は直流電位を与えれば良い。ところで、通常、論理ＩＣ
に用いられる制御信号は、クロック信号、リセット信号
などであり、その数は多くない。これらに加えて例え
ば、試験モード設定用の特別な制御信号を入力するとし
ても、合計でせいぜい２〜３本の配線でよい。このた
め、配線基板上の布線数が少なくて済むのである。
ころが、スタティックバーンイン用のユニバーサルボー
ドであることに因る。すなわち、スタティックバーンイ
ンにおいては、パルス波を与えるべき信号はＤＵＴの状
態設定に必要な制御信号のみであり、データ信号として
は直流電位を与えれば良い。ところで、通常、論理ＩＣ
に用いられる制御信号は、クロック信号、リセット信号
などであり、その数は多くない。これらに加えて例え
ば、試験モード設定用の特別な制御信号を入力するとし
ても、合計でせいぜい２〜３本の配線でよい。このた
め、配線基板上の布線数が少なくて済むのである。
【００１７】次に、本発明の実施例について説明する。
図３は、本発明の一実施例におけるソケット１個当りの
部分の側面図である。同図を参照すると、本実施例で
は、前述した参考例における複数のジャンパー線７の替
りに、ユニバーサルボード１の裏面にＤＵＴの品種別に
専用のサブボード８をソケット毎に取り付けている。こ
のサブボード８にはＩＣソケットのリード端子及び接続
端子に相対する位置に孔（スルーホール）が明けられて
おり、ＤＵＴの品種ごとの端子配列に対応してソケット
のリード端子Ｊ n と接続端子ＪＶ，ＪＧ，ＪＣ間を接続
すべきスルーホールには、予めスルーホール間を短絡す
る導体配線を設けておく。又、それら短絡されるスルー
ホールには、予め雌ピンソケット９を圧入しておく。こ
のようなサブボードを用いることによって、ユニバーサ
ルボード１の裏面から飛び出しているＩＣソケットのリ
ード端子及び接続端子をサブボード８のスルーホール及
び雌ピンソケット９に挿入することによって、サブボー
ドを着脱、交換できる。従って、ＩＣソケットあたり複
数のジャンパー線を装着する替りに、品種毎にサブボー
ドを用意しておきサブボードを交換すれば、品種毎の対
応が可能になる。参考例においては、ＤＵＴの品種切替
え時のジャンパー線装着の際に、わずかとはいえ装着ミ
スが起る可能性があるのに対して、本実施例によればそ
の可能性は皆無となる。しかも、本実施例で用いるサブ
ボードは、単に短絡配線を備えるだけという単純な構造
であるので、簡単に設計できる。又、製作に要する時
間、費用も少なくて済む。
図３は、本発明の一実施例におけるソケット１個当りの
部分の側面図である。同図を参照すると、本実施例で
は、前述した参考例における複数のジャンパー線７の替
りに、ユニバーサルボード１の裏面にＤＵＴの品種別に
専用のサブボード８をソケット毎に取り付けている。こ
のサブボード８にはＩＣソケットのリード端子及び接続
端子に相対する位置に孔（スルーホール）が明けられて
おり、ＤＵＴの品種ごとの端子配列に対応してソケット
のリード端子Ｊ n と接続端子ＪＶ，ＪＧ，ＪＣ間を接続
すべきスルーホールには、予めスルーホール間を短絡す
る導体配線を設けておく。又、それら短絡されるスルー
ホールには、予め雌ピンソケット９を圧入しておく。こ
のようなサブボードを用いることによって、ユニバーサ
ルボード１の裏面から飛び出しているＩＣソケットのリ
ード端子及び接続端子をサブボード８のスルーホール及
び雌ピンソケット９に挿入することによって、サブボー
ドを着脱、交換できる。従って、ＩＣソケットあたり複
数のジャンパー線を装着する替りに、品種毎にサブボー
ドを用意しておきサブボードを交換すれば、品種毎の対
応が可能になる。参考例においては、ＤＵＴの品種切替
え時のジャンパー線装着の際に、わずかとはいえ装着ミ
スが起る可能性があるのに対して、本実施例によればそ
の可能性は皆無となる。しかも、本実施例で用いるサブ
ボードは、単に短絡配線を備えるだけという単純な構造
であるので、簡単に設計できる。又、製作に要する時
間、費用も少なくて済む。
【００１８】尚、本実施例では、ピンを立てピンソケッ
トを使用する例について述べたが、この方法以外にも、
スタッキングコネクタを使用する方法や、或いは、ユニ
バーサルボード側に金めっきを施したパッドだけを形成
しておき、面実装タイプのスタッキングコネクにより接
触させる方法などを用いてもよい。
トを使用する例について述べたが、この方法以外にも、
スタッキングコネクタを使用する方法や、或いは、ユニ
バーサルボード側に金めっきを施したパッドだけを形成
しておき、面実装タイプのスタッキングコネクにより接
触させる方法などを用いてもよい。
【００１９】尚また、前述の参考例及び本実施例におい
ては、必要な接続は全て短絡配線としたが、本発明はこ
れに限られるものではない。実質的にプルアップ用抵抗
の作用を無効にすればよいのであるから、短絡配線に限
らず場合によっては、プルアップ用抵抗より十分低い抵
抗で接続してもよい。
ては、必要な接続は全て短絡配線としたが、本発明はこ
れに限られるものではない。実質的にプルアップ用抵抗
の作用を無効にすればよいのであるから、短絡配線に限
らず場合によっては、プルアップ用抵抗より十分低い抵
抗で接続してもよい。
【００２０】
【発明の効果】以上説明したように、本発明の半導体装
置試験用ユニバーサルバーンインボードは、ＩＣソケッ
トの各リード端子を予め高位電源電圧端子に接続してお
くプルアップ用抵抗と、ＩＣソケットの周辺部に配置さ
れ、配線基板上に配設された配線により配線基板端部の
高位電源電圧端子、低位電源電圧端子及び制御信号端子
に接続されるジャンパー端子とを備えており、ＩＣソケ
ットの任意のリード端子とそのＩＣソケットの周辺部に
設けられた任意のジャンパー端子とが、外部から付加す
る接続手段を介して接続可能な構造にされている。
置試験用ユニバーサルバーンインボードは、ＩＣソケッ
トの各リード端子を予め高位電源電圧端子に接続してお
くプルアップ用抵抗と、ＩＣソケットの周辺部に配置さ
れ、配線基板上に配設された配線により配線基板端部の
高位電源電圧端子、低位電源電圧端子及び制御信号端子
に接続されるジャンパー端子とを備えており、ＩＣソケ
ットの任意のリード端子とそのＩＣソケットの周辺部に
設けられた任意のジャンパー端子とが、外部から付加す
る接続手段を介して接続可能な構造にされている。
【００２１】これにより本発明によれば、ＩＣソケット
の全リード端子に設けられたプルアップ用抵抗のうち、
ＤＵＴに高位電源電圧、低位電源電圧及び制御用信号を
与えるべきリード端子に接続されたプルアップ用抵抗の
作用を無効化できる。したがって、スタティックバーン
インにおいて、ＤＵＴの品種ごとに専用のサブボードを
必要とせず、しかも、配線基板端部のエッジコネクタ部
から各ＩＣソケット迄の配線が単純な低コスト性に優れ
た半導体装置試験用ユニバーサルバーンインボードを提
供することができる。
の全リード端子に設けられたプルアップ用抵抗のうち、
ＤＵＴに高位電源電圧、低位電源電圧及び制御用信号を
与えるべきリード端子に接続されたプルアップ用抵抗の
作用を無効化できる。したがって、スタティックバーン
インにおいて、ＤＵＴの品種ごとに専用のサブボードを
必要とせず、しかも、配線基板端部のエッジコネクタ部
から各ＩＣソケット迄の配線が単純な低コスト性に優れ
た半導体装置試験用ユニバーサルバーンインボードを提
供することができる。
【００２２】更に、ＤＵＴの品種切換え時の給電経路変
更の間違いをより起り難くするために、サブボードと組
合せて使用することが可能でありながら、そのサブボー
ドは、構造が単純で設計変更が容易な低コスト性に優れ
たものであるようにすることのできる半導体装置試験用
ユニバーサルバーンインボードを提供することができ
る。
更の間違いをより起り難くするために、サブボードと組
合せて使用することが可能でありながら、そのサブボー
ドは、構造が単純で設計変更が容易な低コスト性に優れ
たものであるようにすることのできる半導体装置試験用
ユニバーサルバーンインボードを提供することができ
る。
【図１】本発明の第１の実施例の回路図である。
【図２】分図（ａ）は、第１の実施例のユニバーサルボ
ードの平面図である。分図（ｂ）は、第１の実施例のユ
ニバーサルボードの側面図である。
ードの平面図である。分図（ｂ）は、第１の実施例のユ
ニバーサルボードの側面図である。
【図３】本発明の第２の実施例におけるソケット１個当
りの側面図である。
りの側面図である。
【図４】従来のスタティック用ユニバーサルボード及び
サブボードの一例の模式的平面図である。
サブボードの一例の模式的平面図である。
１ ユニバーサルボード ２ コネクタ部 ３ 配線 ４ サブボード ５ 高位電源端子 ６ エッジコネクタ部 ７ ジャンパー線 ８ サブボード ９ 雌ピンソケット Ｓ1 ，…，Ｓn ＩＣソケット Ｊ11，…，Ｊn24 リード端子 ＪＶ1 ，…ＪＶn ，ＪＧ1 ，…ＪＧn ，ＪＣ1 ，…ＪＣ
n ジャンパー端子
n ジャンパー端子
Claims (2)
- 【請求項１】 バーンインに供せられる被試験半導体装
置を着脱するためのＩＣソケットを備え、端部にはそれ
ぞれ外部から供給される高位電源電圧、低位電源電圧及
び制御用信号を受け取るための高位電源電圧端子、低位
電源電圧端子及び信号端子が設けられた配線基板を含ん
でなる半導体装置試験用ユニバーサルバーンインボード
であって、前記ＩＣソケットのリード端子のそれぞれと
前記高位電源電圧端子との間に設けられ前記ＩＣソケッ
トの全リード端子を予め前記高位電源電圧端子に接続し
ておく複数のプルアップ用抵抗と、前記ＩＣソケットの
周辺部に配置され前記配線基板上に配設された導電配線
により前記高位電源電圧端子、前記低位電源電圧端子又
は前記信号端子にそれぞれ接続される複数の接続端子と
を備え、前記ＩＣソケットのリード端子と前記ＩＣソケ
ットの周辺部に設けられた接続端子とを外部から付加す
る接続手段を介して接続可能な構造にすることにより、
前記プルアップ用抵抗のうち、前記被試験半導体装置に
前記高位電源電圧、前記低位電源電圧又は前記制御用信
号を与えるべきリード端子に接続されたプルアップ用抵
抗の作用を無効化できるようにした半導体装置試験用ユ
ニバーサルバーンインボードにおいて、前記外部から付加される接続手段として、被試験半導体
装置の所定のプルアップ用抵抗を無効化するための短絡
配線又は低抵抗体が前記被試験半導体装置の端子配列に
適合するように予め設けられると共に前記短絡配線又は
低抵抗体の両端には前記ＩＣソケットのリード端子又は
前記接続端子に接続するための接続部材が予め装着され
た構造の、前記被試験半導体装置に専用のサブボード
を、交換して用いることができるようにするために、 前記ＩＣソケットのリード端子及び前記接続端子の外部
との接続構造を、前記サブボードの接続用部材に着脱可
能な構造とした ことを特徴とする半導体装置試験用ユニ
バーサルバーンインボード。 - 【請求項２】 請求項１記載の半導体装置試験用ユニバ
ーサルバーンインボードにおいて、 前記サブボードとして、前記ＩＣソケットのリード端子
及び前記接続端子の配列に適合した位置に貫通孔を備
え、前記接続端子及び無効化すべきＩＣソケット のリー
ド端子に対応する貫通孔には予め雌ピンソケットを装着
した構造のサブボードを用いることができるようにする
ために、 前記ＩＣソケットのリード端子及び前記接続端子を、ピ
ン構造にしたをことを特徴とする半導体装置試験用ユニ
バーサルバーンインボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5199849A JP2621766B2 (ja) | 1993-08-12 | 1993-08-12 | 半導体装置試験用ユニバーサルバーンインボード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5199849A JP2621766B2 (ja) | 1993-08-12 | 1993-08-12 | 半導体装置試験用ユニバーサルバーンインボード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758172A JPH0758172A (ja) | 1995-03-03 |
| JP2621766B2 true JP2621766B2 (ja) | 1997-06-18 |
Family
ID=16414678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5199849A Expired - Fee Related JP2621766B2 (ja) | 1993-08-12 | 1993-08-12 | 半導体装置試験用ユニバーサルバーンインボード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621766B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3044285B2 (ja) * | 1995-11-30 | 2000-05-22 | 工業技術院長 | 形状測定方法および装置 |
| JP4708867B2 (ja) | 2005-06-02 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体集積回路並びにその試験装置及び試験方法 |
| JP5351071B2 (ja) * | 2009-02-24 | 2013-11-27 | 株式会社アドバンテスト | テスト部ユニット、テストヘッドおよび電子部品試験装置 |
| CN113406478A (zh) * | 2021-06-23 | 2021-09-17 | 上海电气泰雷兹交通自动化系统有限公司 | 一种多功能安全硬件测试治具 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62191778A (ja) * | 1986-02-19 | 1987-08-22 | Hitachi Ltd | 半導体集積回路のエ−ジング回路 |
| JPH0474435U (ja) * | 1990-11-09 | 1992-06-30 | ||
| JPH0582614A (ja) * | 1991-09-19 | 1993-04-02 | Fujitsu Ltd | 半導体装置の試験方法 |
-
1993
- 1993-08-12 JP JP5199849A patent/JP2621766B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0758172A (ja) | 1995-03-03 |
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