JPH05257731A - インサーキット・エミュレータ用プローブ終端装置 - Google Patents
インサーキット・エミュレータ用プローブ終端装置Info
- Publication number
- JPH05257731A JPH05257731A JP4052108A JP5210892A JPH05257731A JP H05257731 A JPH05257731 A JP H05257731A JP 4052108 A JP4052108 A JP 4052108A JP 5210892 A JP5210892 A JP 5210892A JP H05257731 A JPH05257731 A JP H05257731A
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- JP
- Japan
- Prior art keywords
- terminal
- power supply
- ground potential
- probe
- circuit emulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31905—Interface with the device under test [DUT], e.g. arrangements between the test head and the DUT, mechanical aspects, fixture
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】インサーキット・エミュレータに応用システム
を接続しない場合に未接続となる端子を、対象マイクロ
コンピュータとの電気的等価性を維持しつつ、簡素な終
端装置で処理する。 【構成】評価対象となるマイクロコンピュータ応用シス
テムの複数の接続ピンを挿入するＰＧＡタイプのＩＣソ
ケット２０と、プリント基板１０上に設けられＩＣソケ
ット２０にそれぞれ接続されたグランド電位端子１１，
電源電位端子１２および開放電位端子１３と、プリント
基板１０に設けられたグランド電位印加端子１４と電源
電圧印加端子１５と、グランド電位端子１１とグランド
電位印加端子１４間に配線１７を介して挿入接続された
プルダウン抵抗装置１６と、電源電位端子１２と電源電
圧印加端子１５間に配線１９を介して挿入接続されたプ
ルアップ抵抗装置１８とを有する。
を接続しない場合に未接続となる端子を、対象マイクロ
コンピュータとの電気的等価性を維持しつつ、簡素な終
端装置で処理する。 【構成】評価対象となるマイクロコンピュータ応用シス
テムの複数の接続ピンを挿入するＰＧＡタイプのＩＣソ
ケット２０と、プリント基板１０上に設けられＩＣソケ
ット２０にそれぞれ接続されたグランド電位端子１１，
電源電位端子１２および開放電位端子１３と、プリント
基板１０に設けられたグランド電位印加端子１４と電源
電圧印加端子１５と、グランド電位端子１１とグランド
電位印加端子１４間に配線１７を介して挿入接続された
プルダウン抵抗装置１６と、電源電位端子１２と電源電
圧印加端子１５間に配線１９を介して挿入接続されたプ
ルアップ抵抗装置１８とを有する。
Description
【０００１】
【産業上の利用分野】本発明はインサーキット・エミュ
レータ用プローブ終端装置に関する。
レータ用プローブ終端装置に関する。
【０００２】
【従来の技術】マイクロコンピュータを用いた応用シス
テムの開発を支援するインサーキット・エミュレータ
は、一般的に内部に代替メモリを有しいる。従って、こ
れを利用する事により、応用システムが出来上がる前で
あっても、ある程度のプログラム開発および評価作業が
行える。
テムの開発を支援するインサーキット・エミュレータ
は、一般的に内部に代替メモリを有しいる。従って、こ
れを利用する事により、応用システムが出来上がる前で
あっても、ある程度のプログラム開発および評価作業が
行える。
【０００３】この様に、応用システムを接続しないでイ
ンサーキット・エミュレータを使用する場合において
は、インサーキット・エミュレータ内の評価用マイクロ
コンピュータの未接続となる入力端子（本来は応用シス
テムに接続される端子）をある特定の論理レベルに固定
して、応用プログラムの実行を妨げない様にしておく必
要がある。
ンサーキット・エミュレータを使用する場合において
は、インサーキット・エミュレータ内の評価用マイクロ
コンピュータの未接続となる入力端子（本来は応用シス
テムに接続される端子）をある特定の論理レベルに固定
して、応用プログラムの実行を妨げない様にしておく必
要がある。
【０００４】また、現在のマイクロコンピュータの大多
数は、低消費電力を特徴とするＣＭＯＳプロセス技術を
用いて設計されている為、ＣＭＯＳデバイスの特性上、
未接続の入力端子はすべて“正”又は“負”の論理レベ
ルに固定しなければならないという技術的背景もある。
数は、低消費電力を特徴とするＣＭＯＳプロセス技術を
用いて設計されている為、ＣＭＯＳデバイスの特性上、
未接続の入力端子はすべて“正”又は“負”の論理レベ
ルに固定しなければならないという技術的背景もある。
【０００５】それらインサーキット・エミュレータにお
ける応用システム未接続時の入力端子処理方式の従来技
術について、以下に３つの例をあげて説明する。図５は
従来のプローブ終端処理方式の第１の例を説明するため
に示すインサーキット・エミュレータの模式図である。
インサーキット・エミュレータ５０は、評価用マイクロ
コンピュータ５２とプローブ接続用コネクタ５３を搭載
するプリント基板５６と、プローブ５１とインサーキッ
ト・エミュレータ５０を接続する為のＩＣソケット５４
およびそれを搭載するプリント基板５５を有している。
ける応用システム未接続時の入力端子処理方式の従来技
術について、以下に３つの例をあげて説明する。図５は
従来のプローブ終端処理方式の第１の例を説明するため
に示すインサーキット・エミュレータの模式図である。
インサーキット・エミュレータ５０は、評価用マイクロ
コンピュータ５２とプローブ接続用コネクタ５３を搭載
するプリント基板５６と、プローブ５１とインサーキッ
ト・エミュレータ５０を接続する為のＩＣソケット５４
およびそれを搭載するプリント基板５５を有している。
【０００６】つまり本例では、本来応用システムに接続
されるプローブ５１を自分自身のプリント基板５５に接
続し、プリント基盤５５上で未接続入力端子を“正”又
は“負”の論理レベルに固定している。
されるプローブ５１を自分自身のプリント基板５５に接
続し、プリント基盤５５上で未接続入力端子を“正”又
は“負”の論理レベルに固定している。
【０００７】図６は従来のプローブ終端処理方式の第２
の例を説明するために示すインサーキット・エミュレー
タタの模式図である。インサーキット・エミュレータ６
０の評価用マイクロコンピュータ６１の端子６２〜６４
は入力端子とし、各端子は抵抗６５〜６７によりプルア
ップ処理が施されている。従って、インサーキット・エ
ミュレータ６０に応用システムを接続しない場合、未接
続となる端子６２〜６４は“正”の論理レベルに固定さ
れる。
の例を説明するために示すインサーキット・エミュレー
タタの模式図である。インサーキット・エミュレータ６
０の評価用マイクロコンピュータ６１の端子６２〜６４
は入力端子とし、各端子は抵抗６５〜６７によりプルア
ップ処理が施されている。従って、インサーキット・エ
ミュレータ６０に応用システムを接続しない場合、未接
続となる端子６２〜６４は“正”の論理レベルに固定さ
れる。
【０００８】図７は図６のインサーキット・エミュレー
タ６０に応用システムが接続された場合の電気的等価回
路を示している。応用システム７０では、端子６２，６
４に接続される信号線７３，７５をそれぞれプルアッ
プ，プルダウンする仕様となっている。従って、信号線
７３は抵抗６５と７１の和となる抵抗値で、信号線７４
は抵抗６６でそれぞれプルアップされる事になる。
タ６０に応用システムが接続された場合の電気的等価回
路を示している。応用システム７０では、端子６２，６
４に接続される信号線７３，７５をそれぞれプルアッ
プ，プルダウンする仕様となっている。従って、信号線
７３は抵抗６５と７１の和となる抵抗値で、信号線７４
は抵抗６６でそれぞれプルアップされる事になる。
【０００９】また信号線７５は、応用システム内の能動
素子によりドライブされない状態で、電源電圧を抵抗６
７と７２で分圧した電位となる。
素子によりドライブされない状態で、電源電圧を抵抗６
７と７２で分圧した電位となる。
【００１０】図８は従来のプローブ終端処理方式の第３
の例を説明するために示すインサーキット・エミュレー
タタの模式図である。評価用マイクロコンピュータ８１
の端子８２，８３は入力端子とし、各端子はセレクタ８
４，８５に接続されている。この例では、応用システム
を接続しない場合に、セレクタ８４，８５でＸ側を選択
する事で、未使用端子を“正”又は“負”の論理レベル
に固定している。
の例を説明するために示すインサーキット・エミュレー
タタの模式図である。評価用マイクロコンピュータ８１
の端子８２，８３は入力端子とし、各端子はセレクタ８
４，８５に接続されている。この例では、応用システム
を接続しない場合に、セレクタ８４，８５でＸ側を選択
する事で、未使用端子を“正”又は“負”の論理レベル
に固定している。
【００１１】
【発明が解決しようとする課題】上述した従来のインサ
ーキット・エミュレータのプローブ終端処理方式は、第
１の終端処理方式においては、インサーキット・エミュ
レータ本体にプローブ接続用のスペースを設けなければ
ならない為、筐体部が大型化してしまう事、また、プロ
ーブの接続場所や寸法，構造などにより筐体設計に制約
を生じるという問題がある。
ーキット・エミュレータのプローブ終端処理方式は、第
１の終端処理方式においては、インサーキット・エミュ
レータ本体にプローブ接続用のスペースを設けなければ
ならない為、筐体部が大型化してしまう事、また、プロ
ーブの接続場所や寸法，構造などにより筐体設計に制約
を生じるという問題がある。
【００１２】また第２のプローブ終端処理方式では、イ
ンサーキット・エミュレータと応用システムが接続され
た場合に、信号線７３においてはプルアップ抵抗値に差
異を生じ、また、信号線７４においてはプルアップ抵抗
が見かけ上付加されてしまうなど、電気的特性が変って
しまうという問題があった。
ンサーキット・エミュレータと応用システムが接続され
た場合に、信号線７３においてはプルアップ抵抗値に差
異を生じ、また、信号線７４においてはプルアップ抵抗
が見かけ上付加されてしまうなど、電気的特性が変って
しまうという問題があった。
【００１３】さらに信号線７５においては、応用システ
ム内のいずれの能動素子によっても信号線７５がドライ
ブされないケースで、信号線７５の電位が電源電圧を抵
抗６７と７２で分圧した値となってしまい、最悪の場合
Ｐチャネル，Ｎチャネル双方のトランジスタがオンして
貫通電流が流れ、デバイスの信頼性に悪影響を及ぼすと
いう問題があった。
ム内のいずれの能動素子によっても信号線７５がドライ
ブされないケースで、信号線７５の電位が電源電圧を抵
抗６７と７２で分圧した値となってしまい、最悪の場合
Ｐチャネル，Ｎチャネル双方のトランジスタがオンして
貫通電流が流れ、デバイスの信頼性に悪影響を及ぼすと
いう問題があった。
【００１４】さいごの第３のプローブ終端処理方式で
は、インサーキット・エミュレータ本体に多数のセレク
タを用意する必要があり、特に、多種多様なＩ／Ｏ装置
を同一チップ上に搭載するシングルチップ・マイクロコ
ンピュータにおいては、処理しなければならない端子数
が数１０本にも及び、従って必要となるセレクタの数も
数１０個になってしまうという問題があった。
は、インサーキット・エミュレータ本体に多数のセレク
タを用意する必要があり、特に、多種多様なＩ／Ｏ装置
を同一チップ上に搭載するシングルチップ・マイクロコ
ンピュータにおいては、処理しなければならない端子数
が数１０本にも及び、従って必要となるセレクタの数も
数１０個になってしまうという問題があった。
【００１５】また、電気的にもセレクタという回路素子
が信号線に追加されるため、信号そのものに伝搬遅延が
生じ、評価対象となるマイクロコンピュータとの間に差
異が生じてしまうという問題もあった。
が信号線に追加されるため、信号そのものに伝搬遅延が
生じ、評価対象となるマイクロコンピュータとの間に差
異が生じてしまうという問題もあった。
【００１６】
【課題を解決するための手段】本発明のインサーキット
・エミュレータ用プローブ終端装置は、被評価マイクロ
コンピュータ応用システムの接続端に結合する接続部
と、プリント基板上に設けられかつ前記接続部の接続端
にそれぞれ接続されたグランド電位端子，電源電位端子
および開放電位端子と、前記プリント基板に設けられた
電源電圧印加端子とグランド電位印加端子と、該グラン
ド電位印加端子とグランド電位端子間に挿入接続された
プルダウン抵抗装置と、前記電源電位端子と電源電圧印
加端子間に挿入接続されたプルアップ抵抗装置とを有し
て構成されている。
・エミュレータ用プローブ終端装置は、被評価マイクロ
コンピュータ応用システムの接続端に結合する接続部
と、プリント基板上に設けられかつ前記接続部の接続端
にそれぞれ接続されたグランド電位端子，電源電位端子
および開放電位端子と、前記プリント基板に設けられた
電源電圧印加端子とグランド電位印加端子と、該グラン
ド電位印加端子とグランド電位端子間に挿入接続された
プルダウン抵抗装置と、前記電源電位端子と電源電圧印
加端子間に挿入接続されたプルアップ抵抗装置とを有し
て構成されている。
【００１７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の斜視図であり、図２
は図１の実施例とインサーキット・エミュレータのプロ
ーブ部との接続を説明するための側面図である。
る。図１は本発明の第１の実施例の斜視図であり、図２
は図１の実施例とインサーキット・エミュレータのプロ
ーブ部との接続を説明するための側面図である。
【００１８】本実施例のインサーキット・エミュレータ
用プローブ終端装置は、評価対象となるマイクロコンピ
ュータ応用システムの複数の接続ピンを挿入するＩＣソ
ケット２０と、プリント基板１０上に設けられＩＣソケ
ット２０にそれぞれ接続されたグランド電位端子１１，
電源電位端子１２および開放電位端子１３と、プリント
基板１０に設けられたグランド電位印加端子１４と電源
電圧印加端子１５と、グランド電位端子１１とグランド
電位印加端子１４間に配線１７を介して挿入接続された
プルダウン抵抗装置１６と、電源電位端子１２と電源電
圧印加端子１５間に配線１９を介して挿入接続されたプ
ルアップ抵抗装置１８とを有する。
用プローブ終端装置は、評価対象となるマイクロコンピ
ュータ応用システムの複数の接続ピンを挿入するＩＣソ
ケット２０と、プリント基板１０上に設けられＩＣソケ
ット２０にそれぞれ接続されたグランド電位端子１１，
電源電位端子１２および開放電位端子１３と、プリント
基板１０に設けられたグランド電位印加端子１４と電源
電圧印加端子１５と、グランド電位端子１１とグランド
電位印加端子１４間に配線１７を介して挿入接続された
プルダウン抵抗装置１６と、電源電位端子１２と電源電
圧印加端子１５間に配線１９を介して挿入接続されたプ
ルアップ抵抗装置１８とを有する。
【００１９】ここでＩＣソケット２０は、インサーキッ
ト・エミュレータのプローブ部と端子１１〜１４を接続
する為のＰＧＡ（ピン・グリッド・アレイ）タイプのＩＣ
ソケットである。
ト・エミュレータのプローブ部と端子１１〜１４を接続
する為のＰＧＡ（ピン・グリッド・アレイ）タイプのＩＣ
ソケットである。
【００２０】次に図２に示す様に、インサーキット・エ
ミュレータのプローブ２１を終端装置のＩＣソケット２
０に接続し、同時に電源ケーブル２２を電源電圧印加端
子１５に接続すると、電源電位端子１２は配線１９によ
りプルアップ抵抗装置１８を介してプルアップ処理が施
される。
ミュレータのプローブ２１を終端装置のＩＣソケット２
０に接続し、同時に電源ケーブル２２を電源電圧印加端
子１５に接続すると、電源電位端子１２は配線１９によ
りプルアップ抵抗装置１８を介してプルアップ処理が施
される。
【００２１】また、グランド電位印加端子１４がマイク
ロコンピュータのグランド端子に相当する端子であり、
端子１４はプローブ２１を経由してインサーキット・エ
ミュレータ内のグランド電位に接続される事になる。従
って、グランド電位端子１１は配線１７によりプルダウ
ン抵抗装置１６を介してプルダウン処理が施される事に
なる。
ロコンピュータのグランド端子に相当する端子であり、
端子１４はプローブ２１を経由してインサーキット・エ
ミュレータ内のグランド電位に接続される事になる。従
って、グランド電位端子１１は配線１７によりプルダウ
ン抵抗装置１６を介してプルダウン処理が施される事に
なる。
【００２２】一方、開放端子１３はいずれの配線にも接
続されていない開放端子となっている為、端子１３には
プルアップ、プルダウン等の端子処理を必要としない端
子を接続する。
続されていない開放端子となっている為、端子１３には
プルアップ、プルダウン等の端子処理を必要としない端
子を接続する。
【００２３】この様に、応用システム未接続時に本実施
例のプローブ終端装置を、インサーキット・エミュレー
タタのプローブに接続して、評価用マイクロコンピュー
タの未接続となる端子を“正”又は“負”の論理レベ
ル、または開放レベルにする事ができる。
例のプローブ終端装置を、インサーキット・エミュレー
タタのプローブに接続して、評価用マイクロコンピュー
タの未接続となる端子を“正”又は“負”の論理レベ
ル、または開放レベルにする事ができる。
【００２４】図３は本発明の第２の実施例の斜視図であ
り、図４はそのソケットとインサーキット・エミュレー
タタとの接続を説明するための側面図である。本実施例
と第１の実施例との違いは、図２のＩＣソケット２０を
コネクタ３０，３１に置き換えた所にある。それ以外の
各端子，配線，抵抗装置の機能は第１の実施例のものと
全く同一である。従ってそれらについては説明を省略す
る。
り、図４はそのソケットとインサーキット・エミュレー
タタとの接続を説明するための側面図である。本実施例
と第１の実施例との違いは、図２のＩＣソケット２０を
コネクタ３０，３１に置き換えた所にある。それ以外の
各端子，配線，抵抗装置の機能は第１の実施例のものと
全く同一である。従ってそれらについては説明を省略す
る。
【００２５】コネクタ３０，３１はインサーキット・エ
ミュレータと接続する為のコネクタであり、図２の様に
インサーキット・エミュレータ４０のプローブ接続用コ
ネクタ４２，４３と直接接続する。電源端子１５は、イ
ンサーキット・エミュレータ４０の電源端子４４と電源
ケーブル４５を介して接続する。
ミュレータと接続する為のコネクタであり、図２の様に
インサーキット・エミュレータ４０のプローブ接続用コ
ネクタ４２，４３と直接接続する。電源端子１５は、イ
ンサーキット・エミュレータ４０の電源端子４４と電源
ケーブル４５を介して接続する。
【００２６】この様に、応用システム未接続時に本実施
例によるプローブ終端装置４１を直接インサーキット・
エミュレータのプローブ接続用端子に接続する事で、評
価用マイクロコンピュータの未接続となる端子を“正”
又は“負”の論理レベル、または開放レベルにする事が
できる。
例によるプローブ終端装置４１を直接インサーキット・
エミュレータのプローブ接続用端子に接続する事で、評
価用マイクロコンピュータの未接続となる端子を“正”
又は“負”の論理レベル、または開放レベルにする事が
できる。
【００２７】
【発明の効果】以上説明した様に、本発明によるインサ
ーキット・エミュレータ用プローブ終端装置は、応用シ
ステムを接続しない場合に未接続となる評価用マイクロ
コンピュータの端子を、ある特定の論理レベルに出来る
ので、従来の第１のプローブ終端処理方式のように、イ
ンサーキット・エミュレータ本体にプローブ接続用のス
ペースを設ける必要がなく筐体を小型化・簡素化でき、
その分コストを低減できるという効果がある。
ーキット・エミュレータ用プローブ終端装置は、応用シ
ステムを接続しない場合に未接続となる評価用マイクロ
コンピュータの端子を、ある特定の論理レベルに出来る
ので、従来の第１のプローブ終端処理方式のように、イ
ンサーキット・エミュレータ本体にプローブ接続用のス
ペースを設ける必要がなく筐体を小型化・簡素化でき、
その分コストを低減できるという効果がある。
【００２８】また、従来の第２のプローブ終端処理方式
のように、端子処理を行うことで電気的特性が変ってし
まったり、入力ゲートの貫通電流を誘発しデバイス自体
の信頼性に悪影響を及ぼすという弊害を回避できるとい
う効果がある。
のように、端子処理を行うことで電気的特性が変ってし
まったり、入力ゲートの貫通電流を誘発しデバイス自体
の信頼性に悪影響を及ぼすという弊害を回避できるとい
う効果がある。
【００２９】さらに、従来の第３のプローブ終端処理方
式のように、インサーキット・エミュレータ内に多数の
セレクタを用意する必要がなく、また、電気的にも伝搬
遅延等を考慮する必要がなく、対象マイクロコンピュー
タとの等価性を維持できるという効果がある。
式のように、インサーキット・エミュレータ内に多数の
セレクタを用意する必要がなく、また、電気的にも伝搬
遅延等を考慮する必要がなく、対象マイクロコンピュー
タとの等価性を維持できるという効果がある。
【図１】本発明の第１の実施例の斜視模式図である。
【図２】図１の終端装置とインサーキット・エミュレー
タ・プローブの接続図である。
タ・プローブの接続図である。
【図３】本発明の第２の実施例の斜視模式図である。
【図４】図３の終端装置とインサーキット・エミュレー
タの接続図である。
タの接続図である。
【図５】従来のプローブ終端処理方式の第１の例を説明
するために示すインサーキット・エミュレータの模式図
である。
するために示すインサーキット・エミュレータの模式図
である。
【図６】従来のプローブ終端処理方式の第２の例を説明
するために示すインサーキット・エミュレータの模式図
である。
するために示すインサーキット・エミュレータの模式図
である。
【図７】図６のインサーキット・エミュレータに応用シ
ステムが接続された場合の等価回路図である。
ステムが接続された場合の等価回路図である。
【図８】従来のプローブ終端処理方式の第３の例を説明
するために示すインサーキット・エミュレータの模式図
である。
するために示すインサーキット・エミュレータの模式図
である。
１ 固定レバー １０ プリント基板 １１ グランド電位端子 １２ 電源電位端子 １３ 開放電位端子 １４ グランド電位印加端子 １５ 電源電位印加端子 １６ プルダウン抵抗装置 １８ プルアップ抵抗装置 １７，１９ 配線 ２０ ＩＣソケット ２１ プローブ ２２，４５ 電源ケーブル ３０，３１，４２，４３ コネクタ ４０ インサーキット・エミュレータ ４１ プローブ終端装置 ４４ 電源端子
Claims (1)
- 【請求項１】 被評価マイクロコンピュータ応用システ
ムの接続端に結合する接続部と、プリント基板上に設け
られかつ前記接続部の接続端にそれぞれ接続されたグラ
ンド電位端子，電源電位端子および開放電位端子と、前
記プリント基板に設けられた電源電圧印加端子とグラン
ド電位印加端子と、該グランド電位印加端子とグランド
電位端子間に挿入接続されたプルダウン抵抗装置と、前
記電源電位端子と電源電圧印加端子間に挿入接続された
プルアップ抵抗装置とを有することを特徴とするインサ
ーキット・エミュレータ用プローブ終端装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4052108A JPH05257731A (ja) | 1992-03-11 | 1992-03-11 | インサーキット・エミュレータ用プローブ終端装置 |
| US08/027,352 US5367436A (en) | 1992-03-11 | 1993-03-08 | Probe terminating apparatus for an in-circuit emulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4052108A JPH05257731A (ja) | 1992-03-11 | 1992-03-11 | インサーキット・エミュレータ用プローブ終端装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257731A true JPH05257731A (ja) | 1993-10-08 |
Family
ID=12905672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4052108A Pending JPH05257731A (ja) | 1992-03-11 | 1992-03-11 | インサーキット・エミュレータ用プローブ終端装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5367436A (ja) |
| JP (1) | JPH05257731A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313936A (ja) * | 1992-05-08 | 1993-11-26 | Nec Corp | インサーキットエミュレータ |
| US5672981A (en) * | 1994-09-16 | 1997-09-30 | At&T Global Information Solutions Company | Universal power interface adapter for burn-in board |
| JP3589726B2 (ja) * | 1995-01-31 | 2004-11-17 | 株式会社ルネサスソリューションズ | エミュレータプローブ |
| US5721673A (en) * | 1995-10-05 | 1998-02-24 | Micron Electronics, Inc. | Socket for retaining multiple electronic packages |
| JP3026299B2 (ja) * | 1996-07-09 | 2000-03-27 | 日本電気株式会社 | エミュレーション装置 |
| CA2225235A1 (en) * | 1997-12-19 | 1999-06-19 | Northern Telecom Limited | A line interface module |
| JP4470784B2 (ja) * | 2005-03-28 | 2010-06-02 | トヨタ自動車株式会社 | 半導体装置 |
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|---|---|---|---|---|
| US5233290A (en) * | 1991-11-05 | 1993-08-03 | Everett Charles Technologies, Inc. | Switch probe |
| US5227718A (en) * | 1992-03-10 | 1993-07-13 | Virginia Panel Corporation | Double-headed spring contact probe assembly |
-
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