JPH0344580A - 半導体装置用バイアステスト基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置用バイアステスト基板に関し、特
に、半導体装置の端子に印加するバイアスレベルを別途
準備する基板を変えることにより半導体装置ごとにそれ
ぞれ設定できるという特徴を有している半導体装置用バ
イアステスト基板に関する。

従来の技術 従来、この種の半導体装置用バイアステスト基板は第５
図に示すように、半導体装置の端子に印加するバイアス
電位が固定となっていた。

第５図において、１〜１０はソケットの端子番号、２１
は半導体装置用ソケット、２２は保護抵抗、２３は電源
部ラッチアップ保護用抵抗をそれぞれ示している。

発明が解決しようとする課題 しかしながら、上述した従来の半導体装置バイアステス
ト基板は、半導体装置に印加されるバイアス電位が固定
となっている為に、半導体装置の端子の並びが異なると
、正しいバイアスが印加できなくなるか或いは全く使用
できないという欠点がある。

本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規な半導体装置用バイア
ステスト基板を提供することにある。

発明の従来技術に対する相違点 上述した従来の半導体装置バイアステスト基板に対して
、本発明は、半導体装置のバイアスレベルを別に準備す
る基板により変更できるという相違点を有している。

課題を解決するための手段 前記目的を達成する為に、本発明に係る半導体装置用バ
イアステスト基板は、複数個の半導体装置用ソケットの
同一位置の第１の端子が並列に接続され、その各々の第
１の端子が、多層基板上に設けられ第２の端子がアレイ
状に配列された接続パターン用ソケッ１−のある任意の
１列に接続され、この接続パターン用ソケットの残りの
端子が各々ＧＮＤ　、　ＶＤＤ及び保護抵抗に接続され
る構成と、前記接続パターン用ソケットに挿入されてバ
イアスレベルを前記第１の端子ごとに決める接続パター
ン基板を含み構成される。

実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。

第１図（ａ）、（ｂ）は本発明の一実施例を示す斜視図
であり、第２図（ａ）、（ｂ）は第１図（ａ）、（ｂ）
に対応する本発明結線を示す概略図である。

第１図（ａ）、（ｂ）を参照するに、参照番号１１は半
導体装置用ソケット、１２は接続パターン用ソケット、
１３は保護抵抗、１４は多層基板、１５は接続パターン
基板、１６は端子、１７は接続パターン、１８はガイド
ピンをそれぞれ示す。

第２図に示すように、ＶＤＤ端子及びＧＮＤ端子は固定
とされている。その他の端子は、半導体装置用ソケット
１１に挿入されるＬＳＩの端子に接続されている内部の
回路により出力、入力ハイクランプ、入力ロウクランプ
、ＧＮＤの４種類に合うように別途準備する基板のパタ
ーンを変更させる。第２図においては、半導体装置用ソ
ケット１１の端子１及び２がハイクランプ、端子３はＧ
ＮＤ　、端子４はロウクランプ、端子５が出力、端子６
はＶＤＤとなっている。

第１図（ａ）、（ｂ）　、第２図（ａ）、（ｂ）を参照
するに、多層基板１４上には複数個の半導体装置用ンテ
ット１１．接続パターン用ソケット１２及びガイドビン
１８が形成されている。半導体装置用ソケット１１の同
一位置の端子１〜６は図示の如くそれぞれ並列に接続さ
れている。接続パターン用ソケット１２にはＧＮＤ　、
　ＶＤＤライン及び保護抵抗１３をきむ端子がアレイ状
に配列されている。

各半導体装置用ソケット】１の共通接続された同一位置
の各端子の接続点は接続パターン用ソゲット１２の任意
の列に接続されている。本発明の図示された実施例にお
いては、各半導体装置用ソケット１１の各端子１の接続
点は接続パターン用ソケット１２の１列目の端子に接続
され、各端子２の接続点はソケット１２の２列目の端子
に、各端子３の接続点はソケット１２のＧＮＤラインに
、各端子４の接続点はソケット１２の４列目の端子に、
各端子５の接続点はソケット１２の５列目の端子に、各
端子６の接続点はソケット１２のＶＤＤラインに、それ
ぞれ接続されている。

接続パターン用ソケット１２には接続パターン１７が形
成された接続パターン基板１５が挿入され、これらの接
続パターン１７によって半導体ソケット１１の各端子１
〜６のハイレベルが設定される。

第３図、第４図は本発明に使用される接続パターン基板
の池の実施例（変形例〉を示す概略構成図である。

第３図に示した第１の変形例では、プルアップ（ｐｕｌ
ｌ−ｕｐ　）及びプルダウン（ｐｕｌｌ−ｄｏｗｎ　）
の抵抗を接続パターン基板上に実装することにより変え
られるという利点がある。

第４図に示した第２の変形例では、接続パターンを第４
図のようにして、外部信号印加装置により５Ｍ１ｌｚ、
　１０ＭＨｚのような希望の周波数の信号を印加するこ
とによって、ダイナミックバイアステストを実現できる
。

発明の詳細 な説明したように、本発明によれば、別途準備する接続
パターン基板を変えることにより各々の端子のバイアス
レベルを変えることができる為に　より正確でフレキシ
ビリデイの高いバイアステストがプログラマブルに行え
、更にダイナミックバイアステストも実現できるという
利点が得られる。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明の一実施例を示す斜視図
、第２図（ａ）、（ｂ）は第１図（ａ）、（ｂ）に対応
する本発明の結線の一例を示す概略図、第３図及び第４
図は接続パターン基板の他の変形例を示す概略図、第５
図は従来におけるこの種の半導体装置用バイアステスト
基板の回路例を示す図である。 １〜１０・・・端子番号、　１１．２１・・・半導体装
置用ソケット、１２・・・接続パターン用ソケット、１
３，１９゜２２．２３・・・保護抵抗、１４・・・多層
基板、１５・・・接続パターン基板、１６・・・端子、
１７・・・接続パターン、１８・・・ガイドビン、２０
・・・配線

Claims (1)

【特許請求の範囲】
1. 複数個の半導体装置用ソケットの同一位置の第１の端子
   が並列に接続され、これらの各第１の端子が、多層基板
   上に設けられＧＮＤ、ＶＤＤライン及び保護抵抗を含む
   第２の端子がアレイ状に配列された接続パターン用ソケ
   ットのある任意の１列に接続される構成と、前記接続パ
   ターン用ソケットに挿入され、バイアスレベルを各第１
   の端子ごとに決める接続パターン基板とを含むことを特
   徴とする半導体装置用バイアステスト基板。