JPH06160473A - テストボード - Google Patents
テストボードInfo
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- JPH06160473A JPH06160473A JP30913292A JP30913292A JPH06160473A JP H06160473 A JPH06160473 A JP H06160473A JP 30913292 A JP30913292 A JP 30913292A JP 30913292 A JP30913292 A JP 30913292A JP H06160473 A JPH06160473 A JP H06160473A
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- hole
- holes
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Abstract
(57)【要約】 （修正有）
【目的】 電気特性の試験を行う被試験用の半導体パッ
ケージが基板に挿脱自在に実装されるテストボードに関
し、試験作業の合理化を図ると共に、サイズの異なる半
導体パッケージの試験が容易に行えるようにすること。 【構成】 半導体パッケージ２に於ける電気特性の試験
を行うテストボードであって、第１のスルーホール３に
対応することで配列され、電源およびグランドの接続が
行われる第２のスルーホール４と、該第２のスルーホー
ルに対応することで配列され、該第１のスルーホールに
パターン配線によって接続が行われる第３のスルーホー
ル５と、該第３のスルーホールに対応することで配列さ
れ、前記入出力信号の接続が行われる第４のスルーホー
ル６とを備えると共に、該第１と第２のスルーホール、
該第２と第３のスルーホール、および、該第３と第４の
スルーホールの互いの間隔が所定のピッチに形成される
ように構成する。
ケージが基板に挿脱自在に実装されるテストボードに関
し、試験作業の合理化を図ると共に、サイズの異なる半
導体パッケージの試験が容易に行えるようにすること。 【構成】 半導体パッケージ２に於ける電気特性の試験
を行うテストボードであって、第１のスルーホール３に
対応することで配列され、電源およびグランドの接続が
行われる第２のスルーホール４と、該第２のスルーホー
ルに対応することで配列され、該第１のスルーホールに
パターン配線によって接続が行われる第３のスルーホー
ル５と、該第３のスルーホールに対応することで配列さ
れ、前記入出力信号の接続が行われる第４のスルーホー
ル６とを備えると共に、該第１と第２のスルーホール、
該第２と第３のスルーホール、および、該第３と第４の
スルーホールの互いの間隔が所定のピッチに形成される
ように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、電気特性の試験を行う
被試験用の半導体パッケージが基板に挿脱自在に実装さ
れるテストボードに関する。
被試験用の半導体パッケージが基板に挿脱自在に実装さ
れるテストボードに関する。
【０００２】電子装置に使用される半導体パッケージ
は、実際に所定の回路網を構成した時、その半導体パッ
ケージに於ける電気特性が所定の値となるか、その電気
特性をチェックする試験が行われる。
は、実際に所定の回路網を構成した時、その半導体パッ
ケージに於ける電気特性が所定の値となるか、その電気
特性をチェックする試験が行われる。
【０００３】通常、このような試験に際しては、試験す
べき被試験用の半導体パッケージをテストポードに実装
して、該半導体パッケージの駆動状態に於いて、所定の
入出力信号を接続し、その結果によって該半導体パッケ
ージに於ける電気特性の良否を判断する試験が行われ
る。
べき被試験用の半導体パッケージをテストポードに実装
して、該半導体パッケージの駆動状態に於いて、所定の
入出力信号を接続し、その結果によって該半導体パッケ
ージに於ける電気特性の良否を判断する試験が行われ
る。
【０００４】したがって、このようなテストボードには
被試験用の半導体パッケージが容易に実装されるように
形成されている。
被試験用の半導体パッケージが容易に実装されるように
形成されている。
【０００５】
【従来の技術】従来は、図４の従来の説明図( その１)
および図５の従来の説明図( その２）に示すように構成
されていた。図４の(a) は側面断面図,(b)は平面図, 図
５の(a)(b)は半導体パッケージの平面図である。
および図５の従来の説明図( その２）に示すように構成
されていた。図４の(a) は側面断面図,(b)は平面図, 図
５の(a)(b)は半導体パッケージの平面図である。
【０００６】従来は、図４の(a) に示すように、半導体
パッケージ2 に所定のピッチP によって配列されたリー
ド2Aは基板1 に形成された第１のスルーホール3 に矢印
A に示すように挿入することで基板1 に挿脱自在に実装
することが行われていた。
パッケージ2 に所定のピッチP によって配列されたリー
ド2Aは基板1 に形成された第１のスルーホール3 に矢印
A に示すように挿入することで基板1 に挿脱自在に実装
することが行われていた。
【０００７】また、基板1 に形成された第１のスルーホ
ール3 には図４の(b) に示すように、基板1 の内層に形
成されたパターン配線10が接続されている。そこで、パ
ターン配線10を介して半導体パッケージ2 の7 番のリー
ド2AにはグランドG を接続し、14番のリード2Aには電源
V を接続し、基板1 に実装された半導体パッケージ2 を
駆動させ、試験回路からの入出力信号S を例えば、パタ
ーン配線10を介して2 番,3番,4番,10 番,11 番および12
番のそれぞれのリード2Aに接続し、被試験用の半導体パ
ッケージ2 を基板1 に実装することで電気特性のチェッ
クが行われる。
ール3 には図４の(b) に示すように、基板1 の内層に形
成されたパターン配線10が接続されている。そこで、パ
ターン配線10を介して半導体パッケージ2 の7 番のリー
ド2AにはグランドG を接続し、14番のリード2Aには電源
V を接続し、基板1 に実装された半導体パッケージ2 を
駆動させ、試験回路からの入出力信号S を例えば、パタ
ーン配線10を介して2 番,3番,4番,10 番,11 番および12
番のそれぞれのリード2Aに接続し、被試験用の半導体パ
ッケージ2 を基板1 に実装することで電気特性のチェッ
クが行われる。
【０００８】この場合、半導体パッケージ2 に接続され
る入出力信号S のレベルを変更したり、または、新たな
入出力信号の入出力が必要となった時は、図４の(b) に
示すように、第１のスルーホール3 が配列された近傍
に、中継スルーホール13,14 を設け、例えば、中継スル
ーホール13と14との間に抵抗子11、または、コンデンサ
12を固着し、5 番のリード2Aと中継スルーホール13との
間にパターン配線10を接続し、試験回路からの入出力信
号S がパターン配線10を介して中継スルーホール14に接
続されるようにすることで5 番のリード2Aに入出力信号
S1の接続が行われるように形成される。
る入出力信号S のレベルを変更したり、または、新たな
入出力信号の入出力が必要となった時は、図４の(b) に
示すように、第１のスルーホール3 が配列された近傍
に、中継スルーホール13,14 を設け、例えば、中継スル
ーホール13と14との間に抵抗子11、または、コンデンサ
12を固着し、5 番のリード2Aと中継スルーホール13との
間にパターン配線10を接続し、試験回路からの入出力信
号S がパターン配線10を介して中継スルーホール14に接
続されるようにすることで5 番のリード2Aに入出力信号
S1の接続が行われるように形成される。
【０００９】また、このような半導体パッケージ2 はサ
イズが異なることで、図５の(a) に示すように、リード
2Aが1 番〜16番まで16ピンによって構成される場合、ま
たは、図５の(b) に示すように、リード2Aが1 番〜24番
まで24ピンによって構成される場合などがあり、通常、
14ピン〜24ピンの間で構成されている。
イズが異なることで、図５の(a) に示すように、リード
2Aが1 番〜16番まで16ピンによって構成される場合、ま
たは、図５の(b) に示すように、リード2Aが1 番〜24番
まで24ピンによって構成される場合などがあり、通常、
14ピン〜24ピンの間で構成されている。
【００１０】したがって、基板1 に配列される第１のス
ルーホール3 は、実装すべき半導体パッケージ2 のリー
ド2Aのピン数に合致するよう配設することが行われてい
た。尚、このような半導体パッケージ2 に配列されるリ
ード2A間のピッチP は、一般的に2.54mmで形成されてい
る。
ルーホール3 は、実装すべき半導体パッケージ2 のリー
ド2Aのピン数に合致するよう配設することが行われてい
た。尚、このような半導体パッケージ2 に配列されるリ
ード2A間のピッチP は、一般的に2.54mmで形成されてい
る。
【００１１】
【発明が解決しようとする課題】しかし、このような試
験すべき被試験用の半導体パッケージ2 のリード2Aに合
致する第１のスルーホール3 を基板1 に配設することで
半導体パッケージ2 の試験を行うことでは、試験に際し
て、半導体パッケージ2 のサイズが異なる都度、基板1
を準備する必要があり、更に、接続回路の変更により、
前述のような抵抗子11、または、コンデンサ12の接続が
必要となった場合は基板1 を改造する必要が生じること
になる。
験すべき被試験用の半導体パッケージ2 のリード2Aに合
致する第１のスルーホール3 を基板1 に配設することで
半導体パッケージ2 の試験を行うことでは、試験に際し
て、半導体パッケージ2 のサイズが異なる都度、基板1
を準備する必要があり、更に、接続回路の変更により、
前述のような抵抗子11、または、コンデンサ12の接続が
必要となった場合は基板1 を改造する必要が生じること
になる。
【００１２】したがって、半導体パッケージの試験に際
しては、半導体パッケージのサイズの違い、および、リ
ードに接続すべき入出力信号, 電源, グランドの接続箇
所の違いにより、多種の基板を準備する必要があり、試
験が簡単に行うことができない問題を有していた。
しては、半導体パッケージのサイズの違い、および、リ
ードに接続すべき入出力信号, 電源, グランドの接続箇
所の違いにより、多種の基板を準備する必要があり、試
験が簡単に行うことができない問題を有していた。
【００１３】そこで、本発明では、試験作業の合理化を
図ると共に、サイズの異なる半導体パッケージの試験が
容易に行えるようにすることを目的とする。
図ると共に、サイズの異なる半導体パッケージの試験が
容易に行えるようにすることを目的とする。
【００１４】
【課題を解決するための手段】図１は本発明の原理説明
図であり、図１の(a) の側面断面図に示すように、被試
験用の半導体パッケージ2 を実装する基板1 に第１のス
ルーホール3 を配設し、該半導体パッケージ2 のリード
2Aが該第１のスルーホール3 に挿脱自在に形成すると共
に、該第１のスルーホール3 を介して所定の入出力信号
S を該半導体パッケージ2 に接続し、該半導体パッケー
ジ2 に於ける電気特性の試験を行うテストボードであっ
て、前記第１のスルーホール3 に対応することで配列さ
れ、電源V およびグランドG の接続が行われる第２のス
ルーホール4 と、該第２のスルーホール4 に対応するこ
とで配列され、該第１のスルーホール3 にパターン配線
7によって接続が行われる第３のスルーホール5 と、該
第３のスルーホール5 に対応することで配列され、前記
入出力信号S の接続が行われる第４のスルーホール6 と
を備えると共に、該第１と第２のスルーホール3,4 、該
第２と第３のスルーホール4,5 、および、該第３と第４
のスルーホール5,6 の互いの間隔が所定のピッチP に形
成されるように、また、前記半導体パッケージ2 が実装
される前記基板1 の実装領域8 にベタパターン9 が露出
されることで設けられ、該半導体パッケージ2 に対する
電源の供給が該ベタパターン9 を介して行えるよう該ベ
タパターン9 に電源V 、または、グランドG の接続が行
われ、該半導体パッケージ2 の曲折リード2Bが該ベタパ
ターン9 に当接させるように、または、前記基板1 には
サイズの異なる前記半導体パッケージ2 の実装が行える
よう前記第１と第２と第３と第４のスルーホール3,4,5,
6 の数が該半導体パッケージ2 の最大容量に形成される
ように構成する。
図であり、図１の(a) の側面断面図に示すように、被試
験用の半導体パッケージ2 を実装する基板1 に第１のス
ルーホール3 を配設し、該半導体パッケージ2 のリード
2Aが該第１のスルーホール3 に挿脱自在に形成すると共
に、該第１のスルーホール3 を介して所定の入出力信号
S を該半導体パッケージ2 に接続し、該半導体パッケー
ジ2 に於ける電気特性の試験を行うテストボードであっ
て、前記第１のスルーホール3 に対応することで配列さ
れ、電源V およびグランドG の接続が行われる第２のス
ルーホール4 と、該第２のスルーホール4 に対応するこ
とで配列され、該第１のスルーホール3 にパターン配線
7によって接続が行われる第３のスルーホール5 と、該
第３のスルーホール5 に対応することで配列され、前記
入出力信号S の接続が行われる第４のスルーホール6 と
を備えると共に、該第１と第２のスルーホール3,4 、該
第２と第３のスルーホール4,5 、および、該第３と第４
のスルーホール5,6 の互いの間隔が所定のピッチP に形
成されるように、また、前記半導体パッケージ2 が実装
される前記基板1 の実装領域8 にベタパターン9 が露出
されることで設けられ、該半導体パッケージ2 に対する
電源の供給が該ベタパターン9 を介して行えるよう該ベ
タパターン9 に電源V 、または、グランドG の接続が行
われ、該半導体パッケージ2 の曲折リード2Bが該ベタパ
ターン9 に当接させるように、または、前記基板1 には
サイズの異なる前記半導体パッケージ2 の実装が行える
よう前記第１と第２と第３と第４のスルーホール3,4,5,
6 の数が該半導体パッケージ2 の最大容量に形成される
ように構成する。
【００１５】このように構成することによって前述の課
題は解決される。
題は解決される。
【００１６】
【作用】即ち、被試験用の半導体パッケージ2 の実装が
行われる基板1 には、半導体パッケージ2 のリード2Aの
挿脱される第１のスルーホール3 の配列に対応すること
で第２のスルーホール4 を配列し、第２のスルーホール
4 の配列に対応することで第３のスルーホール5 を配列
し、更に、第３のスルーホール5 の配列に対応して第４
のスルーホール6 を配列し、第２のスルーホール4 には
電源V およびグランドG の接続を行い、第３のスルーホ
ール5 にはパターン配線7 によって第１のスルーホール
3 の接続を行い、第４のスルーホール6 には入出力信号
S の接続を行うように形成することで基板1 に実装され
た半導体パッケージ2 の電気特性の試験を行うようにし
たものである。
行われる基板1 には、半導体パッケージ2 のリード2Aの
挿脱される第１のスルーホール3 の配列に対応すること
で第２のスルーホール4 を配列し、第２のスルーホール
4 の配列に対応することで第３のスルーホール5 を配列
し、更に、第３のスルーホール5 の配列に対応して第４
のスルーホール6 を配列し、第２のスルーホール4 には
電源V およびグランドG の接続を行い、第３のスルーホ
ール5 にはパターン配線7 によって第１のスルーホール
3 の接続を行い、第４のスルーホール6 には入出力信号
S の接続を行うように形成することで基板1 に実装され
た半導体パッケージ2 の電気特性の試験を行うようにし
たものである。
【００１７】また、半導体パッケージ2 の実装領域8 に
は電源V およびグランドG に接続されるベタパターン9
を設け、半導体パッケージ2 を駆動する電源の供給がベ
タパターン9 から行われるように、更に、第１, 第２,
第３および第４のスルーホール3,4,5,6 は半導体パッケ
ージ2 の最大容量に対応するように配設することで基板
1 にサイズの異なる半導体パッケージ2 の実装が行われ
るように形成されている。
は電源V およびグランドG に接続されるベタパターン9
を設け、半導体パッケージ2 を駆動する電源の供給がベ
タパターン9 から行われるように、更に、第１, 第２,
第３および第４のスルーホール3,4,5,6 は半導体パッケ
ージ2 の最大容量に対応するように配設することで基板
1 にサイズの異なる半導体パッケージ2 の実装が行われ
るように形成されている。
【００１８】したがって、従来のような、試験すべき半
導体パッケージ2 のサイズの違いにより、新たな基板を
形成することなく、半導体パッケージ2 のサイズが異な
っても同一の基板によって試験を行うことができ、更
に、入出力信号の回路変更も容易に行うことができ、試
験作業の合理化が図れることになる。
導体パッケージ2 のサイズの違いにより、新たな基板を
形成することなく、半導体パッケージ2 のサイズが異な
っても同一の基板によって試験を行うことができ、更
に、入出力信号の回路変更も容易に行うことができ、試
験作業の合理化が図れることになる。
【００１９】
【実施例】以下本発明を図２および図３を参考に詳細に
説明する。図２は本発明による一実施例の説明図で、
(a) は平面図,(b1)(b2)(b3) は要部側面断面図, 図３は
本発明の他の実施例の説明図で、(a) は平面図,(b)は要
部側面断面図である。全図を通じて、同一符号は同一対
象物を示す。
説明する。図２は本発明による一実施例の説明図で、
(a) は平面図,(b1)(b2)(b3) は要部側面断面図, 図３は
本発明の他の実施例の説明図で、(a) は平面図,(b)は要
部側面断面図である。全図を通じて、同一符号は同一対
象物を示す。
【００２０】本発明は、図２の(a) に示すように、半導
体パッケージ2 のリード2Aの挿脱される第１のスルーホ
ール3 と、第１のスルーホール3 に対応して電源V また
はグランドG の接続される第２のスルーホール4 と、第
２のスルーホール4 に対応して第１のスルーホール3 に
パターン配線7 によって接続される第３のスルーホール
5 と、第３のスルーホール5 に対応して試験回路からの
入出力信号S の接続される第４のスルーホール6 とが基
板1 に配列されるようにしたものである。
体パッケージ2 のリード2Aの挿脱される第１のスルーホ
ール3 と、第１のスルーホール3 に対応して電源V また
はグランドG の接続される第２のスルーホール4 と、第
２のスルーホール4 に対応して第１のスルーホール3 に
パターン配線7 によって接続される第３のスルーホール
5 と、第３のスルーホール5 に対応して試験回路からの
入出力信号S の接続される第４のスルーホール6 とが基
板1 に配列されるようにしたものである。
【００２１】また、第１のスルーホール3 と第２のスル
ーホール4 との間、第２のスルーホール4 と第３のスル
ーホール5 との間、および、第３のスルーホール5 と第
４のスルーホール6 との間は所定のピッチP によって配
列され、第１, 第２, 第３,第４のスルーホール3,4,5,6
は半導体パッケージ2 のリード2Aが1 番〜24番までの2
4ピンに構成されても対応する数が設けられ、半導体パ
ッケージ2 の最大容量に適合するように配設されてい
る。
ーホール4 との間、第２のスルーホール4 と第３のスル
ーホール5 との間、および、第３のスルーホール5 と第
４のスルーホール6 との間は所定のピッチP によって配
列され、第１, 第２, 第３,第４のスルーホール3,4,5,6
は半導体パッケージ2 のリード2Aが1 番〜24番までの2
4ピンに構成されても対応する数が設けられ、半導体パ
ッケージ2 の最大容量に適合するように配設されてい
る。
【００２２】そこで、14ピンのリード2Aが有する半導体
パッケージ2 を実装する場合は、実線に示すように、位
置決めし、(b1)に示すように、第２のスルーホール4
と、第３のスルーホール5 との間に配線材15を接続する
ことで、例えば、半導体パッケージ2 の14番のリード2A
に電源V を、7 番のリード2AにグランドG を接続し、半
導体パッケージ2 の駆動を行うことができ、24ピンのリ
ード2Aが有する半導体パッケージ2 を実装する場合は、
点線に示すように、位置決めし、同様に、第２のスルー
ホール4 と、第３のスルーホール5 との間に配線材15を
接続することで、所定のリード2Aに電源V およびグラン
ドG の接続を行うことができる。
パッケージ2 を実装する場合は、実線に示すように、位
置決めし、(b1)に示すように、第２のスルーホール4
と、第３のスルーホール5 との間に配線材15を接続する
ことで、例えば、半導体パッケージ2 の14番のリード2A
に電源V を、7 番のリード2AにグランドG を接続し、半
導体パッケージ2 の駆動を行うことができ、24ピンのリ
ード2Aが有する半導体パッケージ2 を実装する場合は、
点線に示すように、位置決めし、同様に、第２のスルー
ホール4 と、第３のスルーホール5 との間に配線材15を
接続することで、所定のリード2Aに電源V およびグラン
ドG の接続を行うことができる。
【００２３】更に、試験回路からの入出力信号S を半導
体パッケージ2 のそれぞれのリード2Aに接続させること
は、図２の(b2)に示すように、第３のスルーホール5
と、第４のスルーホール6 との間に配線材15を接続する
ことで行うことができ、しかも、入出力信号S が半導体
パッケージ2 のそれぞれのリード2Aに一旦接続した状
態、例えば、図２の(a) に示すように、入出力信号S11,
S12,S13 がリード2Aの11番,10 番,9番にそれぞれ接続さ
れるよう配線材15によって接続されていても、半導体パ
ッケージ2 の実装位置をずらすことで、配線材15の接続
替えを行うことなく、入出力信号S11,S12,S13 がリード
2Aの12番,11 番,10 番にそれぞれ接続されように容易に
変更することができる。
体パッケージ2 のそれぞれのリード2Aに接続させること
は、図２の(b2)に示すように、第３のスルーホール5
と、第４のスルーホール6 との間に配線材15を接続する
ことで行うことができ、しかも、入出力信号S が半導体
パッケージ2 のそれぞれのリード2Aに一旦接続した状
態、例えば、図２の(a) に示すように、入出力信号S11,
S12,S13 がリード2Aの11番,10 番,9番にそれぞれ接続さ
れるよう配線材15によって接続されていても、半導体パ
ッケージ2 の実装位置をずらすことで、配線材15の接続
替えを行うことなく、入出力信号S11,S12,S13 がリード
2Aの12番,11 番,10 番にそれぞれ接続されように容易に
変更することができる。
【００２４】また、図２の(b3)に示すように、第２のス
ルーホール4 と、第３のスルーホール5 との間に抵抗子
11、または、コンデンサ12を接続すると、半導体パッケ
ージ2 の所定のリード2Aが抵抗子11、または、コンデン
サ12を介して電源V およびグランドG に接続させること
が行える。
ルーホール4 と、第３のスルーホール5 との間に抵抗子
11、または、コンデンサ12を接続すると、半導体パッケ
ージ2 の所定のリード2Aが抵抗子11、または、コンデン
サ12を介して電源V およびグランドG に接続させること
が行える。
【００２５】したがって、14ピン〜24ピンのリードを有
するサイズの異なる半導体パッケージの実装が行えるた
め、サイズの異なる半導体パッケージの試験に際して、
その都度半導体パッケージに適合するスルーホールの配
列となる特別な基板を準備することなく同一の基板によ
って試験を行うことができ、しかも、入出力信号の接続
先の変更および抵抗子, コンデンサなどの回路部品の追
加を容易に行えるので、多種の試験条件によるチェック
を簡単に行うことができる。
するサイズの異なる半導体パッケージの実装が行えるた
め、サイズの異なる半導体パッケージの試験に際して、
その都度半導体パッケージに適合するスルーホールの配
列となる特別な基板を準備することなく同一の基板によ
って試験を行うことができ、しかも、入出力信号の接続
先の変更および抵抗子, コンデンサなどの回路部品の追
加を容易に行えるので、多種の試験条件によるチェック
を簡単に行うことができる。
【００２６】また、図３の(a) の場合は、半導体パッケ
ージ2 の実装領域8 に露出するベタパターン9 を配設
し、ベタパターン9 に電源V およびグランドG の接続が
行われるようにしたものである。
ージ2 の実装領域8 に露出するベタパターン9 を配設
し、ベタパターン9 に電源V およびグランドG の接続が
行われるようにしたものである。
【００２７】このように構成すると、図３の(b) に示す
ように、半導体パッケージ2 の所定のリード2Aを曲折
し、曲折リード2Bを形成することで半導体パッケージ2
を実装領域8 に実装した時、曲折リード2Bがベタパター
ン9 に当接させることが行え、例えば、図３の(a) に示
すように、7 番と14番とを曲折リード2Bにすることで、
7 番の曲折リード2BにはグランドG が接続され、14番の
曲折リード2Bには電源Vが接続され、半導体パッケージ2
の駆動を行うことができる。
ように、半導体パッケージ2 の所定のリード2Aを曲折
し、曲折リード2Bを形成することで半導体パッケージ2
を実装領域8 に実装した時、曲折リード2Bがベタパター
ン9 に当接させることが行え、例えば、図３の(a) に示
すように、7 番と14番とを曲折リード2Bにすることで、
7 番の曲折リード2BにはグランドG が接続され、14番の
曲折リード2Bには電源Vが接続され、半導体パッケージ2
の駆動を行うことができる。
【００２８】このように構成すると、半導体パッケージ
2 の実装位置をずらす場合、電源V、および、グランドG
の接続を変更することなく、半導体パッケージ2 のリ
ード2Aを第１のスルーホール3 に挿入することで電源V
およびグランドG の接続を行うことができ、前述の入出
力信号の接続先の変更が更に、容易となる。
2 の実装位置をずらす場合、電源V、および、グランドG
の接続を変更することなく、半導体パッケージ2 のリ
ード2Aを第１のスルーホール3 に挿入することで電源V
およびグランドG の接続を行うことができ、前述の入出
力信号の接続先の変更が更に、容易となる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
基板に第１，第２，第３，第４のスルーホールを配設ス
ルと共に、半導体パッケージの実装領域にベタパターン
を設け、試験すべき半導体パッケージに対する電源，グ
ランドおよび入出力信号の接続が行えるようにすること
で、同一の基板によってサイズが異なる半導体パッケー
ジの試験を行うことができ、更に、電気特性の試験に際
しての入出力信号の回路変更も容易に行うことができ
る。
基板に第１，第２，第３，第４のスルーホールを配設ス
ルと共に、半導体パッケージの実装領域にベタパターン
を設け、試験すべき半導体パッケージに対する電源，グ
ランドおよび入出力信号の接続が行えるようにすること
で、同一の基板によってサイズが異なる半導体パッケー
ジの試験を行うことができ、更に、電気特性の試験に際
しての入出力信号の回路変更も容易に行うことができ
る。
【００３０】したがって、従来のような半導体パッケー
ジの種類に応じて特別な基板を準備する必要がなく、更
に、入出力信号の接続先を変更することが容易となり、
試験作業の合理化が図れ、実用的効果は大である。
ジの種類に応じて特別な基板を準備する必要がなく、更
に、入出力信号の接続先を変更することが容易となり、
試験作業の合理化が図れ、実用的効果は大である。
【図１】 本発明の原理説明図
【図２】 本発明による一実施例の説明図
【図３】 本発明の他の実施例の説明図
【図４】 従来の説明図（その１）
【図５】 従来の説明図（その２）
１ 基板 ２ 半導体パッケージ ３ 第１のスルーホール ４ 第２のスルーホー
ル ５ 第３のスルーホール ６ 第４のスルーホー
ル ７ パターン配線 ８ 実装領域 ９ ベタパターン 2A リード 2B 曲折リード
ル ５ 第３のスルーホール ６ 第４のスルーホー
ル ７ パターン配線 ８ 実装領域 ９ ベタパターン 2A リード 2B 曲折リード
Claims (3)
- 【請求項１】 被試験用の半導体パッケージ(2) を実装
する基板(1) に第１のスルーホール(3) を配設し、該半
導体パッケージ(2) のリード(2A)が該第１のスルーホー
ル(3) に挿脱自在に形成すると共に、該第１のスルーホ
ール(3) を介して所定の入出力信号(S) を該半導体パッ
ケージ(2) に接続し、該半導体パッケージ(2) に於ける
電気特性の試験を行うテストボードであって、 前記第１のスルーホール(3) に対応することで配列さ
れ、電源(V) およびグランド(G) の接続が行われる第２
のスルーホール(4) と、該第２のスルーホール(4) に対
応することで配列され、該第１のスルーホール(3) にパ
ターン配線(7) によって接続が行われる第３のスルーホ
ール(5) と、該第３のスルーホール(5) に対応すること
で配列され、前記入出力信号(S) の接続が行われる第４
のスルーホール(6) とを備えると共に、該第１と第２の
スルーホール(3,4) 、該第２と第３のスルーホール(4,
5) 、および、該第３と第４のスルーホール(5,6) の互
いの間隔が所定のピッチ(P) に形成されることを特徴と
するテストボード。 - 【請求項２】 請求項１記載の前記半導体パッケージ
(2) が実装される前記基板(1) の実装領域(8) にベタパ
ターン(9) が露出されることで設けられ、該半導体パッ
ケージ(2) に対する電源の供給が該ベタパターン(9) を
介して行えるよう該ベタパターン(9) に電源(V) 、また
は、グランド(G) の接続が行われ、該半導体パッケージ
(2) の曲折リード(2B)が該ベタパターン(9) に当接させ
ることを特徴とするテストボード。 - 【請求項３】 請求項１記載の前記基板(1) にはサイズ
の異なる前記半導体パッケージ(2) の実装が行えるよう
前記第１と第２と第３と第４のスルーホール(3,4,5,6)
の数が該半導体パッケージ2 の最大容量に形成されるこ
とを特徴とするテストボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30913292A JPH06160473A (ja) | 1992-11-19 | 1992-11-19 | テストボード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30913292A JPH06160473A (ja) | 1992-11-19 | 1992-11-19 | テストボード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06160473A true JPH06160473A (ja) | 1994-06-07 |
Family
ID=17989284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30913292A Withdrawn JPH06160473A (ja) | 1992-11-19 | 1992-11-19 | テストボード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06160473A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7269029B2 (en) | 2004-11-09 | 2007-09-11 | International Business Machines Corporation | Rapid fire test board |
-
1992
- 1992-11-19 JP JP30913292A patent/JPH06160473A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7269029B2 (en) | 2004-11-09 | 2007-09-11 | International Business Machines Corporation | Rapid fire test board |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |