JPH09178804A - 半導体装置試験用のバーンインボード - Google Patents
半導体装置試験用のバーンインボードInfo
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- JPH09178804A JPH09178804A JP8299004A JP29900496A JPH09178804A JP H09178804 A JPH09178804 A JP H09178804A JP 8299004 A JP8299004 A JP 8299004A JP 29900496 A JP29900496 A JP 29900496A JP H09178804 A JPH09178804 A JP H09178804A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2836—Fault-finding or characterising
- G01R31/2849—Environmental or reliability testing, e.g. burn-in or validation tests
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】 同じパッケージ形状の半導体装置であれば共
通にバーンインを行えるようなユニバーサルタイプのバ
ーンインボードを提供する。 【解決手段】 ＤＵＴソケット１４のエッジコネクタ１
６に接続するコネクタノードＮＰが、絶縁抵抗１８を介
してテスト信号ＴＳラインへ接続され、またパッシング
ノードＰ１へ接続されている。このノードＰ１に隣接さ
せて、Ｖｃｃラインに接続されたＶｃｃノードＶ１とＶ
ｓｓラインに接続されたＶｓｓノードＧ１とが設けら
れ、第１選択手段２２が構成されている。更に、絶縁抵
抗１８を介してノードＮＰへ接続されるパッシングノー
ドＰ２と、Ｖｃｃラインに接続されたＶｃｃノードＶ２
と、Ｖｓｓラインに接続されたＶｓｓノードＧ２と、か
らなる第２選択手段２４が形成されている。ノードＰ１
とノードＶ１又はノードＧ１、ノードＰ２とノードＶ２
又はノードＧ２は、ジャンパーＪＰにより選択的に連結
できるようにしてある。
通にバーンインを行えるようなユニバーサルタイプのバ
ーンインボードを提供する。 【解決手段】 ＤＵＴソケット１４のエッジコネクタ１
６に接続するコネクタノードＮＰが、絶縁抵抗１８を介
してテスト信号ＴＳラインへ接続され、またパッシング
ノードＰ１へ接続されている。このノードＰ１に隣接さ
せて、Ｖｃｃラインに接続されたＶｃｃノードＶ１とＶ
ｓｓラインに接続されたＶｓｓノードＧ１とが設けら
れ、第１選択手段２２が構成されている。更に、絶縁抵
抗１８を介してノードＮＰへ接続されるパッシングノー
ドＰ２と、Ｖｃｃラインに接続されたＶｃｃノードＶ２
と、Ｖｓｓラインに接続されたＶｓｓノードＧ２と、か
らなる第２選択手段２４が形成されている。ノードＰ１
とノードＶ１又はノードＧ１、ノードＰ２とノードＶ２
又はノードＧ２は、ジャンパーＪＰにより選択的に連結
できるようにしてある。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の信頼
性試験に関し、特に、バーンインに際して半導体装置を
搭載するバーンインボード(Burn-in board circuit) に
関する。
性試験に関し、特に、バーンインに際して半導体装置を
搭載するバーンインボード(Burn-in board circuit) に
関する。
【０００２】
【従来の技術】半導体装置では、その製造段階でチップ
内回路の信頼性試験のために各種テストが実行される
が、これは大別して、チップの組立工程前に行われるウ
ェーハテストと、組立工程後に行われるパッケージテス
トとに分けられる。ウェーハテストは、ウェーハ工程を
通じて製造された各チップの正常動作を試験するもので
あり、パッケージテストは、半導体装置のスペック上要
求される各種タイミング信号を基本にして不良チップを
より分けるものである。特に、パッケージテストで行う
バーンインは、生産段階での初期不良スクリーニングで
高信頼性を確保するために半導体装置の多ピン化に伴い
重要性が増している。
内回路の信頼性試験のために各種テストが実行される
が、これは大別して、チップの組立工程前に行われるウ
ェーハテストと、組立工程後に行われるパッケージテス
トとに分けられる。ウェーハテストは、ウェーハ工程を
通じて製造された各チップの正常動作を試験するもので
あり、パッケージテストは、半導体装置のスペック上要
求される各種タイミング信号を基本にして不良チップを
より分けるものである。特に、パッケージテストで行う
バーンインは、生産段階での初期不良スクリーニングで
高信頼性を確保するために半導体装置の多ピン化に伴い
重要性が増している。
【０００３】パッケージバーンインでは通常、バーンイ
ンボードに設けられた多数のＤＵＴソケットにそれぞれ
半導体装置を搭載して同時に試験を行うようにしてあ
る。このバーンインボードとしては、デディケイテッド
タイプ(Dedicated Type)と言われ、試験対象の半導体装
置のピン配列に従い専用に作成されたボードが従来から
使用されている。即ち、このデディケイテッドバーンイ
ンボードは、特定の半導体装置のバーンイン用に専用設
計されるものである。図１に、このようなデディケイテ
ッドバーンインボードの構成を示す。
ンボードに設けられた多数のＤＵＴソケットにそれぞれ
半導体装置を搭載して同時に試験を行うようにしてあ
る。このバーンインボードとしては、デディケイテッド
タイプ(Dedicated Type)と言われ、試験対象の半導体装
置のピン配列に従い専用に作成されたボードが従来から
使用されている。即ち、このデディケイテッドバーンイ
ンボードは、特定の半導体装置のバーンイン用に専用設
計されるものである。図１に、このようなデディケイテ
ッドバーンインボードの構成を示す。
【０００４】ＰＣＢを利用したボード１２上に、多数の
ＤＵＴソケット１４が一定間隔で配置されている。この
ＤＵＴソケット１４の各エッジコネクタ１６は、試験対
象の半導体装置のピン配列に従って、テスト装置（図示
略）からのテスト信号ＴＳライン、電源供給装置（図示
略）からの電源ライン、即ち電源電圧Ｖｃｃライン及び
接地電圧Ｖｓｓラインに接続されることになる。そし
て、ＴＳラインとこれに対応するエッジコネクタ１６と
の間には絶縁抵抗１８が設けられる。これは、並列させ
て設けられた他のＤＵＴソケット１４のエッジコネクタ
１６、つまり同時に試験する半導体装置の入力ピン間の
絶縁のためである。一方、Ｖｃｃライン及びＶｓｓライ
ンには、電圧降下を考慮して絶縁抵抗は使用されない。
また、半導体装置の出力ピンは、信号供給が不要なので
ボード１２上でオープンとする。
ＤＵＴソケット１４が一定間隔で配置されている。この
ＤＵＴソケット１４の各エッジコネクタ１６は、試験対
象の半導体装置のピン配列に従って、テスト装置（図示
略）からのテスト信号ＴＳライン、電源供給装置（図示
略）からの電源ライン、即ち電源電圧Ｖｃｃライン及び
接地電圧Ｖｓｓラインに接続されることになる。そし
て、ＴＳラインとこれに対応するエッジコネクタ１６と
の間には絶縁抵抗１８が設けられる。これは、並列させ
て設けられた他のＤＵＴソケット１４のエッジコネクタ
１６、つまり同時に試験する半導体装置の入力ピン間の
絶縁のためである。一方、Ｖｃｃライン及びＶｓｓライ
ンには、電圧降下を考慮して絶縁抵抗は使用されない。
また、半導体装置の出力ピンは、信号供給が不要なので
ボード１２上でオープンとする。
【０００５】
【発明が解決しようとする課題】上記のように従来のバ
ーンインボードは、それぞれ特定の半導体装置に専用の
ものとされ、たとえ同じパッケージ形状をもつ半導体装
置であっても特性が異なればこれに専用のものを使用し
なくてはならないという不具合がある。即ち、パッケー
ジサイズやピン数が同じであっても、装置特性に応じて
入出力ピンや電源ピンの配列が異なるため、エッジコネ
クタの配列も変わってくるからである。このため特に、
注文生産型のＡＳＩＣ等のようにライフサイクルの短い
製品については、その試験のためのバーンインボードの
寿命が短く、製品特性が変わる度に高価なバーンインボ
ードを作りなおさなくてはならないので、非効率的でコ
スト的にも不利である。
ーンインボードは、それぞれ特定の半導体装置に専用の
ものとされ、たとえ同じパッケージ形状をもつ半導体装
置であっても特性が異なればこれに専用のものを使用し
なくてはならないという不具合がある。即ち、パッケー
ジサイズやピン数が同じであっても、装置特性に応じて
入出力ピンや電源ピンの配列が異なるため、エッジコネ
クタの配列も変わってくるからである。このため特に、
注文生産型のＡＳＩＣ等のようにライフサイクルの短い
製品については、その試験のためのバーンインボードの
寿命が短く、製品特性が変わる度に高価なバーンインボ
ードを作りなおさなくてはならないので、非効率的でコ
スト的にも不利である。
【０００６】そこで本発明では、同じパッケージ形状の
半導体装置であれば共通にバーンインを行えるようなユ
ニバーサルタイプのバーンインボードを提供する。即
ち、試験対象の半導体装置のピン配列に応じてソケット
内エッジコンタクトの配列を変えられるようなバーンイ
ンボードを提供する。
半導体装置であれば共通にバーンインを行えるようなユ
ニバーサルタイプのバーンインボードを提供する。即
ち、試験対象の半導体装置のピン配列に応じてソケット
内エッジコンタクトの配列を変えられるようなバーンイ
ンボードを提供する。
【０００７】
【課題を解決するための手段】この目的のために本発明
は、半導体装置の各ピンをそれぞれエッジコネクタに収
容するソケットを１以上備えてなる半導体装置試験用の
バーンインボードにおいて、前記ソケットのエッジコネ
クタに接続されたコネクタノードを有し、該コネクタノ
ードに対しテスト信号ライン又は電源ラインを選択的に
接続する選択手段を設けることを特徴とする。
は、半導体装置の各ピンをそれぞれエッジコネクタに収
容するソケットを１以上備えてなる半導体装置試験用の
バーンインボードにおいて、前記ソケットのエッジコネ
クタに接続されたコネクタノードを有し、該コネクタノ
ードに対しテスト信号ライン又は電源ラインを選択的に
接続する選択手段を設けることを特徴とする。
【０００８】このような選択手段は、テスト信号ライン
が抵抗を介してコネクタノードに接続してあり、そし
て、該コネクタノードに接続されたパッシングノード
と、電源電圧ラインに接続された電源電圧ノードと、接
地電圧ラインに接続された接地電圧ノードと、を有し、
これらパッシングノードと電源電圧ノード又は接地電圧
ノードとをジャンパーにより選択的に連結できるように
なっているものとすることができる。このとき更に、コ
ネクタノードに抵抗を介して接続された第２のパッシン
グノードと、電源電圧ラインに接続された第２の電源電
圧ノードと、接地電圧ラインに接続された第２の接地電
圧ノードと、を有し、これら第２のパッシングノードと
第２の電源電圧ノード又は第２の接地電圧ノードとをジ
ャンパーにより選択的に連結できるようになっている第
２の選択手段を追加しておくのがよい。
が抵抗を介してコネクタノードに接続してあり、そし
て、該コネクタノードに接続されたパッシングノード
と、電源電圧ラインに接続された電源電圧ノードと、接
地電圧ラインに接続された接地電圧ノードと、を有し、
これらパッシングノードと電源電圧ノード又は接地電圧
ノードとをジャンパーにより選択的に連結できるように
なっているものとすることができる。このとき更に、コ
ネクタノードに抵抗を介して接続された第２のパッシン
グノードと、電源電圧ラインに接続された第２の電源電
圧ノードと、接地電圧ラインに接続された第２の接地電
圧ノードと、を有し、これら第２のパッシングノードと
第２の電源電圧ノード又は第２の接地電圧ノードとをジ
ャンパーにより選択的に連結できるようになっている第
２の選択手段を追加しておくのがよい。
【０００９】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して説明する。
付図面を参照して説明する。
【００１０】図２に、ユニバーサルバーンインボードの
構成を示す。ＰＣＢを利用したボード１２上に、ＤＵＴ
ソケット１４が少なくとも１つ備えられている。そし
て、このＤＵＴソケット１４の周りに、エッジコネクタ
１６に１ずつ接続されるコネクタノードＮＰが設けられ
る。コネクタノードＮＰは、絶縁抵抗１８を介してテス
ト信号ＴＳラインへ接続され、また第１パッシングノー
ドＰ１へも接続されている。そして第１パッシングノー
ドＰ１に隣接させて、電源ラインのうち電源電圧Ｖｃｃ
ラインに接続された第１ＶｃｃノードＶ１と、電源ライ
ンのうち接地電圧Ｖｓｓラインに接続された第１Ｖｓｓ
ノードＧ１と、が設けられる。これらコネクタノードＮ
Ｐ、第１パッシングノードＰ１、第１ＶｃｃノードＶ
１、及び第１ＶｓｓノードＧ１により第１選択手段２２
が構成されている。更に加えて、絶縁抵抗１８を介して
コネクタノードＮＰへ接続される第２パッシングノード
Ｐ２と、Ｖｃｃラインに接続された第２ＶｃｃノードＶ
２と、Ｖｓｓラインに接続された第２ＶｓｓノードＧ２
と、からなる第２選択手段２４も同じくボード１２上に
形成されている。第１選択手段２２の第１パッシングノ
ードＰ１と第１ＶｃｃノードＶ１又は第１Ｖｓｓノード
Ｇ１、そして、第２選択手段２４の第２パッシングノー
ドＰ２と第２ＶｃｃノードＶ２又は第２ＶｓｓノードＧ
２は、導体のジャンパーＪＰにより適宜選択的に連結で
きるようにしてある。
構成を示す。ＰＣＢを利用したボード１２上に、ＤＵＴ
ソケット１４が少なくとも１つ備えられている。そし
て、このＤＵＴソケット１４の周りに、エッジコネクタ
１６に１ずつ接続されるコネクタノードＮＰが設けられ
る。コネクタノードＮＰは、絶縁抵抗１８を介してテス
ト信号ＴＳラインへ接続され、また第１パッシングノー
ドＰ１へも接続されている。そして第１パッシングノー
ドＰ１に隣接させて、電源ラインのうち電源電圧Ｖｃｃ
ラインに接続された第１ＶｃｃノードＶ１と、電源ライ
ンのうち接地電圧Ｖｓｓラインに接続された第１Ｖｓｓ
ノードＧ１と、が設けられる。これらコネクタノードＮ
Ｐ、第１パッシングノードＰ１、第１ＶｃｃノードＶ
１、及び第１ＶｓｓノードＧ１により第１選択手段２２
が構成されている。更に加えて、絶縁抵抗１８を介して
コネクタノードＮＰへ接続される第２パッシングノード
Ｐ２と、Ｖｃｃラインに接続された第２ＶｃｃノードＶ
２と、Ｖｓｓラインに接続された第２ＶｓｓノードＧ２
と、からなる第２選択手段２４も同じくボード１２上に
形成されている。第１選択手段２２の第１パッシングノ
ードＰ１と第１ＶｃｃノードＶ１又は第１Ｖｓｓノード
Ｇ１、そして、第２選択手段２４の第２パッシングノー
ドＰ２と第２ＶｃｃノードＶ２又は第２ＶｓｓノードＧ
２は、導体のジャンパーＪＰにより適宜選択的に連結で
きるようにしてある。
【００１１】第１選択手段２２及び第２選択手段２４の
組み合わせはＤＵＴソケット１４の所定数ないしは全エ
ッジコネクタ１６ごとに構成され、これにより、試験対
象の半導体装置のピン配列に応じてエッジコネクタ１６
の役割を１つずつ変えられるようになっている。これに
ついて図３〜図６に、１つのエッジコネクタ１６ａにつ
いての例を示して説明する。
組み合わせはＤＵＴソケット１４の所定数ないしは全エ
ッジコネクタ１６ごとに構成され、これにより、試験対
象の半導体装置のピン配列に応じてエッジコネクタ１６
の役割を１つずつ変えられるようになっている。これに
ついて図３〜図６に、１つのエッジコネクタ１６ａにつ
いての例を示して説明する。
【００１２】図３は、エッジコネクタ１６ａに挿入され
るのが半導体装置の入力ピンである場合の例である。こ
の場合には第１パッシングノードＰ１及び第２パッシン
グノードＰ２共にいずれのノードとも連結されず、従っ
て、テスト装置（図示略）によるＴＳラインのテスト信
号が絶縁抵抗１８を介してコネクタノードＮＰへ伝えら
れ、エッジコネクタ１６ａに入力される。この抵抗１８
により、ボード１２上に並列に設けられる他のＤＵＴソ
ケット１４に装着される半導体装置の入力ピン間との信
号干渉が除去される。
るのが半導体装置の入力ピンである場合の例である。こ
の場合には第１パッシングノードＰ１及び第２パッシン
グノードＰ２共にいずれのノードとも連結されず、従っ
て、テスト装置（図示略）によるＴＳラインのテスト信
号が絶縁抵抗１８を介してコネクタノードＮＰへ伝えら
れ、エッジコネクタ１６ａに入力される。この抵抗１８
により、ボード１２上に並列に設けられる他のＤＵＴソ
ケット１４に装着される半導体装置の入力ピン間との信
号干渉が除去される。
【００１３】図４は、エッジコネクタ１６ａに挿入され
るのが半導体装置のＶｃｃピンである場合の例である。
この場合には第１パッシングノードＰ１と第１Ｖｃｃノ
ードＶ１とがジャンパーＪＰにより連結され、従って、
電源供給装置（図示略）による電源電圧Ｖｃｃが絶縁抵
抗１８を介することなく直接的にコネクタノードＮＰへ
伝えられ、エッジコネクタ１６ａに入力される。エッジ
コネクタ１６ａに挿入されるのが半導体装置のＶｓｓピ
ンであれば、第１パッシングノードＰ１と第１Ｖｓｓノ
ードＧ１とをジャンパーＪＰで連結することにより、同
じく絶縁抵抗１８を介することなく直接的にコネクタノ
ードＮＰへ接地電圧Ｖｓｓが伝えられ、エッジコネクタ
１６ａに入力される。
るのが半導体装置のＶｃｃピンである場合の例である。
この場合には第１パッシングノードＰ１と第１Ｖｃｃノ
ードＶ１とがジャンパーＪＰにより連結され、従って、
電源供給装置（図示略）による電源電圧Ｖｃｃが絶縁抵
抗１８を介することなく直接的にコネクタノードＮＰへ
伝えられ、エッジコネクタ１６ａに入力される。エッジ
コネクタ１６ａに挿入されるのが半導体装置のＶｓｓピ
ンであれば、第１パッシングノードＰ１と第１Ｖｓｓノ
ードＧ１とをジャンパーＪＰで連結することにより、同
じく絶縁抵抗１８を介することなく直接的にコネクタノ
ードＮＰへ接地電圧Ｖｓｓが伝えられ、エッジコネクタ
１６ａに入力される。
【００１４】図５は、エッジコネクタ１６ａに挿入され
るのが半導体装置の出力ピンである場合の例である。こ
の場合には第１パッシングノードＰ１及び第２パッシン
グノードＰ２共にいずれのノードとも連結されず、そし
て該当ＴＳラインをテスト信号に使用しないことによっ
てオープン回路が形成される。尚、この場合に対応し
て、コネクタノードＮＰとＴＳラインとの間もジャンパ
ーＪＰによって選択的に連結する構成としておくことも
可能である。
るのが半導体装置の出力ピンである場合の例である。こ
の場合には第１パッシングノードＰ１及び第２パッシン
グノードＰ２共にいずれのノードとも連結されず、そし
て該当ＴＳラインをテスト信号に使用しないことによっ
てオープン回路が形成される。尚、この場合に対応し
て、コネクタノードＮＰとＴＳラインとの間もジャンパ
ーＪＰによって選択的に連結する構成としておくことも
可能である。
【００１５】図６は、エッジコネクタ１６ａに挿入され
る半導体装置のピンが、バーンイン中にプルアップの状
態に維持されるものである場合の例である。この場合に
は第２パッシングノードＰ２と第２ＶｃｃノードＶ２と
がジャンパーＪＰにより連結され、従って電源電圧Ｖｃ
ｃは、第２パッシングノードＰ２から第２Ｖｃｃノード
Ｖ２を経て絶縁抵抗１８を介しコネクタノードＮＰへ供
給される。これにより、エッジコネクタ１６ａに挿入さ
れたピンがプルアップされる。エッジコネクタ１６ａに
挿入される半導体装置のピンがプルダウンの状態に維持
されるものであれば、第２パッシングノードＰ２と第２
ＶｓｓノードＧ２とをジャンパーＪＰにより連結するこ
とで、絶縁抵抗１８を介し接地電圧Ｖｓｓがコネクタノ
ードＮＰへ伝えられ、従って、エッジコネクタ１６ａに
挿入されたピンがプルダウンされる。
る半導体装置のピンが、バーンイン中にプルアップの状
態に維持されるものである場合の例である。この場合に
は第２パッシングノードＰ２と第２ＶｃｃノードＶ２と
がジャンパーＪＰにより連結され、従って電源電圧Ｖｃ
ｃは、第２パッシングノードＰ２から第２Ｖｃｃノード
Ｖ２を経て絶縁抵抗１８を介しコネクタノードＮＰへ供
給される。これにより、エッジコネクタ１６ａに挿入さ
れたピンがプルアップされる。エッジコネクタ１６ａに
挿入される半導体装置のピンがプルダウンの状態に維持
されるものであれば、第２パッシングノードＰ２と第２
ＶｓｓノードＧ２とをジャンパーＪＰにより連結するこ
とで、絶縁抵抗１８を介し接地電圧Ｖｓｓがコネクタノ
ードＮＰへ伝えられ、従って、エッジコネクタ１６ａに
挿入されたピンがプルダウンされる。
【００１６】図７は、図２〜図６に示す第１選択手段２
２及び第２選択手段２４について、ストリップソケット
で実施する例を示す。即ち、第１選択手段２２及び第２
選択手段２４をＰＣＢとしたボード１２に直接形成する
のではなく、ストリップソケット３０として形成してそ
の端子をボード１２へ接続して使用するようにしたもの
である。そして、ストリップソケット３０の各ソケット
にジャンパーＪＰを挿入することにより、所望のノード
の選択連結を行うようにしている。これによれば、ジャ
ンパーＪＰをボード１２へはんだ付するような必要はな
く、その取り付け取り外しが容易である。
２及び第２選択手段２４について、ストリップソケット
で実施する例を示す。即ち、第１選択手段２２及び第２
選択手段２４をＰＣＢとしたボード１２に直接形成する
のではなく、ストリップソケット３０として形成してそ
の端子をボード１２へ接続して使用するようにしたもの
である。そして、ストリップソケット３０の各ソケット
にジャンパーＪＰを挿入することにより、所望のノード
の選択連結を行うようにしている。これによれば、ジャ
ンパーＪＰをボード１２へはんだ付するような必要はな
く、その取り付け取り外しが容易である。
【００１７】
【発明の効果】本発明のユニバーサルバーンインボード
によれば、試験対象の半導体装置のピン配列に応じてソ
ケットのエッジコネクタの配列を選択することが可能な
ので、ソケットに装着可能な半導体装置であれば、その
特性に関係なく同じバーンインボードを使用してバーン
インを実施できる。従って、バーンインボードの利用効
率が上がり、コスト的にも有利である。
によれば、試験対象の半導体装置のピン配列に応じてソ
ケットのエッジコネクタの配列を選択することが可能な
ので、ソケットに装着可能な半導体装置であれば、その
特性に関係なく同じバーンインボードを使用してバーン
インを実施できる。従って、バーンインボードの利用効
率が上がり、コスト的にも有利である。
【図１】従来のバーンインボードを示した概略図。
【図２】本発明によるバーンインボードを示した概略
図。
図。
【図３】エッジコネクタが入力ピンに対応するときの例
を示す説明図。
を示す説明図。
【図４】エッジコネクタがＶｃｃピンに対応するときの
例を示す説明図。
例を示す説明図。
【図５】エッジコネクタが出力ピンに対応するときの例
を示す説明図。
を示す説明図。
【図６】エッジコネクタがプルアップ状態とするピンに
対応するときの例を示す説明図。
対応するときの例を示す説明図。
【図７】第１及び第２選択手段として使用するストリッ
プソケットの斜視図。
プソケットの斜視図。
１２ ボード １４ ＤＵＴソケット １６ エッジコネクタ １８ 抵抗 ２２ 第１選択手段 ２４ 第２選択手段 ３０ ストリップソケット ＴＳ テスト信号 Ｖｃｃ 電源電圧 Ｖｓｓ 接地電圧 ＮＰ コネクタノード Ｐ１ 第１パッシングノード Ｖ１ 第１Ｖｃｃノード Ｇ１ 第１Ｖｓｓノード Ｐ２ 第２パッシングノード Ｖ２ 第２Ｖｃｃノード Ｇ２ 第２Ｖｓｓノード
Claims (5)
- 【請求項１】 半導体装置の各ピンをそれぞれエッジコ
ネクタに収容するソケットを１以上備えてなる半導体装
置試験用のバーンインボードにおいて、 前記ソケットのエッジコネクタに接続されたコネクタノ
ードを有し、該コネクタノードに対しテスト信号ライン
又は電源ラインを選択的に接続する選択手段を設けたこ
とを特徴とするバーンインボード。 - 【請求項２】 選択手段は、テスト信号ラインが抵抗を
介してコネクタノードに接続してあり、そして、該コネ
クタノードに接続されたパッシングノードと、電源電圧
ラインに接続された電源電圧ノードと、接地電圧ライン
に接続された接地電圧ノードと、を有し、これらパッシ
ングノードと電源電圧ノード又は接地電圧ノードとをジ
ャンパーにより選択的に連結できるようになっている請
求項１記載のバーンインボード。 - 【請求項３】 コネクタノードに抵抗を介して接続され
た第２のパッシングノードと、電源電圧ラインに接続さ
れた第２の電源電圧ノードと、接地電圧ラインに接続さ
れた第２の接地電圧ノードと、を有し、これら第２のパ
ッシングノードと第２の電源電圧ノード又は第２の接地
電圧ノードとをジャンパーにより選択的に連結できるよ
うになっている第２の選択手段を更に設けた請求項２記
載のバーンインボード。 - 【請求項４】 選択手段をストリップソケットにて構成
した請求項２又は請求項３記載のバーンインボード。 - 【請求項５】 テスト信号ラインとコネクタノードとの
間もジャンパーにより選択的に連結できるようにした請
求項２〜４のいずれか１項に記載のバーンインボード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P40484 | 1995-11-09 | ||
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