JPH0541429A - 半導体ｉｃウエーハおよび半導体ｉｃの製造方法 - Google Patents
半導体ｉｃウエーハおよび半導体ｉｃの製造方法Info
- Publication number
- JPH0541429A JPH0541429A JP19756591A JP19756591A JPH0541429A JP H0541429 A JPH0541429 A JP H0541429A JP 19756591 A JP19756591 A JP 19756591A JP 19756591 A JP19756591 A JP 19756591A JP H0541429 A JPH0541429 A JP H0541429A
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- Japan
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- semiconductor
- chip
- wafer
- signal
- chips
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Abstract
(57)【要約】
【構成】ＩＣウェーハ１上に形成されたチップ２ａおよ
びチップ２ｂは、スクライブ線領域１２によって区分さ
れている。チップ２ａ，２ｂ上には外部との信号および
電源インターフェースのため信号パッド３，４および電
源パッド５を有する。スクライブ線領域１２上にはテス
ト用の抵抗１０および１１が形成され、信号線６により
信号パッド３と抵抗１０の一方の端子が接続されてい
る。同様に信号線７により信号パッド４と抵抗１１の一
方の端子が接続されている。また電源線８により電源パ
ッド５と電源線９が接続されている。電源線９はスクラ
イブ線領域１２上に形成され、抵抗１０，１１などの複
数の抵抗の一方の端子に共通に接続される。 【効果】外付け抵抗を使用する半導体ＩＣウェーハのチ
ップの回路特性テストが容易に行える。
びチップ２ｂは、スクライブ線領域１２によって区分さ
れている。チップ２ａ，２ｂ上には外部との信号および
電源インターフェースのため信号パッド３，４および電
源パッド５を有する。スクライブ線領域１２上にはテス
ト用の抵抗１０および１１が形成され、信号線６により
信号パッド３と抵抗１０の一方の端子が接続されてい
る。同様に信号線７により信号パッド４と抵抗１１の一
方の端子が接続されている。また電源線８により電源パ
ッド５と電源線９が接続されている。電源線９はスクラ
イブ線領域１２上に形成され、抵抗１０，１１などの複
数の抵抗の一方の端子に共通に接続される。 【効果】外付け抵抗を使用する半導体ＩＣウェーハのチ
ップの回路特性テストが容易に行える。
Description
【０００１】
【産業上の利用分野】本発明は半導体ＩＣウェーハおよ
び半導体ＩＣの製造方法に関する。
び半導体ＩＣの製造方法に関する。
【０００２】
【従来の技術】半導体ＩＣには、例えばＥＣＬ回路のよ
うに端子外付けの抵抗等の使用を前提として設計された
ものがある。このような半導体ＩＣを、ウェーハ上のＩ
Ｃチップとしてテストを行なう場合には、一般に回路を
特性性定を行うテスト装置（ＩＣテスタ）に内蔵されて
いる抵抗を用いる。
うに端子外付けの抵抗等の使用を前提として設計された
ものがある。このような半導体ＩＣを、ウェーハ上のＩ
Ｃチップとしてテストを行なう場合には、一般に回路を
特性性定を行うテスト装置（ＩＣテスタ）に内蔵されて
いる抵抗を用いる。
【０００３】また、ＩＣテスタにプロービング用治具を
取り付ける場合に、用いる治具に所定の抵抗素子を設け
配線して所定の回路動作をするようにしてＩＣチップの
テストを行う。又、通常使用時の電流を外部のＩＣテス
タから流すことによりテストを行っていた。
取り付ける場合に、用いる治具に所定の抵抗素子を設け
配線して所定の回路動作をするようにしてＩＣチップの
テストを行う。又、通常使用時の電流を外部のＩＣテス
タから流すことによりテストを行っていた。
【０００４】
【発明が解決しようとする課題】この従来の半導体ＩＣ
ウェーハでは、ウェーハ形状でのプロービングテストを
実施する際に、プロービング用治具に出力回路用の複数
の抵抗を設ける必要があり、また素子から離れた治具上
の抵抗に長い配線を介して所定の回路構成をするので、
出力波形が乱されて正確な測定ができないという問題点
があった。
ウェーハでは、ウェーハ形状でのプロービングテストを
実施する際に、プロービング用治具に出力回路用の複数
の抵抗を設ける必要があり、また素子から離れた治具上
の抵抗に長い配線を介して所定の回路構成をするので、
出力波形が乱されて正確な測定ができないという問題点
があった。
【０００５】
【課題を解決するための手段】本発明の半導体ＩＣウェ
ーハは、半導体基板の一主面に複数のチップが形成さ
れ、かつ前記チップを分割するスクライブ線領域を設け
た半導体ＩＣウェーハにおいて、前記チップの内部回路
に接続される抵抗素子を前記スクライブ線領域に設けて
構成されている。
ーハは、半導体基板の一主面に複数のチップが形成さ
れ、かつ前記チップを分割するスクライブ線領域を設け
た半導体ＩＣウェーハにおいて、前記チップの内部回路
に接続される抵抗素子を前記スクライブ線領域に設けて
構成されている。
【０００６】また本発明の半導体ＩＣの製造方法は、半
導体基板の一主面に複数のチップが形成され、かつ前記
チップを分割するスクライブ線領域を設けた半導体ＩＣ
ウェーハにおいて、前記チップの内部回路に接続される
抵抗素子を前記スクライブ線領域に設けた後、プローバ
を介して前記チップにＩＣテスタを接続しチップの回路
特性チェックを行って良品を区分し、次にスクライブ工
程において前記抵抗素子を前記チップから切離す工程と
を含んで構成されている。
導体基板の一主面に複数のチップが形成され、かつ前記
チップを分割するスクライブ線領域を設けた半導体ＩＣ
ウェーハにおいて、前記チップの内部回路に接続される
抵抗素子を前記スクライブ線領域に設けた後、プローバ
を介して前記チップにＩＣテスタを接続しチップの回路
特性チェックを行って良品を区分し、次にスクライブ工
程において前記抵抗素子を前記チップから切離す工程と
を含んで構成されている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のチップレイアウト図
である。ＩＣウェーハ１上に形成されたチップ２ａおよ
びチップ２ｂは、スクライブ線領域１２によって区分さ
れている。チップ２ａ，２ｂ上には外部との信号および
電源インターフェースのため信号パッド３，４および電
源パッド５を有する。
る。図１は本発明の第１の実施例のチップレイアウト図
である。ＩＣウェーハ１上に形成されたチップ２ａおよ
びチップ２ｂは、スクライブ線領域１２によって区分さ
れている。チップ２ａ，２ｂ上には外部との信号および
電源インターフェースのため信号パッド３，４および電
源パッド５を有する。
【０００８】スクライブ線領域１２上にはテスト用の抵
抗１０および１１が形成され、信号線６により信号パッ
ド３と抵抗１０の一方の端子が接続されている。同様に
信号線７により信号パッド４と抵抗１１の一方の端子が
接続されている。また電源線８により電源パッド５と電
源線９が接続されている。電源線９はスクライブ線領域
１２上に形成され、抵抗１０，１１などの複数の抵抗の
一方の端子に共通に接続される。
抗１０および１１が形成され、信号線６により信号パッ
ド３と抵抗１０の一方の端子が接続されている。同様に
信号線７により信号パッド４と抵抗１１の一方の端子が
接続されている。また電源線８により電源パッド５と電
源線９が接続されている。電源線９はスクライブ線領域
１２上に形成され、抵抗１０，１１などの複数の抵抗の
一方の端子に共通に接続される。
【０００９】図２は本発明を適用する回路の一例の回路
図であり、トランジスタＱ１，Ｑ２およびＱ３で差動増
幅回路を形成するトランジスタＱ１のベースには入力信
号Ｓｉが、またトランジスタＱ２のベースにはリファレ
ンスレベルＳＲが入力される。トランジスタＱ２のコレ
クタＣからとり出された出力信号ＳＣはエミッタフォロ
アトランジスタＱ４によって、そのエミッタＥから出力
される。
図であり、トランジスタＱ１，Ｑ２およびＱ３で差動増
幅回路を形成するトランジスタＱ１のベースには入力信
号Ｓｉが、またトランジスタＱ２のベースにはリファレ
ンスレベルＳＲが入力される。トランジスタＱ２のコレ
クタＣからとり出された出力信号ＳＣはエミッタフォロ
アトランジスタＱ４によって、そのエミッタＥから出力
される。
【００１０】通常、出力のエミッタ負荷抵抗Ｒはチップ
１の外部に接続される。図１の本実施例によればチップ
２ａの出力信号線６，７から抵抗１０，１１が終端され
ているためにＩＣウェーハ１において、図２のスクライ
ブ領域１２上の抵抗１０と電源線９が実使用時の外部抵
抗Ｒと同等の接続回路を構成されいる。
１の外部に接続される。図１の本実施例によればチップ
２ａの出力信号線６，７から抵抗１０，１１が終端され
ているためにＩＣウェーハ１において、図２のスクライ
ブ領域１２上の抵抗１０と電源線９が実使用時の外部抵
抗Ｒと同等の接続回路を構成されいる。
【００１１】また、チップ２ａ，２ｂがスクライブ工程
によりＩＣウェーハから分割された後は、スクライブ領
域１２が切り捨てられて無くなり抵抗１０，１１が分離
されるので、チップとしては抵抗１０および１１が存在
しない所定のＩＣ回路になる。ここではエミッタフォロ
ア抵抗を例にしたが、コレクタ外付並列用などの他の外
部抵抗についても同様である。
によりＩＣウェーハから分割された後は、スクライブ領
域１２が切り捨てられて無くなり抵抗１０，１１が分離
されるので、チップとしては抵抗１０および１１が存在
しない所定のＩＣ回路になる。ここではエミッタフォロ
ア抵抗を例にしたが、コレクタ外付並列用などの他の外
部抵抗についても同様である。
【００１２】
【発明の効果】以上説明したように、本発明は同一ウェ
ーハ上に複数のＩＣチップが形成された半導体ＩＣウェ
ーハにおいて、ウェーハ間を分離するスクライブ線領域
に抵抗素子を設けれことによって、ウェーハでのテスト
図に実使用（終端抵抗を使用する等）と同等の機能を実
現できるという効果を有する。
ーハ上に複数のＩＣチップが形成された半導体ＩＣウェ
ーハにおいて、ウェーハ間を分離するスクライブ線領域
に抵抗素子を設けれことによって、ウェーハでのテスト
図に実使用（終端抵抗を使用する等）と同等の機能を実
現できるという効果を有する。
【００１３】またスクライブ領域に抵抗素子を形成する
ため、実際のチップには面積増加等の影響を与えず、ま
た、プロービング用治具上での抵抗が不要になるという
効果を有する。
ため、実際のチップには面積増加等の影響を与えず、ま
た、プロービング用治具上での抵抗が不要になるという
効果を有する。
【００１４】従って外付け抵抗を使用する半導体ＩＣウ
ェーハのチップの回路特性テストが容易に行える。
ェーハのチップの回路特性テストが容易に行える。
【図１】本発明の第１の実施例のチップレイアウト図で
ある。
ある。
【図２】本実施例を適用した一例の回路図である。
１ ＩＣウェーハ ２ａ，２ｂ チップ ３，４ 信号パッド ５ 電源パッド １０，１１ 抵抗素子 １２ スクライブ線領域
Claims (2)
- 【請求項１】 半導体基板の一主面に複数のチップが形
成され、かつ前記チップを分割するスクライブ線領域を
設けた半導体ＩＣウェーハにおいて、前記チップの内部
回路に接続される抵抗素子を前記スクライブ線領域に設
けたことを特徴とする半導体ＩＣウェーハ。 - 【請求項２】 半導体基板の一主面に複数のチップが形
成され、かつ前記チップを分割するスクライブ線領域を
設けた半導体ＩＣウェーハにおいて、前記チップの内部
回路に接続される抵抗素子を前記スクライブ線領域に設
けた後、プローバを介して前記チップにＩＣテスタを接
続しチップの回路特性チェックを行って良品を区分し、
次にスクライブ工程において前記抵抗素子を前記チップ
から切離す工程とを含むことを特徴とする半導体ＩＣの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19756591A JPH0541429A (ja) | 1991-08-07 | 1991-08-07 | 半導体ｉｃウエーハおよび半導体ｉｃの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19756591A JPH0541429A (ja) | 1991-08-07 | 1991-08-07 | 半導体ｉｃウエーハおよび半導体ｉｃの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541429A true JPH0541429A (ja) | 1993-02-19 |
Family
ID=16376619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19756591A Pending JPH0541429A (ja) | 1991-08-07 | 1991-08-07 | 半導体ｉｃウエーハおよび半導体ｉｃの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541429A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319833A (ja) * | 1989-06-16 | 1991-01-29 | Sumitomo Rubber Ind Ltd | タイヤのグルービング装置およびグルービング方法 |
| EP0702402A1 (en) * | 1994-09-13 | 1996-03-20 | STMicroelectronics S.r.l. | Manufacturing method for integrated circuits and semiconductor wafer so obtained |
| US5808947A (en) * | 1995-08-21 | 1998-09-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit that supports and method for wafer-level testing |
| US5861660A (en) * | 1995-08-21 | 1999-01-19 | Stmicroelectronics, Inc. | Integrated-circuit die suitable for wafer-level testing and method for forming the same |
| FR2775832A1 (fr) * | 1998-03-05 | 1999-09-10 | St Microelectronics Sa | Systeme semiconducteur de test realise dans un chemin de decoupe d'une plaquette semiconductrice |
-
1991
- 1991-08-07 JP JP19756591A patent/JPH0541429A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319833A (ja) * | 1989-06-16 | 1991-01-29 | Sumitomo Rubber Ind Ltd | タイヤのグルービング装置およびグルービング方法 |
| EP0702402A1 (en) * | 1994-09-13 | 1996-03-20 | STMicroelectronics S.r.l. | Manufacturing method for integrated circuits and semiconductor wafer so obtained |
| US5696404A (en) * | 1994-09-13 | 1997-12-09 | Sgs-Thomson Microelectronics S.R.L. | Semiconductor wafers with device protection means and with interconnect lines on scribing lines |
| US5808947A (en) * | 1995-08-21 | 1998-09-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit that supports and method for wafer-level testing |
| US5861660A (en) * | 1995-08-21 | 1999-01-19 | Stmicroelectronics, Inc. | Integrated-circuit die suitable for wafer-level testing and method for forming the same |
| FR2775832A1 (fr) * | 1998-03-05 | 1999-09-10 | St Microelectronics Sa | Systeme semiconducteur de test realise dans un chemin de decoupe d'une plaquette semiconductrice |
| US6166607A (en) * | 1998-03-05 | 2000-12-26 | Stmicroelectronics S.A. | Semiconductor test structure formed in cutting path of semiconductor water |
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