JPH01227467A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01227467A JPH01227467A JP5339888A JP5339888A JPH01227467A JP H01227467 A JPH01227467 A JP H01227467A JP 5339888 A JP5339888 A JP 5339888A JP 5339888 A JP5339888 A JP 5339888A JP H01227467 A JPH01227467 A JP H01227467A
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- 230000002950 deficient Effects 0.000 abstract description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052782 aluminium Inorganic materials 0.000 abstract description 6
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- 239000000853 adhesive Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路（ＩＣ）に関し、特にウェハ
バーンイン用ウェハにおけるチップの回路構成の改良に
関するものである。
バーンイン用ウェハにおけるチップの回路構成の改良に
関するものである。
第２図は従来のウェハバーンイン用のＩＣウェハを示し
、図において、１はウェハ、２はチップ、３ａ及び３ｂ
はスクライプライン、４ａはバーンイン用の電源ライン
、４ｂはバーンイン用のＧＮＤライン、５ａはバーンイ
ン用の電源給電パッド、５ｂはバーンイン用のＧＮＤ給
電パッドである。
、図において、１はウェハ、２はチップ、３ａ及び３ｂ
はスクライプライン、４ａはバーンイン用の電源ライン
、４ｂはバーンイン用のＧＮＤライン、５ａはバーンイ
ン用の電源給電パッド、５ｂはバーンイン用のＧＮＤ給
電パッドである。
第３図は第２図のチップ２の拡大図であり、図中第２図
と同一符号は同一のものを示し、６はダイオード、７は
抵抗、８ａはチップの電源パッド、８ｂはチップのＧＮ
Ｄパフドである。
と同一符号は同一のものを示し、６はダイオード、７は
抵抗、８ａはチップの電源パッド、８ｂはチップのＧＮ
Ｄパフドである。
次に動作について説明する。
バーンイン用バイアスとしては第２図において、給電パ
ッド５ａ、バーンイン用電源ライン４ａを介し、さらに
第３図のダイオード６、抵抗７を通してチップの電源パ
ッド８ａへ電源電圧（例えば＋５ｖ）が印加される。ま
た第２図のＧＮＤ給電パッド５ｂ、バーンイン用ＧＮＤ
ライン４ｂを介して第３図のＧＮＤパフド８ｂへＧＮＤ
電圧（例えばＯＶ）が印加される。
ッド５ａ、バーンイン用電源ライン４ａを介し、さらに
第３図のダイオード６、抵抗７を通してチップの電源パ
ッド８ａへ電源電圧（例えば＋５ｖ）が印加される。ま
た第２図のＧＮＤ給電パッド５ｂ、バーンイン用ＧＮＤ
ライン４ｂを介して第３図のＧＮＤパフド８ｂへＧＮＤ
電圧（例えばＯＶ）が印加される。
（発明が解決しようとする課題〕
従来のウェハバーンイン用のウェハは以上のようにバー
ンイン用電源ラインから各チップの抵抗を介して内部電
源ラインへの配線が施されており、上記抵抗は電源電流
を流し得るように抵抗値を低い値に定めなければならな
い、一方１枚のウェハには通常１０％〜７０％の不良チ
ップが存在し、一般に不良チップには大きな電源電流が
流れるため、該ウェハ全体としては非常に大きな電源電
流が流れることになり、バーンイン用電源の電流容量不
足や、該ウェハのバーンイン用電源ラインの容量不足、
さらに大電流によるウェハの発熱という問題があった。
ンイン用電源ラインから各チップの抵抗を介して内部電
源ラインへの配線が施されており、上記抵抗は電源電流
を流し得るように抵抗値を低い値に定めなければならな
い、一方１枚のウェハには通常１０％〜７０％の不良チ
ップが存在し、一般に不良チップには大きな電源電流が
流れるため、該ウェハ全体としては非常に大きな電源電
流が流れることになり、バーンイン用電源の電流容量不
足や、該ウェハのバーンイン用電源ラインの容量不足、
さらに大電流によるウェハの発熱という問題があった。
この発明は上記のような問題点を解決するためになされ
たもので、バーンイン用電源から不良チップへの電流を
完全になくし、良品チップへのみ電流を流すことができ
るとともに、該ウェハ上の各チップを１チツプづづ試験
する場合、バーンイン用電源ラインを介しての他のチッ
プからの影響を完全に防止することができる半導体集積
回路を得ることを目的とする。
たもので、バーンイン用電源から不良チップへの電流を
完全になくし、良品チップへのみ電流を流すことができ
るとともに、該ウェハ上の各チップを１チツプづづ試験
する場合、バーンイン用電源ラインを介しての他のチッ
プからの影響を完全に防止することができる半導体集積
回路を得ることを目的とする。
この発明に係る半導体集積回路は、ゲート電位をチップ
内部及び外部より定めることができるトランジスタを、
バーンイン用電源ラインと各チップの電源ラインとの間
に各チップごとに設けたものである。
内部及び外部より定めることができるトランジスタを、
バーンイン用電源ラインと各チップの電源ラインとの間
に各チップごとに設けたものである。
この発明においては、バーンイン用電源ラインと各チッ
プの電源ラインとの間に各チップごとにスイッチ用トラ
ンジスタを設けたから、バーンイン用電源ラインと各チ
ップの電源ラインとを電気的に接続または切断すること
ができ、これによりバーンイン用電源から不良チップへ
の電流を完全になくし、良品チップへのみ電流を流すこ
とができるとともに、該ウェハ上の各チップを１チツプ
づづ試験する場合、バーンイン用電源ラインを介しての
他のチップからの影響を完全に除去することができる。
プの電源ラインとの間に各チップごとにスイッチ用トラ
ンジスタを設けたから、バーンイン用電源ラインと各チ
ップの電源ラインとを電気的に接続または切断すること
ができ、これによりバーンイン用電源から不良チップへ
の電流を完全になくし、良品チップへのみ電流を流すこ
とができるとともに、該ウェハ上の各チップを１チツプ
づづ試験する場合、バーンイン用電源ラインを介しての
他のチップからの影響を完全に除去することができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体集積回路を説明
するための図であり、図において、第２図と同一符号は
同一のものを示し、９はバーンイン用電源ライン４ａに
設けたチエツク用パッド、１０はＰチャンネルトランジ
スタで、そのドレインはチエツク用パッド９に、ソース
はチップ２の電源パッド８ａに接続されている。１１ａ
はトランジスタ１０のゲートに接続されたパッドである
。
するための図であり、図において、第２図と同一符号は
同一のものを示し、９はバーンイン用電源ライン４ａに
設けたチエツク用パッド、１０はＰチャンネルトランジ
スタで、そのドレインはチエツク用パッド９に、ソース
はチップ２の電源パッド８ａに接続されている。１１ａ
はトランジスタ１０のゲートに接続されたパッドである
。
１１ｂ、１１Ｃはそれぞれパッドｌｌａと細い（例えば
３μｍ幅）アルミパターンで接続されたパッドである。
３μｍ幅）アルミパターンで接続されたパッドである。
１２ａはチップ２のＧＮＤパフド８ｂとパッドｌｌｂと
の間に設けられた抵抗であり、その抵抗値は比較的低い
値（例えば１０にΩ）となっている、１２ｂはチエツク
用パッド９とパッドＩＩＣとの間に設けられた抵抗であ
り、その抵抗値は比較的高い（！（例えば１００にΩ）
となっている。
の間に設けられた抵抗であり、その抵抗値は比較的低い
値（例えば１０にΩ）となっている、１２ｂはチエツク
用パッド９とパッドＩＩＣとの間に設けられた抵抗であ
り、その抵抗値は比較的高い（！（例えば１００にΩ）
となっている。
次に動作について説明する。
まずバーンイン前のウェハテストについて第１図に用い
て説明する。
て説明する。
外部測定袋！（図示せず）に接続された固定プローブ針
（図示せず）でチップ２のパッド３ａ。
（図示せず）でチップ２のパッド３ａ。
８ ｂ、 ９． １１ ａ、 １ ｌ ｂ、 １
１ ｃ及びその他の必要パッド（図示せず）ヘブロービ
ングする。外部測定装置によりパッド８ａに電源電圧、
パッド８ｂ及びパッド９をＧＮＤ、パッドｌｌａに“Ｈ
”レベルをあたえる。上記条件のもとでは該チップのト
ランジスタ１０はオフ状態であるため、パッド８ａとパ
ッド９との間に電流は流れずチップ２の試験が可能であ
る。試験結果、該チップが良品であれば直ちに次のチッ
プへ移動し、不良品であれば、パッドｌｌａとパッドｌ
ｌｂとの間に外部測定装置により大電流（例えば１００
ｍＡ）を流してパッドｌｌａとパッドｌｌｂとの間の細
いアルミパターンを溶断させた後、次のチップへ移動す
る。
１ ｃ及びその他の必要パッド（図示せず）ヘブロービ
ングする。外部測定装置によりパッド８ａに電源電圧、
パッド８ｂ及びパッド９をＧＮＤ、パッドｌｌａに“Ｈ
”レベルをあたえる。上記条件のもとでは該チップのト
ランジスタ１０はオフ状態であるため、パッド８ａとパ
ッド９との間に電流は流れずチップ２の試験が可能であ
る。試験結果、該チップが良品であれば直ちに次のチッ
プへ移動し、不良品であれば、パッドｌｌａとパッドｌ
ｌｂとの間に外部測定装置により大電流（例えば１００
ｍＡ）を流してパッドｌｌａとパッドｌｌｂとの間の細
いアルミパターンを溶断させた後、次のチップへ移動す
る。
次にバーンインについて説明する。
バーンインにおける電源電圧は第２図の電源給電パッド
５ａから、第１図のバーンイン用電源ライン４ ａ ％
チエツク用バッド９を介してトランジスタ１０のドレイ
ンに供給される。またバーンインのＧＮＤ電圧は第２図
のＧＮＤ給電バッド５ｂから第１図のバーンイン用ＧＮ
Ｄライン４ｂを介してチップ２に供給される。この場合
チップ２がバーンイン前の試験で良品判定されていたも
のであれば、トランジスタ１０のゲート電位は抵抗１２
ａ、１２ｂの比により決定される。ここでは抵抗１２ａ
に比して抵抗１２ｂの方の抵抗値が十分大きいためゲー
ト電位は“Ｌ°レベルとなりトランジスタ１０はオン状
態となる。そのためバーンイン電圧はトランジスタｌＯ
を通してチップの電源パッド８ａへ供給される。
５ａから、第１図のバーンイン用電源ライン４ ａ ％
チエツク用バッド９を介してトランジスタ１０のドレイ
ンに供給される。またバーンインのＧＮＤ電圧は第２図
のＧＮＤ給電バッド５ｂから第１図のバーンイン用ＧＮ
Ｄライン４ｂを介してチップ２に供給される。この場合
チップ２がバーンイン前の試験で良品判定されていたも
のであれば、トランジスタ１０のゲート電位は抵抗１２
ａ、１２ｂの比により決定される。ここでは抵抗１２ａ
に比して抵抗１２ｂの方の抵抗値が十分大きいためゲー
ト電位は“Ｌ°レベルとなりトランジスタ１０はオン状
態となる。そのためバーンイン電圧はトランジスタｌＯ
を通してチップの電源パッド８ａへ供給される。
一方該チツブがバーンイン前の試験で不良品判定されて
いたものであれば、パッドｌｌａとパッドｌｌｂとの間
は溶断されているため、トランジスタｌＯのゲート電位
は“Ｈ”レベルとなりトランジスタｌＯはオフ状態とな
る。そのためバーンイン電圧はチップ２の電源パッド８
ａに供給されず電流は全く流れない０以上により該ウェ
ハの全良品チップのみのバーンインが可能となる。
いたものであれば、パッドｌｌａとパッドｌｌｂとの間
は溶断されているため、トランジスタｌＯのゲート電位
は“Ｈ”レベルとなりトランジスタｌＯはオフ状態とな
る。そのためバーンイン電圧はチップ２の電源パッド８
ａに供給されず電流は全く流れない０以上により該ウェ
ハの全良品チップのみのバーンインが可能となる。
次にバーンイン後のウェハテストについて第１図にて説
明する。
明する。
先に説明したバーンイン前のウェハテストと同様にして
該チップの試験が完了すると、その結果が良品判定の場
合、パッドｌｌａとパッドｌｌｂの間に測定装置より大
電流（例えば１００ｍＡ）を流してパッドｌｌ’ａとパ
ッドｔｔｂの間の細いアルミパターンを溶断させる。同
様にパッド１１ａとパッド、１１Ｃの間の細いアルミパ
ターンも溶断させる。一方試験結果が不良判定の場合は
アルミパターンを溶断させる必要はない。
該チップの試験が完了すると、その結果が良品判定の場
合、パッドｌｌａとパッドｌｌｂの間に測定装置より大
電流（例えば１００ｍＡ）を流してパッドｌｌ’ａとパ
ッドｔｔｂの間の細いアルミパターンを溶断させる。同
様にパッド１１ａとパッド、１１Ｃの間の細いアルミパ
ターンも溶断させる。一方試験結果が不良判定の場合は
アルミパターンを溶断させる必要はない。
次にダイシング以降のアセンブリについて説明する。
パッド８ａとパッドｌｌａとを電源ピンへ、パッド８ｂ
をＧＮＤピンへワイヤボンドする。パッドｌｌｂ、ｌｌ
ｃ、９は開放またはＧＮＤへワイヤボンドする。その他
のパッド（図示せず）も該当ピンへワイヤボンドする０
以上の配線によりトランジスタ１０はオフ状態となり、
バーンイン用電源ライン４ａがスクライブライン部分や
その他の部分でＧＮＤヘシッートしてもチップの電源パ
ッド８ａから電流が流れることはな（、ＩＣの機能を損
なうことはない。
をＧＮＤピンへワイヤボンドする。パッドｌｌｂ、ｌｌ
ｃ、９は開放またはＧＮＤへワイヤボンドする。その他
のパッド（図示せず）も該当ピンへワイヤボンドする０
以上の配線によりトランジスタ１０はオフ状態となり、
バーンイン用電源ライン４ａがスクライブライン部分や
その他の部分でＧＮＤヘシッートしてもチップの電源パ
ッド８ａから電流が流れることはな（、ＩＣの機能を損
なうことはない。
このように本実施例では、バーンイン用電源ライン４ａ
とチップ２の電源パッド８ａとの間に、スイッチ用トラ
ンジスタ１０を設けたので、バーンイン用電源ラインと
各チップの電源ラインとを電気的に接続または切断する
ことができ、これによりバーンイン用電源から不良チッ
プへの電流を完全になくし、良品チップへのみ電流を流
すことができる。また該ウェハ上の各チップを１チツプ
づづ試験する場合、バーンイン用電源ラインを介しての
他のチップからの影響を完全に防止することができる。
とチップ２の電源パッド８ａとの間に、スイッチ用トラ
ンジスタ１０を設けたので、バーンイン用電源ラインと
各チップの電源ラインとを電気的に接続または切断する
ことができ、これによりバーンイン用電源から不良チッ
プへの電流を完全になくし、良品チップへのみ電流を流
すことができる。また該ウェハ上の各チップを１チツプ
づづ試験する場合、バーンイン用電源ラインを介しての
他のチップからの影響を完全に防止することができる。
なお、上記実施例ではトランジスタ１０にＰチャンネル
型のものを用いたが、これはＮチャンネル型のものでも
よ（、この場合バーンイン電圧は０．７Ｖ程度高く設定
してトランジスタによる電圧降下分を補正し、またトラ
ンジスタのゲート電位はＰチャンネルトランジスタの場
合と“Ｈ″。
型のものを用いたが、これはＮチャンネル型のものでも
よ（、この場合バーンイン電圧は０．７Ｖ程度高く設定
してトランジスタによる電圧降下分を補正し、またトラ
ンジスタのゲート電位はＰチャンネルトランジスタの場
合と“Ｈ″。
Ｌ”レベルを逆にし、抵抗１２ａ、１２ｂの値もＰチャ
ンネルトランジスタの場合と逆にする必要がある。
ンネルトランジスタの場合と逆にする必要がある。
以上のようにこの発明によれば、バーンイン用電源ライ
ンとチップの電源ラインとの間にトランジスタを設け、
そのトランジスタのゲート電圧を外部からのブロービン
グやチップ内部バイアスにより設定し、・トランジスタ
の動作を制御できるようにしたので□、レーザカッタの
ような高価な装置を必要とせずにウェハバーンインを可
能とできるとともに、ウェハ内の各チップごとのりエバ
テストもできる半、、導体集積、回路を得ることができ
る。。
ンとチップの電源ラインとの間にトランジスタを設け、
そのトランジスタのゲート電圧を外部からのブロービン
グやチップ内部バイアスにより設定し、・トランジスタ
の動作を制御できるようにしたので□、レーザカッタの
ような高価な装置を必要とせずにウェハバーンインを可
能とできるとともに、ウェハ内の各チップごとのりエバ
テストもできる半、、導体集積、回路を得ることができ
る。。
第１図はこの発明の一実″施例によるウェハバーンイン
用ウェハの半導体集積回路を説明するための図、第２図
はこの発明及び従来のウェハバーンイン用ウェハを示す
図、第３図は従来のウェハバーンイン用ウェハのチップ
を説明するための図である。 １・・・ウェハ、２・・・チップ、３ａ、３ｂ・・・、
スクライプライン、４ａ・・・バーンイン用電源ライン
、４ｂ・・・バーンイン用ＧＮＤライン、５ａ・・・バ
ーンイン用電源給電パッド、５ｂ・・・バーンイン用Ｇ
ＮＤ給電パッド、８ａ・・・チップの電源バンド、８ｂ
・・・チップのＧＮＤパッド、９・・・チエツク用パッ
ド、１０−）ランジスタ、ｌｌａ、ｌｌｂ、 １１ｃ
・・・パッド、’１２ａ、１２ｂ・・・抵抗。 なお、図中同一符号は同−又は相当部分を示す。
用ウェハの半導体集積回路を説明するための図、第２図
はこの発明及び従来のウェハバーンイン用ウェハを示す
図、第３図は従来のウェハバーンイン用ウェハのチップ
を説明するための図である。 １・・・ウェハ、２・・・チップ、３ａ、３ｂ・・・、
スクライプライン、４ａ・・・バーンイン用電源ライン
、４ｂ・・・バーンイン用ＧＮＤライン、５ａ・・・バ
ーンイン用電源給電パッド、５ｂ・・・バーンイン用Ｇ
ＮＤ給電パッド、８ａ・・・チップの電源バンド、８ｂ
・・・チップのＧＮＤパッド、９・・・チエツク用パッ
ド、１０−）ランジスタ、ｌｌａ、ｌｌｂ、 １１ｃ
・・・パッド、’１２ａ、１２ｂ・・・抵抗。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）各チップを互いに電気的に接続する信号ラインを
有するウェハバーンイン用ウェハの半導体集積回路にお
いて、 上記信号ラインと、各チップ内部の内部信号ラインとの
間に、ゲート電位をチップ内部及び外部よりコントロー
ル可能なトランジスタを設けたことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5339888A JPH01227467A (ja) | 1988-03-07 | 1988-03-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5339888A JPH01227467A (ja) | 1988-03-07 | 1988-03-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01227467A true JPH01227467A (ja) | 1989-09-11 |
Family
ID=12941721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5339888A Pending JPH01227467A (ja) | 1988-03-07 | 1988-03-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01227467A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005401A (en) * | 1993-12-16 | 1999-12-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor wafer package, method and apparatus for connecting testing IC terminals of semiconductor wafer and probe terminals, testing method of a semiconductor integrated circuit, probe card and its manufacturing method |
-
1988
- 1988-03-07 JP JP5339888A patent/JPH01227467A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005401A (en) * | 1993-12-16 | 1999-12-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor wafer package, method and apparatus for connecting testing IC terminals of semiconductor wafer and probe terminals, testing method of a semiconductor integrated circuit, probe card and its manufacturing method |
| US6323663B1 (en) | 1993-12-16 | 2001-11-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor wafer package, method and apparatus for connecting testing IC terminals of semiconductor wafer and probe terminals, testing method of a semiconductor integrated circuit, probe card and its manufacturing method |
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