JPH11326442A - 集積回路のテストにおけるコンタクト不良の識別のための装置 - Google Patents
集積回路のテストにおけるコンタクト不良の識別のための装置Info
- Publication number
- JPH11326442A JPH11326442A JP11077860A JP7786099A JPH11326442A JP H11326442 A JPH11326442 A JP H11326442A JP 11077860 A JP11077860 A JP 11077860A JP 7786099 A JP7786099 A JP 7786099A JP H11326442 A JPH11326442 A JP H11326442A
- Authority
- JP
- Japan
- Prior art keywords
- pull
- integrated circuit
- pad
- mos transistor
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】 実際にその作動可能性について検査された集
積回路が「パス」に区分されることを確実に保障する、
集積回路のテストにおけるコンタクト不良の識別のため
の装置を提供することである。 【解決手段】 上記課題は、各パッドと集積回路の入力
側の間の区間にプルアップ又はプルダウン装置が設けら
れ、テストの際に所属のピンがコンタクトされていない
場合、プルアップ又はプルダウン装置はそれぞれ保持電
流の印加によってパッドを高い電位又は低い電位に保持
し、この結果、ピンに接続された回路部分の活動化が回
避されることによって解決される。
積回路が「パス」に区分されることを確実に保障する、
集積回路のテストにおけるコンタクト不良の識別のため
の装置を提供することである。 【解決手段】 上記課題は、各パッドと集積回路の入力
側の間の区間にプルアップ又はプルダウン装置が設けら
れ、テストの際に所属のピンがコンタクトされていない
場合、プルアップ又はプルダウン装置はそれぞれ保持電
流の印加によってパッドを高い電位又は低い電位に保持
し、この結果、ピンに接続された回路部分の活動化が回
避されることによって解決される。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路のケーシ
ングから突き出している多数のピンを有する集積回路の
テストにおけるコンタクト不良の識別のための装置であ
って、多数のピンは集積回路の半導体ボディ上のそれぞ
れのパッドに接続されている、集積回路のテストにおけ
るコンタクト不良の識別のための装置に関する。
ングから突き出している多数のピンを有する集積回路の
テストにおけるコンタクト不良の識別のための装置であ
って、多数のピンは集積回路の半導体ボディ上のそれぞ
れのパッドに接続されている、集積回路のテストにおけ
るコンタクト不良の識別のための装置に関する。
【０００２】
【従来の技術】例えばメモリモジュールのような集積回
路は、機器への、例えばパーソナルコンピュータへのそ
の組み込みの前にその正常な動作可能性に関する検査の
テスタにゆだねられる。しかし、特に例えばＳＤＲＡＭ
のようなメモリモジュールにおいて大抵の制御入力側は
アクティブ「ロー」、つまり制御入力側に低い電位が印
加されるか乃至は電位が印加されない場合にこれら制御
入力側は活動化されている。
路は、機器への、例えばパーソナルコンピュータへのそ
の組み込みの前にその正常な動作可能性に関する検査の
テスタにゆだねられる。しかし、特に例えばＳＤＲＡＭ
のようなメモリモジュールにおいて大抵の制御入力側は
アクティブ「ロー」、つまり制御入力側に低い電位が印
加されるか乃至は電位が印加されない場合にこれら制御
入力側は活動化されている。
【０００３】テスタにおいて又は「バーンインオーブ
ン」においても、全ての所望のピンがコンタクトされて
はいないようなコンタクト問題が発生する場合、この集
積回路のコンタクトされていないピンの回路は活動化さ
れている回路のような状態を呈しうる。とりわけバーン
インプロセスの場合、このことは誤った測定結果をもた
らす。
ン」においても、全ての所望のピンがコンタクトされて
はいないようなコンタクト問題が発生する場合、この集
積回路のコンタクトされていないピンの回路は活動化さ
れている回路のような状態を呈しうる。とりわけバーン
インプロセスの場合、このことは誤った測定結果をもた
らす。
【０００４】そして、これは次のことを意味する。すな
わち、この集積回路が部分的にエラーを有し「フェイル
（Fail）」と判定されるべきであるにもかかわらず、テ
スタを通過した後でこの集積回路が誤って「パス(Pas
s)」乃至は異常なしと区別されうることを意味する。
わち、この集積回路が部分的にエラーを有し「フェイル
（Fail）」と判定されるべきであるにもかかわらず、テ
スタを通過した後でこの集積回路が誤って「パス(Pas
s)」乃至は異常なしと区別されうることを意味する。
【０００５】従って、集積回路がテスタに入れられる前
にこの集積回路からピンを取り外すという試みが実施さ
れた。ピンが取り外された接続端子はテスタにおいて当
然のことながらコンタクトされえない。それにもかかわ
らず、このような集積回路の多数が「パス」と判定され
た。というのも、これらの集積回路のピンが取り外され
た制御入力側はアクティブ「ロー」であり、従ってテス
タ内では活動化されているような状態を呈するからであ
る。
にこの集積回路からピンを取り外すという試みが実施さ
れた。ピンが取り外された接続端子はテスタにおいて当
然のことながらコンタクトされえない。それにもかかわ
らず、このような集積回路の多数が「パス」と判定され
た。というのも、これらの集積回路のピンが取り外され
た制御入力側はアクティブ「ロー」であり、従ってテス
タ内では活動化されているような状態を呈するからであ
る。
【０００６】上記の問題はいわゆるＴＳＯＰモジュール
（ＴＳＯＰ＝“Thin Small OutlinePackage”）の集積
回路において、すなわち、とりわけ平坦な形式によって
際立っているモジュールにおいて強く発生する。これ
は、モジュールの高まる小型化によってこのモジュール
のテストがますます要求されてきていることに起因す
る。この問題を克服するために既に次のことが考慮され
た。すなわち、ピンが加工され形成される前に、ＴＳＯ
Ｐモジュールをまだ「湾曲されていない（ungeboge
n）」状態でテストすること、つまりテスタに入れるこ
とによって、テスタにおいて発生しうるコンタクト問題
を回避することが考慮された。これによって、それ自体
としてはなるほどピンの比較的良好なコンタクトが達成
される。しかし、このようなやり方はテスタに特別なソ
ケットを必要とし、これはテスト過程を結局は複雑に
し、コスト高にする。さらに、ピンの湾曲されていない
状態でのＴＳＯＰモジュールのテストにおいてさえエラ
ーが発生しうることが判明した。この結果、このモジュ
ールがテスタにおいて全ての所望のピンにコンタクトさ
れていないにもかかわらず、モジュールに「パス」判定
が与えられうる。
（ＴＳＯＰ＝“Thin Small OutlinePackage”）の集積
回路において、すなわち、とりわけ平坦な形式によって
際立っているモジュールにおいて強く発生する。これ
は、モジュールの高まる小型化によってこのモジュール
のテストがますます要求されてきていることに起因す
る。この問題を克服するために既に次のことが考慮され
た。すなわち、ピンが加工され形成される前に、ＴＳＯ
Ｐモジュールをまだ「湾曲されていない（ungeboge
n）」状態でテストすること、つまりテスタに入れるこ
とによって、テスタにおいて発生しうるコンタクト問題
を回避することが考慮された。これによって、それ自体
としてはなるほどピンの比較的良好なコンタクトが達成
される。しかし、このようなやり方はテスタに特別なソ
ケットを必要とし、これはテスト過程を結局は複雑に
し、コスト高にする。さらに、ピンの湾曲されていない
状態でのＴＳＯＰモジュールのテストにおいてさえエラ
ーが発生しうることが判明した。この結果、このモジュ
ールがテスタにおいて全ての所望のピンにコンタクトさ
れていないにもかかわらず、モジュールに「パス」判定
が与えられうる。
【０００７】
【発明が解決しようとする課題】本発明の課題は、上記
の問題を克服し、実際にその動作可能性について検査さ
れた集積回路が「パス」に区分されることを確実に保障
する、集積回路のテストにおけるコンタクト不良の識別
のための装置を提供することである。
の問題を克服し、実際にその動作可能性について検査さ
れた集積回路が「パス」に区分されることを確実に保障
する、集積回路のテストにおけるコンタクト不良の識別
のための装置を提供することである。
【０００８】
【課題を解決するための手段】上記課題は、各パッドと
集積回路の入力側の間の区間にプルアップ又はプルダウ
ン装置が設けられ、テストの際に所属のピンがコンタク
トされていない場合、プルアップ又はプルダウン装置は
それぞれ保持電流の印加によってパッドを高い電位又は
低い電位に保持し、この結果、ピンに接続された回路部
分の活動化が回避されることによって解決される。
集積回路の入力側の間の区間にプルアップ又はプルダウ
ン装置が設けられ、テストの際に所属のピンがコンタク
トされていない場合、プルアップ又はプルダウン装置は
それぞれ保持電流の印加によってパッドを高い電位又は
低い電位に保持し、この結果、ピンに接続された回路部
分の活動化が回避されることによって解決される。
【０００９】
【発明の実施の形態】本発明は原理的に従来技術から逸
脱した方法から出発する。テスタ自体における更なる改
良を行うか又はピンを確実にテスタによってコンタクト
させる措置を講じる代わりに、集積回路に組み込まれる
プルアップ乃至はプルダウン装置にこのテストを委ね
る。従って、プルアップ装置はコンタクトされていない
ピンにおける電位を上昇させ、この結果、それ自体とし
てアクティブ「ロー」であるこれらのピンはもはや活動
化されているとは判定されない。よって、テスタにおい
て幾つかのピンがコンタクトされていない場合でも、こ
れらのピンの電位が高められることが保障され、この結
果、これらのピンはテスト過程において活動化状態から
非活動化状態に移行し、すなわち、接続された回路の活
動化が回避される。プルダウン装置はプルアップ装置に
対して「鏡像的に」動作する。すなわち、プルダウン装
置はコンタクトされていないピンに接続されるパッドに
おける電位を低い値に引き下げ、この結果、他の場合に
は高い電位で活動化される接続された回路の活動化を回
避する。
脱した方法から出発する。テスタ自体における更なる改
良を行うか又はピンを確実にテスタによってコンタクト
させる措置を講じる代わりに、集積回路に組み込まれる
プルアップ乃至はプルダウン装置にこのテストを委ね
る。従って、プルアップ装置はコンタクトされていない
ピンにおける電位を上昇させ、この結果、それ自体とし
てアクティブ「ロー」であるこれらのピンはもはや活動
化されているとは判定されない。よって、テスタにおい
て幾つかのピンがコンタクトされていない場合でも、こ
れらのピンの電位が高められることが保障され、この結
果、これらのピンはテスト過程において活動化状態から
非活動化状態に移行し、すなわち、接続された回路の活
動化が回避される。プルダウン装置はプルアップ装置に
対して「鏡像的に」動作する。すなわち、プルダウン装
置はコンタクトされていないピンに接続されるパッドに
おける電位を低い値に引き下げ、この結果、他の場合に
は高い電位で活動化される接続された回路の活動化を回
避する。
【００１０】コンタクトされていないピンに接続された
パッドがプルアップ又はプルダウン装置によって高い電
位乃至は低い電位に保持されるモジュールはテスタにお
いて問題なく「フェイル」と識別される。この結果、パ
スモジュールの品質が確実に保障される。
パッドがプルアップ又はプルダウン装置によって高い電
位乃至は低い電位に保持されるモジュールはテスタにお
いて問題なく「フェイル」と識別される。この結果、パ
スモジュールの品質が確実に保障される。
【００１１】モジュール入力側のインプットリーケージ
仕様（入力側リーク電流仕様）は周知のとおり非常に狭
く、今日ではスタンダードＥＤＯ-ＤＲＡＭにおける±
１０μＡに対してＳＲＡＭにおいては±１μＡの領域に
ある。よって、各入力パッドにおける「ブリーダ（blea
der）」はほとんど不可能である。というのも、顧客側
での最大許容リーク電流は１０ｎＡの領域にあるからで
ある。従って、プルアップ乃至はプルダウン装置はテス
トモード乃至はバーンインモードの間には及び/又はモ
ジュールのスイッチオンフェーズの間には第１のアクテ
ィブ状態にあり、モジュールの機能は妨害されずに当該
パッドに接続されたコンタクトされていない入力側回路
の望まれざるスイッチングが確実に回避されるように通
電性能は大きく選択される。通常動作の場合にはプルア
ップ乃至はプルダウン装置は全くスイッチオフされてい
るか又は第２のアクティブ状態にあり、この第２の状態
の通電性能は、第１の状態の場合よりも小さく、さらに
モジュールの通常の機能が損なわれずそしてコンピュー
タシステムにおいて入力側リーク電流の和が是認できる
量を上回らないように設計仕様される。
仕様（入力側リーク電流仕様）は周知のとおり非常に狭
く、今日ではスタンダードＥＤＯ-ＤＲＡＭにおける±
１０μＡに対してＳＲＡＭにおいては±１μＡの領域に
ある。よって、各入力パッドにおける「ブリーダ（blea
der）」はほとんど不可能である。というのも、顧客側
での最大許容リーク電流は１０ｎＡの領域にあるからで
ある。従って、プルアップ乃至はプルダウン装置はテス
トモード乃至はバーンインモードの間には及び/又はモ
ジュールのスイッチオンフェーズの間には第１のアクテ
ィブ状態にあり、モジュールの機能は妨害されずに当該
パッドに接続されたコンタクトされていない入力側回路
の望まれざるスイッチングが確実に回避されるように通
電性能は大きく選択される。通常動作の場合にはプルア
ップ乃至はプルダウン装置は全くスイッチオフされてい
るか又は第２のアクティブ状態にあり、この第２の状態
の通電性能は、第１の状態の場合よりも小さく、さらに
モジュールの通常の機能が損なわれずそしてコンピュー
タシステムにおいて入力側リーク電流の和が是認できる
量を上回らないように設計仕様される。
【００１２】
【実施例】本発明の実施例を次に図面に基づいて詳しく
説明する。
説明する。
【００１３】
【外１】
【００１４】図１は半導体ボディ（シリコンチップ）１
の平面図であり、この半導体ボディ１の上にはパッド２
が設けられている。これらパッド２は、例えばアルミニ
ウム製であり、半導体ボディ１において（図１の右側の
パッド２を参照）保護構造３及び入力側バッファ又は入
出力側バッファ４に接続されている。バッファ４にはこ
の半導体ボディ１において他の回路が接続されており、
この結果、半導体ボディ１には全体として集積回路が構
成されている。
の平面図であり、この半導体ボディ１の上にはパッド２
が設けられている。これらパッド２は、例えばアルミニ
ウム製であり、半導体ボディ１において（図１の右側の
パッド２を参照）保護構造３及び入力側バッファ又は入
出力側バッファ４に接続されている。バッファ４にはこ
の半導体ボディ１において他の回路が接続されており、
この結果、半導体ボディ１には全体として集積回路が構
成されている。
【００１５】パッド２のコンタクトはピン５を介して行
われており、これらピン５は例えば銅製のスタンダード
導体フレームから形成されているか又はＬＯＣマウント
（ＬＯＣ＝“Lead On Chip”）で形成されている。この
ＬＯＣマウントの場合にはピンに所属する導体は、半導
体ボディ１にまで導かれており、この半導体ボディ１か
ら接着テープ６によって分離されている。金のボンディ
ングワイヤ７が最終的に導体フレーム乃至はピン５とパ
ッド２とを接続している。
われており、これらピン５は例えば銅製のスタンダード
導体フレームから形成されているか又はＬＯＣマウント
（ＬＯＣ＝“Lead On Chip”）で形成されている。この
ＬＯＣマウントの場合にはピンに所属する導体は、半導
体ボディ１にまで導かれており、この半導体ボディ１か
ら接着テープ６によって分離されている。金のボンディ
ングワイヤ７が最終的に導体フレーム乃至はピン５とパ
ッド２とを接続している。
【００１６】ピン５を介して高い電位ＶＤＤ乃至はＶＣ
Ｃ及び低い電位ＶＳＳが半導体ボディ１に乃至はこの半
導体ボディ１に形成された集積回路に供給される。
Ｃ及び低い電位ＶＳＳが半導体ボディ１に乃至はこの半
導体ボディ１に形成された集積回路に供給される。
【００１７】パッド２、ボンディングワイヤ７及びピン
乃至は導体フレームの端部を有する半導体ボディ１は最
終的に例えばエポキシ樹脂から成るプラスティック体８
に包みこまれる。
乃至は導体フレームの端部を有する半導体ボディ１は最
終的に例えばエポキシ樹脂から成るプラスティック体８
に包みこまれる。
【００１８】図面を見やすくするために、図１には幾つ
かのピン５のみが示されており、半導体ボディ１ならび
にパッド２、ボンディングワイヤ７、半導体ボディ１に
形成された保護構造３及び同様に半導体ボディ１に形成
されたバッファ４が、導体フレーム及びピンの内側に設
けられた部分と同様に実線で図示されている。この部分
自体はここで示された平面図では本当は見ることが出来
ない。
かのピン５のみが示されており、半導体ボディ１ならび
にパッド２、ボンディングワイヤ７、半導体ボディ１に
形成された保護構造３及び同様に半導体ボディ１に形成
されたバッファ４が、導体フレーム及びピンの内側に設
けられた部分と同様に実線で図示されている。この部分
自体はここで示された平面図では本当は見ることが出来
ない。
【００１９】図１に図示されているような（当然非常に
多数のピンを有する）このようなモジュールはテスタに
入れられる。このテスタにおいてピン５のオープン端部
にテスト電圧が印加される。例えばＳＤＲＡＭのような
メモリモジュールは大抵の場合「アクティブ、ロー（ak
tiv low）」入力側を有するので、テスタではコンタク
トされていないピンに乃至はコンタクトされていないピ
ンのパッド２に接続された集積回路内の回路は活動化さ
れた回路のような状態を呈し、この結果、テスト中に発
生しうるエラーを識別できず、「フェイル」と判定され
るべき集積回路が「パス」と判定される。
多数のピンを有する）このようなモジュールはテスタに
入れられる。このテスタにおいてピン５のオープン端部
にテスト電圧が印加される。例えばＳＤＲＡＭのような
メモリモジュールは大抵の場合「アクティブ、ロー（ak
tiv low）」入力側を有するので、テスタではコンタク
トされていないピンに乃至はコンタクトされていないピ
ンのパッド２に接続された集積回路内の回路は活動化さ
れた回路のような状態を呈し、この結果、テスト中に発
生しうるエラーを識別できず、「フェイル」と判定され
るべき集積回路が「パス」と判定される。
【００２０】この問題を克服するために、本発明の装置
ではプルアップ又はプルダウン装置９（図２参照）が設
けられている。このプルアップ又はプルダウン装置９
は、パッド２と例えばダイオードから成る保護構造３と
の間に又はこの保護構造３と（図２に示されているよう
に）バッファ４との間に設けられる。この場合、プルア
ップ乃至はプルダウン装置９は、パッド２とバッファ４
との間の区間において、任意に設けられる抵抗１４又は
例えばＮウェル及び場合によってはノードＫのような他
の構成要素の前に及び/又は後ろに接続される。このプ
ルアップ乃至はプルダウン装置９によって、このパッド
２に所属するピン５がテスタにおいてコンタクトされて
いない場合に、この所属のパッド２が高い電位乃至は低
い電位に保持される。この結果、このパッド２乃至は相
応のバッファ４に接続される回路の活動化が確実に回避
される。
ではプルアップ又はプルダウン装置９（図２参照）が設
けられている。このプルアップ又はプルダウン装置９
は、パッド２と例えばダイオードから成る保護構造３と
の間に又はこの保護構造３と（図２に示されているよう
に）バッファ４との間に設けられる。この場合、プルア
ップ乃至はプルダウン装置９は、パッド２とバッファ４
との間の区間において、任意に設けられる抵抗１４又は
例えばＮウェル及び場合によってはノードＫのような他
の構成要素の前に及び/又は後ろに接続される。このプ
ルアップ乃至はプルダウン装置９によって、このパッド
２に所属するピン５がテスタにおいてコンタクトされて
いない場合に、この所属のパッド２が高い電位乃至は低
い電位に保持される。この結果、このパッド２乃至は相
応のバッファ４に接続される回路の活動化が確実に回避
される。
【００２１】装置９は少なくとも３つの接続端子を有す
る。これらの接続端子はプルアップ装置の場合には高い
供給電圧ＶＣＣ乃至はＶＤＤを受け取り、プルダウン装
置の場合には低い供給電圧ＶＳＳを受け取り、プルアッ
プ装置及びプルダウン装置の場合には「制御信号」Ａを
半導体ボディ１に形成される集積回路から受け取る。
る。これらの接続端子はプルアップ装置の場合には高い
供給電圧ＶＣＣ乃至はＶＤＤを受け取り、プルダウン装
置の場合には低い供給電圧ＶＳＳを受け取り、プルアッ
プ装置及びプルダウン装置の場合には「制御信号」Ａを
半導体ボディ１に形成される集積回路から受け取る。
【００２２】図３はプルアップ装置の実施例を示す。第
１のＰチャネルＭＯＳトランジスタＭＰ１はパッド２と
バッファ４との間の保護構造３の前の又は後ろの第１の
接続端子に接続されており、この保護構造３自体は抵抗
を含んでいる。この保護構造３に関する配置は任意であ
るので、図３ではこれは省略されている。ＭＯＳトラン
ジスタＭＰ１の他の接続端子は高い電位ＶＣＣ乃至はＶ
ＤＤに接続されている。このＭＯＳトランジスタＭＰ１
のゲートには信号Ａが供給されている。
１のＰチャネルＭＯＳトランジスタＭＰ１はパッド２と
バッファ４との間の保護構造３の前の又は後ろの第１の
接続端子に接続されており、この保護構造３自体は抵抗
を含んでいる。この保護構造３に関する配置は任意であ
るので、図３ではこれは省略されている。ＭＯＳトラン
ジスタＭＰ１の他の接続端子は高い電位ＶＣＣ乃至はＶ
ＤＤに接続されている。このＭＯＳトランジスタＭＰ１
のゲートには信号Ａが供給されている。
【００２３】場合によってはさらに第２のＰチャネルＭ
ＯＳトランジスタＭＰ２を設けることもできる。この第
２のＰチャネルＭＯＳトランジスタＭＰ２は高い電位Ｖ
ＤＤ乃至はＶＣＣとパッド２をバッファ４に接続する線
路との間に設けられ、このトランジスタＭＰ２のゲート
には低い電位ＶＳＳが印加されている。
ＯＳトランジスタＭＰ２を設けることもできる。この第
２のＰチャネルＭＯＳトランジスタＭＰ２は高い電位Ｖ
ＤＤ乃至はＶＣＣとパッド２をバッファ４に接続する線
路との間に設けられ、このトランジスタＭＰ２のゲート
には低い電位ＶＳＳが印加されている。
【００２４】図４は、第１のＮチャネルＭＯＳトランジ
スタＭＮ１を有するプルダウン装置を示している。この
第１のＮチャネルＭＯＳトランジスタＭＮ１は低い電位
ＶＳＳとパッド２をバッファ４に接続する線路の間にお
いて（図４では同様に図示されていない）保護構造３の
前に又は後ろに接続されており、このトランジスタＭＮ
１のゲートにはインバータ１０を介して信号Ａが印加さ
れている。
スタＭＮ１を有するプルダウン装置を示している。この
第１のＮチャネルＭＯＳトランジスタＭＮ１は低い電位
ＶＳＳとパッド２をバッファ４に接続する線路の間にお
いて（図４では同様に図示されていない）保護構造３の
前に又は後ろに接続されており、このトランジスタＭＮ
１のゲートにはインバータ１０を介して信号Ａが印加さ
れている。
【００２５】場合によっては乃至はオプショナルにさら
に低い電位ＶＳＳとパッド２をバッファ４に接続する線
路の間に第２のＮチャネルＭＯＳトランジスタＭＮ２を
同様に設けることもできる。この第２のＭＯＳトランジ
スタＭＮ２はそのゲートに高い電位ＶＤＤ乃至はＶＣＣ
を印加されている。
に低い電位ＶＳＳとパッド２をバッファ４に接続する線
路の間に第２のＮチャネルＭＯＳトランジスタＭＮ２を
同様に設けることもできる。この第２のＭＯＳトランジ
スタＭＮ２はそのゲートに高い電位ＶＤＤ乃至はＶＣＣ
を印加されている。
【００２６】図３及び図４では見やすくするために図２
の抵抗及びノードが省略されている。しかし、これらは
当然のことながらこの図３及び図４にも設けることがで
きる。
の抵抗及びノードが省略されている。しかし、これらは
当然のことながらこの図３及び図４にも設けることがで
きる。
【００２７】図５に基づいて以下においてプルアップ乃
至はプルダウン装置９の動作を詳しく説明する。
至はプルダウン装置９の動作を詳しく説明する。
【００２８】供給電圧ＶＣＣの印加によってこの供給電
圧ＶＣＣは「パワーアップフェーズ」１１において比較
的急激に上昇する。他方で、電圧Ａはただゆっくりと引
き上げられていく。すなわち、この第１の状態ではＡは
低く乃至はローであり、これは第１のＰチャネルＭＯＳ
トランジスタＭＰ１（図３）がスイッチオンされている
ことを意味する。同様に第１のＮチャネルＭＯＳトラン
ジスタＭＮ１もスイッチオンされている。従って、プル
アップ装置でもプルダウン装置でもほぼ１０μＡの保持
電流Ｉｈ１が流れる。同一のことはテストモード乃至は
バーンインモード１３にも妥当する。このテストモード
乃至はバーンインモード１３では電圧Ａは急激に降下す
る。通常動作１２の間には、電圧Ａは高く乃至はハイで
あり、この結果、第１のＰチャネルＭＯＳトランジスタ
ＭＰ１乃至は第１のＮチャネルＭＯＳトランジスタＭＮ
１はそれぞれスイッチオフされている。
圧ＶＣＣは「パワーアップフェーズ」１１において比較
的急激に上昇する。他方で、電圧Ａはただゆっくりと引
き上げられていく。すなわち、この第１の状態ではＡは
低く乃至はローであり、これは第１のＰチャネルＭＯＳ
トランジスタＭＰ１（図３）がスイッチオンされている
ことを意味する。同様に第１のＮチャネルＭＯＳトラン
ジスタＭＮ１もスイッチオンされている。従って、プル
アップ装置でもプルダウン装置でもほぼ１０μＡの保持
電流Ｉｈ１が流れる。同一のことはテストモード乃至は
バーンインモード１３にも妥当する。このテストモード
乃至はバーンインモード１３では電圧Ａは急激に降下す
る。通常動作１２の間には、電圧Ａは高く乃至はハイで
あり、この結果、第１のＰチャネルＭＯＳトランジスタ
ＭＰ１乃至は第１のＮチャネルＭＯＳトランジスタＭＮ
１はそれぞれスイッチオフされている。
【００２９】プルアップ装置乃至はプルダウン装置に付
加的にさらに第２のＭＯＳトランジスタＭＰ２乃至はＭ
Ｎ２を設けると、電圧Ａが低い場合には、第１の状態
（パワーアップフェーズ１１、テストモード１３）にお
いて両方のトランジスタＭＰ１、ＭＰ２乃至はＭＮ１、
ＭＮ２両方がスイッチオンされている。この場合、保持
電流は、トランジスタＭＰ１乃至はＭＮ１の保持電流Ｉ
ｈ１とそれぞれ第２のトランジスタＭＰ２乃至はＭＮ２
のほぼ５ｎＡの値の保持電流との和から与えられる。第
２の状態（通常動作１２）においてそれぞれ第２のトラ
ンジスタＭＰ２乃至はＭＮ２がスイッチオンされ、他方
で第１のトランジスタＭＰ１乃至はＭＮ１はスイッチオ
フされている。この場合、保持電流Ｉｈ２は５ｎＡのオ
ーダである。
加的にさらに第２のＭＯＳトランジスタＭＰ２乃至はＭ
Ｎ２を設けると、電圧Ａが低い場合には、第１の状態
（パワーアップフェーズ１１、テストモード１３）にお
いて両方のトランジスタＭＰ１、ＭＰ２乃至はＭＮ１、
ＭＮ２両方がスイッチオンされている。この場合、保持
電流は、トランジスタＭＰ１乃至はＭＮ１の保持電流Ｉ
ｈ１とそれぞれ第２のトランジスタＭＰ２乃至はＭＮ２
のほぼ５ｎＡの値の保持電流との和から与えられる。第
２の状態（通常動作１２）においてそれぞれ第２のトラ
ンジスタＭＰ２乃至はＭＮ２がスイッチオンされ、他方
で第１のトランジスタＭＰ１乃至はＭＮ１はスイッチオ
フされている。この場合、保持電流Ｉｈ２は５ｎＡのオ
ーダである。
【００３０】第２のトランジスタＭＰ２に対して、場合
によっては、（プルアップ装置の場合には）そのゲート
に同様に高い電圧ＶＣＣ乃至はＶＤＤが印加される最小
ゲート長を有するＰチャネルトランジスタ又は抵抗を使
用することもできる。もしくは、第２のトランジスタＭ
Ｎ２に対して、そのゲートにＶＳＳが印加される最小ゲ
ート長を有するＮチャネルトランジスタ又は同様に抵抗
を使用することもできる。
によっては、（プルアップ装置の場合には）そのゲート
に同様に高い電圧ＶＣＣ乃至はＶＤＤが印加される最小
ゲート長を有するＰチャネルトランジスタ又は抵抗を使
用することもできる。もしくは、第２のトランジスタＭ
Ｎ２に対して、そのゲートにＶＳＳが印加される最小ゲ
ート長を有するＮチャネルトランジスタ又は同様に抵抗
を使用することもできる。
【００３１】プルアップ装置はとりわけＣＳ，ＷＥ，Ｃ
ＡＳ，ＲＡＳ，Ｕ/Ｌ，ＤＱＭ，Ａ０〜１３,ＣＬＫのよ
うなＳＤＲＡＭの入力側に適している。これに対して、
プルダウン装置はとりわけＳＤＲＡＭのＣＫＥ入力側に
対して有利である。
ＡＳ，ＲＡＳ，Ｕ/Ｌ，ＤＱＭ，Ａ０〜１３,ＣＬＫのよ
うなＳＤＲＡＭの入力側に適している。これに対して、
プルダウン装置はとりわけＳＤＲＡＭのＣＫＥ入力側に
対して有利である。
【図１】集積回路乃至はモジュールの平面図である。
【図２】図１のモジュールの詳細図である。
【図３】本発明の装置の実施例の詳細図である。
【図４】本発明の装置の実施例の詳細図である。
【図５】本発明の装置におけるコンタクトされていない
ピンに接続されたパッドにおける電圧経過の線図であ
る。
ピンに接続されたパッドにおける電圧経過の線図であ
る。
１ 半導体ボディ ２ パッド ３ 保護構造 ４ バッファ ５ ピン ６ 接着テープ ７ 金のボンディングワイヤ ８ プラスティック体 ９ プルアップ乃至はプルダウン装置 １０ インバータ １１ パワーアップフェーズ １２ 通常動作 １３ テストフェーズ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ノルベルト ヴィルト ドイツ連邦共和国 ウンターシュライスハ イム ミストラールシュトラーセ ４
Claims (7)
- 【請求項１】 集積回路のケーシング（５）から突き出
している多数のピン（５）を有する前記集積回路のテス
トにおけるコンタクト不良の識別のための装置であっ
て、 前記多数のピン（５）は前記集積回路の半導体ボディ
（１）上のそれぞれのパッド（２）に接続されている、
集積回路のテストにおけるコンタクト不良の識別のため
の装置において、 各パッド（２）と前記集積回路の入力側の間の区間にプ
ルアップ又はプルダウン装置（９）が設けられ、テスト
の際に所属の前記ピン（５）がコンタクトされていない
場合、前記プルアップ又はプルダウン装置（９）はそれ
ぞれ保持電流の印加によって前記パッド（２）を高い電
位又は低い電位に保持し、この結果、前記ピン（５）に
接続された回路部分の活動化が回避されることを特徴と
する、集積回路のテストにおけるコンタクト不良の識別
のための装置。 - 【請求項２】 プルアップ装置は第１のＰチャネルＭＯ
Ｓトランジスタ（ＭＰ１）から成り、該第１のＰチャネ
ルＭＯＳトランジスタ（ＭＰ１）は入力側バッファ
（４）にパッド（２）を接続する区間と高い電位（ＶＤ
Ｄ，ＶＣＣ）との間に設けられ、さらに前記第１のＰチ
ャネルＭＯＳトランジスタ（ＭＰ１）のゲートには電圧
（Ａ）が印加されることを特徴とする請求項１記載の装
置。 - 【請求項３】 プルアップ装置は付加的に第２のＰチャ
ネルＭＯＳトランジスタ（ＭＰ２）を有し、該第２のＰ
チャネルＭＯＳトランジスタ（ＭＰ２）は入力側バッフ
ァ（４）にパッド（２）を接続する区間と高い電位（Ｖ
ＤＤ，ＶＣＣ）との間に設けられ、さらに前記第２のＰ
チャネルＭＯＳトランジスタ（ＭＰ２）のゲートには低
い電位（ＶＳＳ）が印加されることを特徴とする請求項
２記載の装置。 - 【請求項４】 プルダウン装置は第１のＮチャネルＭＯ
Ｓトランジスタ（ＭＮ１）から成り、該該第１のＮチャ
ネルＭＯＳトランジスタ（ＭＮ１）は入力側バッファ
（４）にパッド（２）を接続する区間と低い電位（ＶＳ
Ｓ）との間に設けられ、さらに前記第１のＮチャネルＭ
ＯＳトランジスタ（ＭＮ１）のゲートには反転された電
圧（Ａ）が印加されることを特徴とする請求項１記載の
装置。 - 【請求項５】 プルダウン装置はさらに第２のＮチャネ
ルＭＯＳトランジスタ（ＭＮ２）を有し、該第２のＮチ
ャネルＭＯＳトランジスタ（ＭＮ２）は入力側バッファ
（４）にパッド（２）を接続する区間と低い電位（ＶＳ
Ｓ）との間に設けられ、さらに前記第２のＮチャネルＭ
ＯＳトランジスタ（ＭＮ２）のゲートには高い電位（Ｖ
ＤＤ，ＶＣＣ）が印加されることを特徴とする請求項４
記載の装置。 - 【請求項６】 第１のトランジスタに対して並列に設け
られる抵抗を特徴とする請求項２又は４記載の装置。 - 【請求項７】 パッド（２）と集積回路の入力側との間
の区間においてプルアップ乃至はプルダウン装置の前に
及び/又は後ろに抵抗（１４）及び/又はノード（Ｋ）が
設けられていることを特徴とする請求項１〜６までのう
ちの１項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813503A DE19813503C1 (de) | 1998-03-26 | 1998-03-26 | Schaltungsanordnung zum Verhindern von bei Kontaktfehlern auftretenden falschen Ergebnissen beim Testen einer integrierten Schaltung |
| DE19813503.3 | 1998-03-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11326442A true JPH11326442A (ja) | 1999-11-26 |
Family
ID=7862508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11077860A Withdrawn JPH11326442A (ja) | 1998-03-26 | 1999-03-23 | 集積回路のテストにおけるコンタクト不良の識別のための装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6693447B1 (ja) |
| EP (1) | EP0945735B1 (ja) |
| JP (1) | JPH11326442A (ja) |
| KR (1) | KR100297037B1 (ja) |
| CN (1) | CN1134671C (ja) |
| DE (2) | DE19813503C1 (ja) |
| TW (1) | TW421719B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10243603B4 (de) * | 2002-09-19 | 2007-04-19 | Infineon Technologies Ag | Verfahren zur Verwendung beim Trimmen, Halbleiter-Bauelement-Test-Gerät zum Durchführen des Verfahrens und Halbleiter-Bauelement-Test-System |
| KR100565326B1 (ko) * | 2004-05-25 | 2006-03-30 | 엘지전자 주식회사 | 이동통신 단말기의 엘씨디 컨넥터 체크 장치 |
| DE102006025031A1 (de) * | 2006-05-26 | 2007-11-29 | Micronas Gmbh | Prüfschaltungsanordnung und Prüfverfahren zum Prüfen einer Schaltungsstrecke einer Schaltung |
| US20080013389A1 (en) * | 2006-07-11 | 2008-01-17 | Jaehee Kim | Random access memory including test circuit |
| US7612574B2 (en) * | 2007-01-25 | 2009-11-03 | Micron Technology, Inc. | Systems and methods for defect testing of externally accessible integrated circuit interconnects |
| US9267969B2 (en) * | 2013-11-13 | 2016-02-23 | Hamilton Sundstrand Corporation | Electrical connector pin cover |
| WO2020162891A1 (en) | 2019-02-06 | 2020-08-13 | Hewlett-Packard Development Company, L.P. | Pulldown devices |
| DE102022205262A1 (de) | 2022-05-25 | 2023-11-30 | Robert Bosch Gesellschaft mit beschränkter Haftung | Integrierte Schaltung mit Messfunktion und Schaltungsanordnung |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0075079A1 (en) * | 1981-09-21 | 1983-03-30 | International Business Machines Corporation | Circuit network checking system |
| US5565767A (en) * | 1992-04-16 | 1996-10-15 | Mega Chips Corporation | Base substrate of multichip module and method for inspecting the same |
| EP0578858A1 (en) * | 1992-07-17 | 1994-01-19 | International Business Machines Corporation | AC interconnect test of integrated circuit chips |
| JPH06249919A (ja) * | 1993-03-01 | 1994-09-09 | Fujitsu Ltd | 半導体集積回路装置の端子間接続試験方法 |
| US5670890A (en) * | 1993-04-22 | 1997-09-23 | Lsi Logic Corporation | Switchable pull-ups and pull-downs for IDDQ testing of integrated circuits |
| DE69630730T2 (de) * | 1995-05-31 | 2004-09-30 | Texas Instruments Inc., Dallas | Analogabtastpfadzelle |
| US5818251A (en) * | 1996-06-11 | 1998-10-06 | National Semiconductor Corporation | Apparatus and method for testing the connections between an integrated circuit and a printed circuit board |
| US5859442A (en) * | 1996-12-03 | 1999-01-12 | Micron Technology, Inc. | Circuit and method for configuring a redundant bond pad for probing a semiconductor |
-
1998
- 1998-03-26 DE DE19813503A patent/DE19813503C1/de not_active Expired - Fee Related
-
1999
- 1999-02-22 DE DE59913924T patent/DE59913924D1/de not_active Expired - Lifetime
- 1999-02-22 EP EP99103386A patent/EP0945735B1/de not_active Expired - Lifetime
- 1999-03-03 TW TW088103255A patent/TW421719B/zh not_active IP Right Cessation
- 1999-03-23 JP JP11077860A patent/JPH11326442A/ja not_active Withdrawn
- 1999-03-24 KR KR1019990009990A patent/KR100297037B1/ko not_active IP Right Cessation
- 1999-03-26 US US09/277,281 patent/US6693447B1/en not_active Expired - Lifetime
- 1999-03-26 CN CNB991044258A patent/CN1134671C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1134671C (zh) | 2004-01-14 |
| KR19990078191A (ko) | 1999-10-25 |
| DE19813503C1 (de) | 2000-03-09 |
| EP0945735B1 (de) | 2006-10-18 |
| EP0945735A3 (de) | 2000-02-23 |
| EP0945735A2 (de) | 1999-09-29 |
| DE59913924D1 (de) | 2006-11-30 |
| CN1231427A (zh) | 1999-10-13 |
| TW421719B (en) | 2001-02-11 |
| US6693447B1 (en) | 2004-02-17 |
| KR100297037B1 (ko) | 2001-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4894605A (en) | Method and on-chip apparatus for continuity testing | |
| JP2912022B2 (ja) | Ｓｒａｍのテストモードでの絶縁されたビット線変調のための回路 | |
| KR900006484B1 (ko) | Ic평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로 | |
| KR100400952B1 (ko) | 집적 회로 모듈내의 집적 회로 다이를 검사하기 위한 장치 및 방법 | |
| EP0405586A1 (en) | Semiconductor device and method of burning in the same | |
| US8080873B2 (en) | Semiconductor device, semiconductor package, and method for testing semiconductor device | |
| US6026039A (en) | Parallel test circuit for semiconductor memory | |
| KR20070109434A (ko) | 반도체 칩의 오픈 테스트(ｏｐｅｎ ｔｅｓｔ) 및 쇼트테스트(ｓｈｏｒｔ ｔｅｓｔ) 방법 및 반도체 테스트시스템 | |
| US5625300A (en) | Separate IDDQ -testing of signal path and bias path in an IC | |
| US6774655B2 (en) | Semiconductor device, method of testing the semiconductor device, and semiconductor integrated circuit | |
| US5896039A (en) | Configurable probe pads to facilitate parallel testing of integrated circuit devices | |
| KR100621770B1 (ko) | 반도체 메모리 장치 및 그의 구동 및 테스팅 방법 | |
| JPH11326442A (ja) | 集積回路のテストにおけるコンタクト不良の識別のための装置 | |
| US6859067B2 (en) | Semiconductor apparatus | |
| US7701789B2 (en) | Semiconductor device | |
| JP3728356B2 (ja) | 半導体装置 | |
| KR100576492B1 (ko) | 패키지 레벨에서 반도체 소자의 내부 ｄｃ 바이어스 측정장치 | |
| KR100279198B1 (ko) | 2개의 집적회로를 갖춘 플레이트 | |
| US5402018A (en) | Semiconductor integrated circuit | |
| JP3963259B2 (ja) | 半導体装置 | |
| JP2000193709A (ja) | 半導体デバイス及びそのオ―プン検出方法 | |
| KR100539219B1 (ko) | 기존 패드들을 이용하여 내부 소자의 특성을 측정하는 집적 회로 장치 | |
| KR19990085653A (ko) | 테스트용 패드를 전원 패드로 이용하는 반도체 장치 | |
| JP2002033436A (ja) | 半導体装置 | |
| JPS6182255A (ja) | 半導体メモリ集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060301 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20080303 |