DE69630730T2

DE69630730T2 - Analogabtastpfadzelle

Info

Publication number: DE69630730T2
Application number: DE69630730T
Authority: DE
Inventors: Lee D. Plano Whetsel
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1995-05-31
Filing date: 1996-05-31
Publication date: 2004-09-30
Anticipated expiration: 2016-06-01
Also published as: US5872908A; EP0745935B1; JPH09218249A; EP0745935A1; JP3983318B2; DE69630730D1

Description

Technisches Gebiet der Erfindung
Die Erfindung bezieht sich auf integrierte Schaltungen (ICs) und im Speziellen auf Grenzabtastzellen, die an Eingangs- und Ausgangspins von ICs implementiert sind, um das Testen der ICs und Leitungsverbindungen zu erleichtern.
Hintergrund der Erfindung
Testen durch Grenzabtastung ist im Fachgebiet sehr gut bekannt und wird durch einen IEEE-Standard (IEEE 1149.1) unterstützt, der Details über die Implementierungs- und Betriebsarten des Testens liefert. 1 stellt die Logikanordnung einer Grenzabtastzelle nach dem Stand der Technik dar, die in einem Grenzabtasttest an den Ausgängen eines ICs verwendet wird. Die Grenzabtastzelle umfasst einen Eingangs-Multiplexer (Mux1), einen Erfassungs-Nerschiebungsspeicher (Mem1), wie zum Beispiel einen Flip-Flop oder einen anderen Latch-Schaltkreis, einen Ausgangsspeicher (Mem2), wie zum Beispiel einen Flip-Flop oder einen anderen Latch-Schaltkreis, und einen Ausgangs-Multiplexer (Mux2). Mux1 wird von einem Auswahlsignal (Auswahl 1) gesteuert, um es Mem1 zu ermöglichen, Daten entweder vom seriellen Dateneingang oder aus den durch die Kernlogik des ICs ausgegebenen Systemdaten zu laden. Mem1 lädt Daten in Reaktion auf ein Steuersignal (Steuerung 1). Die Ausgabe von Mem1 wird an Mem2 eingegeben und als serielle Daten ausgegeben. Mem2 lädt Daten von Mem1 in Reaktion auf ein Steuersignal (Steuerung 2). Mux2 wird von einer Eingangsauswahl (Auswahl 2) gesteuert, um es ihm zu ermöglichen, an den Ausgangspuffer des ICs entweder die Ausgabe von Mem2 oder die Systemdaten von der Kernlogik des ICs auszugeben. Eine Mehrzahl dieser Grenzabtastzellen können über die seriellen Eingangs- und Ausgangsleitungen seriell geschaltet werden, um ein Grenzabtastregister zu bilden.
In 1 befindet sich die Ausgangs-Grenzabtastzellenlogik innerhalb der Strichlinien. Die Grenzabtastzelle verbindet einen Ausgang von der Kernlogik des ICs mit dem Ausgangspuffer des ICs. Der Ausgangspuffer gibt eine hohe (V+) oder eine niedrige (G) Spannung in Reaktion auf den Logischen Zustand, den es von Mux2 erhält, ab. Die Grenzabtastzelle befindet sich im selben Bereich des ICs wie die Kernlogik, d. h. der Kernbereich. In den meisten Fällen, d. h., wenn sie gemäß den Regeln aus dem IEEE 1149.1 Standard implementiert sind, ist die Grenzabtastzellenlogik für Tests bestimmt und wird nicht mit den logischen Funktionen des Systems geteilt. Auf diese Art kann auf die Grenzabtastzellen für einen nicht eindringenden Testbetrieb zugegriffen werden, ohne den normalen Betrieb des ICs zu stören.
Der IEEE 1149.1 Standard definiert drei Arten von Testbetrieben für Grenzabtastzellen, einen Abtasttestbetrieb (Sample), einen externen Test (Extest) und einen internen Test (Intest). Sample stellt eine erforderliche Testart für 1149.1 dar. Während dem Sample befindet sich der IC im normalen Betrieb (d. h. die Kernlogik des ICs ist mit den Ausgangspuffern über Mux2 verbunden) und Mux1 und Mem1 werden betrieben, um normale Ausgabedaten des ICs zu erfassen und zu verschieben. Extest stellt eine weitere erforderliche Testart für 1149.1 dar. Während Extest werden Ausgangs-Grenzabtastzellen dazu verwendet, Testdaten von den Ausgängen des ICs auf Leitungsverbindungen zu senden, und Eingangs-Grenzabtastzellen werden dazu verwendet, die gesendeten Testdaten an den Eingängen des ICs zu erfassen. Auf diese Art kann Extest dazu verwendet werden, die Leitungsverbindungen zwischen IC Eingängen und Ausgängen auf einer Leiterplatte zu testen. Intest stellt eine optionale Testart für 1149.1 dar. Während Intest werden Eingangs-Grenzabtastzellen dazu verwendet, Testdaten an die Kernlogik des ICs zu senden, und Ausgangs-Grenzabtastzellen werden dazu verwendet, die Antwort von der Kernlogik zu erfassen. Auf diese Art kann Intest dazu verwendet werden, die Kernlogik des ICs zu testen.
Während dem normalen Betrieb des ICs wandert die Ausgabe der Kernlogik des ICs zum Ausgangspuffer durch Mux2 und wird durch den Ausgangspuffer vom IC weg geschoben. Daher wird die Ausgabefunktion des ICs während dem normalen Betriebszustand durch die Grenzabtastzelle nicht beeinflusst, außer durch die von Mux2 verursachte Verzögerung. Wenn während des normalen Betriebs ein Sample durchgeführt wird, dann erhält die Grenzabtastzelle Auswahl 1 und Steuerung 1 als Eingabe, um Systemdaten zu erfassen und diese durch den seriellen Ausgang zur Überprüfung zu verschieben.
Während dem Testbetrieb wird die Ausgabe der Kernlogik des ICs von der Grenzabtastzelle zum Erfassen und Verschieben empfangen, aber Mux2 wird durch Auswahl 2 so gesteuert, dass die in Mem2 gespeicherten Testdaten an den Ausgangspuffer ausgegeben werden. Daher wird die Ausgabefunktion der Kernlogik des ICs während dem Testbetrieb durch die Grenzabtastzelle deaktiviert. Wenn während dem Testbetrieb ein Extest oder Intest ausgeführt wird, empfängt die Grenzabtastzelle Auswahl 1 und Steuerung 1 als Eingabe, um Systemdaten in Mem1 zu erfassen und diese durch den seriellen Ausgang zur Überprüfung zu verschieben. Während Mem1 Daten erfasst und verschiebt, gibt Mem2 stabile Testdaten an den Ausgangspin aus. Nachdem Mem1 seine Erfassungs- und Verschiebungs-Aufgaben im Extest beendet hat, enthält er neue Testdaten, die in Mem2 zu laden sind. Mem2 lädt die neuen Testdaten von Mem1 in Reaktion auf ein Signal in Steuerung 2. Nachdem Mem2 die neuen Testdaten empfangen hat, werden diese vom IC über Mux2 und den Ausgangspuffer ausgegeben. Die Aufgabe von Mem2 ist es, die Ausgabe des ICs in einem gewünschten Testlogikzustand zu halten, während Mem1 Daten erfasst und verschiebt. Ohne Mem2, d. h., wenn die Ausgabe von Mem1 direkt an Mux2 fließen würde, würde der Ausgang des ICs zwischen logischen Zuständen hin und her wechseln (d. h. überlagerte Restwelligkeit), während Daten in Mem1 erfasst und durch Mem1 verschoben werden.
Beispiele für die Grenzabtastzelle in 1, die Sample, Extest und Intest Aufgaben durchführt, sind im Zeitdiagramm der 1A abgebildet. Im Zeitdiagramm der 1A und in allen folgenden Zeitdiagrammen zeigt eine „C"-Angabe bei den Signalen Steuerung 1 und Steuerung 2 an, dass eine niedrighoch-niedrig Signalsequenz vorliegt, die in den abgebildeten Beispielschaltungen für die Steuerung der Datenspeicherung in Mem1 bzw. Mem2 sorgt. Die logischen Zustände Null und Eins bei den Signalen Steuerung 1 und Steuerung 2 zeigen logische Zustände an, die zur Steuerung des Betriebs von Mux1 bzw. Mux2 verwendet werden. Weiterhin werden sieben Steuerung 1 „C" Signale in allen Beispielen der Zeitdiagramme verwendet. Das erste Steuerung 1 „C" Signal zeigt die Erfassung von Daten in Mem1 an, und die nächsten sechs Steuerung 1 „C" Signale stellen die Verschiebung der Daten durch sechs seriell geschaltete Grenzabtastzellenschaltungen dar.
In 2 ist eine bekannte Verbesserung der Grenzabtastzelle der 1 abgebildet. Die Verbesserung wird dadurch erzielt, dass Mux2 im Pufferbereich des Ausgangspuffers des ICs angebracht ist. Durch die Verlegung von Testlogik in den Pufferbereich des ICs wird ein Bereich in der Kernlogik des ICs für logische Systemfunktionen (nicht Testfunktionen) freigegeben. Die im Kernbereich des ICs benötigte Logik wird für jede benötigte Ausgangs-Grenzabtastzelle durch die Größe von Mux2 verringert. Dadurch verbleiben lediglich Mux1, Mem1 und Mem2 der Grenzabtastzelle als Overhead der Testlogik im Kernbereicht des ICs. Die Menge der Grenzabtastzellenlogik, die im Kernbereich des ICs angebracht und in diesen geleitet werden muss, wird verringert. Die Grenzabtastzelle in 2 arbeitet genau so wie die in 1.
3 stellt eine weitere bekannte Verbesserung der Grenzabtastzelle der 1 dar. Die Verbesserung wurde 1990 von D. Bhavsar auf den Seiten 183– 189 der IEEE Society Press Veröffentlichung „Cell Designs that Help Test Interconnection Shorts". Die Verbesserung ermöglicht es, dass die Logik, die vom Ausgangspuffer ausgegeben wird, während Extest erfasst und aus Mem1 verschoben wird. Dieses Merkmal ermöglicht es, Kurzschlüsse zwischen Pins oder in Versorgungsspannungen oder Erdschlüsse zu entdecken, die in Widerspruch zum logischen Zustand, der aus dem Ausgangspuffer gesendet werden soll, stehen. Wenn zum Beispiel während Extest eine logische Eins von Mem2 gesendet wird, versucht der Ausgangspuffer eine logische Eins auszusenden. Wenn jedoch der Ausgang des Ausgangspuffers einen Erdschluss hat, besteht ein Hochstromweg (oder Niederohmweg) im Ausgangspuffer von V+ durch den oberen Transistor zur Erde, wodurch der Ausgangspuffer beschädigt oder zerstört werden kann. Auf ähnliche Weise besteht ein Hochstromweg (oder Niederohmweg) durch den unteren Transistor zur Erde (G), wenn Mem2 eine logische Null aussendet und die Ausgabe des Ausgangspuffers einen Kurzschluss mit einer Versorgungsspannung hat, wodurch wiederum der Ausgangspuffer beschädigt oder zerstört wird. Die Grenzabtastzelle aus 3 ermöglicht es, diese Kurzschlussbedingungen durch die Hinzufügung eines dritten Multiplexers (Mux3), einer dritten Eingangsauswahl (Auswahl 3) und eines Eingangspuffers zu entdecken. Der Eingangspuffer gibt den logischen Zustand am Ausgang des Ausgangspuffers ein. Mux3 gibt die Systemdaten und den logischen Zustand des Ausgangspuffers über den Eingangspuffer ein und gibt ein ausgewähltes dieser Signale an einen Eingang des Mux1 aus. In diesem Beispiel wählt Mux3 den logischen Zustand des Systems aus, wenn Auswahl 3 niedrig ist (Intest), oder den Zustand des Ausgangspuffers, wenn Auswahl 3 hoch ist (Extest). Auf diese An erfasst und verschiebt Mem1 Systemdaten von der Kernlogik des ICs während Sample und Intest, und Testdaten vom Eingangspuffer während Extest.
Beispiele für die Grenzabtastzelle aus 3 im Sample, Extest und Intest Betrieb sind im Zeitdiagramm in 3A abgebildet. Die Grenzabtastzelle aus 3 ermöglicht auch eine Verkürzung der Zeit, in der ein Ausgang kurzgeschlossen sein kann. Aus dem Zeitdiagramm in 3B wird ersichtlich, dass nach einer vollständigen Extest-Durchführung Extest 1 (d. h. die Erfassung & Verschiebung durch Mem1 und die Aktualisierung von Mem2) ein Kurzschluss-Extest, Extest 2 (d. h. die Erfassung durch Mem1 (ohne Verschiebung) und die Aktualisierung von Mem2 mit den erfassten Daten) durchgeführt werden kann. Die Durchführung von Extest 2 ermöglicht es, dass Mem2 mit Testdaten vom Ausgang aktualisiert werden kann, um einen möglichen Spannungskonflikt am Ausgang zu beseitigen. Wenn zum Beispiel die Durchführung von Extest 1 versucht hat, eine logische Eins an den Ausgangspuffer auszugeben, wenn der Ausgang des ICs einen Erdschluss hat, und die Durchführung von Extest 2 eine logische Null erfasst und aktualisiert (auf Grund des Erdschlusses), dann wird die Zeitspanne, in der der Ausgangspuffer im Hochstromzustand ist (V+ zu G durch oberen Transistor) auf die Anzahl von TTKT Zeitspannen verkürzt, die benötigt werden, um vom Aktualisierungsschritt von Extest 1 auf den Aktualisierungsschritt von Extest 2 zu gelangen, wobei TTKT zum Beispiel der Testtakt von IEEE 1149.1 sein kann. Die nächste vollständige Durchführung (Extest 3) erfasst und verschiebt die logische Null, um den Erdschluss und die entsprechende Änderung im Zustand von Mem2, die von der Kurzschluss-Extest-Durchführung (Extest 2) verursacht wurde, anzuzeigen. Wenn kein Erdschluss vorliegt, dann wird auf Grund der Durchführung von Extest 2 die logische Eins aus Extest 1 in Mem2 neu geladen und die Durchführung von Extest 3 verifiziert die logische Eins am Ausgang des ICs.
Wenn auch dieser Ansatz die Zeitspanne verkürzt, in der ein Spannungskonflikt an einem Ausgang des ICs vorliegen kann, so kann die Zeit, die für die Ausführung der korrigierenden Extest-Abtast-Funktion benötigt wird, d. h. Aktualisierungszeiten von Extest 1 auf Extest 2 in 3B, noch immer den Ausgangspuffer gefährden. Auch wenn ein IC zum ersten Mal in normalen Betrieb genommen wird, können Ausgangskonflikte auf Grund von Kurzschlüssen für eine längere Zeitspanne bestehen, bevor ein Testbetrieb erfolgt, wenn überhaupt einer erfolgt. Während also die Grenzabtastzelle aus 3 im Vergleich zu der aus 1 in der Tat Verbesserungen bietet, mit denen Kurzschlüsse entdeckt und beseitigt werden können, wird Zeit benötigt, um die Beseitigungen durchzuführen, und sie bietet keinen Schutz beim Einschalten, wenn der IC unverzüglich in seinen normalen Betriebszustand eintritt. Außerdem benötigt die Grenzabtastzelle aus 3 einen zusätzlichen Mux3, ein Auswahl 3 Signal und einen Eingangspuffer, um Kurzschlüsse entdecken und beseitigen zu können.
Im Hinblick auf das oben aufgeführte ist es wünschenswert, zumindest die Funktionalität der Grenzabtastzellen nach dem Stand der Technik so zu implementieren, dass sie weniger Fläche des IC-Kerns einnimmt. Zu diesem Zweck bieten Ausführungsbeispiele der vorliegenden Erfindung eine Grenzabtastzelle, die weniger Logik im Kernbereich des ICs benötigt, als Grenzabtastzellen nach dem Stand der Technik; sie nutzen den Ausgangspuffer des ICs als Teil der Ausgangs-Grenzabtastzellen und den IC-Eingangspuffer als Teil der Eingangs-Grenzabtastzellen; sie bieten sperrbare Eingangs- und Ausgangspufferschaltkreise, die die Aufgabe von Mem2 der Grenzabtastzellen nach dem Stand der Technik übernehmen; sie integrieren die Funktionen von Mux2 und Mem2 in IC-Eingangs- und Ausgangspuffer, um eine Reduzierung der Grenzabtastzellenlogik im Kernbereich des ICs zu ermöglichen; sie bieten eine Kombination aus Grenzabtastzelle und Ausgangspuffer, die unverzüglich und asynchron Kurzschlussbedingungen an Ausgangspins während einer Extest-Durchführung entdecken und beseitigen können; sie bieten eine Kombination aus Grenzabtastzelle und Ausgangspuffer, die unverzüglich und asynchron Kurzschlussbedingungen an Ausgangspins erkennen und beseitigen, wenn der IC zum ersten Mal in normalen Betrieb genommen wird; und sie bieten eine Methode und ein Verfahren zur Inbetriebnahme des ICs, die verhindern, dass die Ausgangspuffer des ICs durch Kurzschlüsse beschädigt oder zerstört werden.
WO 96/11411, die den Stand der Technik unter Paragraf 54(3) EPC darstellt, offenbart eine Busstruktur, die für die Testbarkeit in integrierten Schaltungen verwendet wird und eine oder mehrere Dreizustands-Inverter enthält, wobei jeder Inverter einen ersten Eingang für den Empfang von Testdaten von einem interessanten Knoten aufweist und einen zweiten Eingang, der selektiv mit einem Aktivierungssignal für die Initiierung eines Testbetriebs ausgestattet ist, wobei die Ausgänge des oder der Dreizustands-Inverter über einen gängigen analogen Bus an einen operativen Verstärkerschaltkreis angeschlossen ist, wobei der operative Verstärkerschaltkreis den Bus mit im Wesentlichen konstanter Spannung versorgt und die Ausgangsspannung ungefähr linear proportional zu den Testdaten ist.
Die Erfindung, die hiermit beansprucht wird, stellt eine integrierte Schaltung mit einer Grenzabtastzellenschaltung bereit, die folgendes umfasst:
einen Signalweg für die Übertragung eines analogen Signals,
eine Isolierungsvorrichtung für die Isolierung eines Anteils des Signalweges,
einen Testspannungsknoten, der von außerhalb der integrierten Schaltung zugänglich ist und extern an eine Testspannung angelegt wird,
einen Testsignalweg, der zwischen dem Testspannungsknoten und dem isolierten Anteil des Signalweges angeschlossen werden kann, um es zu ermöglichen, die Testspannung an den isolierten Anteil des Signalweges anzulegen, und dadurch gekennzeichnet, dass sie folgendes umfasst:
eine Spannungserhaltungsschaltung, die mit dem isolierten Anteil des Signalweges leitend verbunden ist und betrieben werden kann, um die Testspannung auf dem isolierten Anteil des Signalweges zu erhalten, wenn der Testspannungsknoten nicht extern an die Testspannung angelegt wird.
In einer Anordnung enthält die Spannungserhaltungsschaltung einen Schalter und einen Kondensator, und vorzugsweise weist der Schalter einen Eingang auf, der mit dem isolierten Anteil des Signalweges leitend verbunden ist, und einen Ausgang, der mit dem Kondensator leitend verbunden ist.
In einer anderen Anordnung enthält die Spannungserhaltungsschaltung einen Verstärker, der einen Eingang aufweist, der mit dem isolierten Anteil des Signalweges leitend verbunden ist, und der einen Ausgang aufweist, der mit einem Anschluss leitend verbunden ist, der von außerhalb der integrierten Schaltung zugänglich ist, wobei der Verstärker betrieben werden kann, um das analoge Signal an den Anschluss anzulegen.
In einer weiteren Anordnung enthält die Spannungserhaltungsschaltung einen Verstärker und ein Spannungs-Rückkopplungs-Element, das den Ausgang des Verstärkers mit seinem Eingang verbindet.
Vorzugsweise enthält die Schaltung eine Vergleichsschaltung, wobei ein Eingang mit dem Signalweg verbunden ist und ein anderer Eingang mit dem Testspannungsknoten verbunden ist.
Kurze Beschreibung der Zeichnungen
1–3 stellen Ausgangs-Grenzabtastzellenstrukturen nach dem Stand der Technik dar.
1A enthält drei Zeitdiagramme, die drei unterschiedliche Testbetriebe darstellen, die von der Ausgangs-Grenzabtastzellenstruktur nach dem Stand der Technik aus 1 durchgeführt werden.
3A enthält drei Zeitdiagramme, die drei verschiedene Testbetriebe darstellen, die von der Ausgangs-Grenzabtastzellenstruktur nach dem Stand der Technik aus 3 durchgeführt werden.
3B enthält drei Zeitdiagramme, die eine Folge von Testbetrieben darstellen, die von der Ausgangs-Grenzabtastzellenstruktur nach dem Stand der Technik aus 3 durchgeführt werden, um Kurzschlüsse am Ausgang des ICs zu entdecken und zu beseitigen.
4 stellt ein Beispiel für eine Ausgangs-Grenzabtastzellenstruktur dar, auf die bei der Beschreibung von Strukturen gemäß der vorliegenden Erfindung Bezug genommen wird.
4A enthält zwei Zeitdiagramme, die zwei unterschiedliche Testbetriebe darstellen, die von der Ausgangs-Grenzabtastzellenstruktur aus 4 durchgeführt werden.
4B enthält ein Zeitdiagramm, das einen weiteren Testbetrieb darstellt, der von der Ausgangs-Grenzabtastzellenstruktur aus 4 durchgeführt werden.
5 stellt ein Beispiel für Schaltungen zur Realisierung der Übertragungsgatter aus 4 dar.
6 stellt ein weiteres Beispiel für eine Ausgangs-Grenzabtastzellenstruktur dar, auf die bei der Beschreibung von Strukturen gemäß der vorliegenden Erfindung Bezug genommen wird.
6A enthält drei Zeitdiagramme, die drei zusätzliche Testbetriebe darstellen, die von der Ausgangs-Grenzabtastzellenstruktur aus 6 durchgeführt werden.
6B enthält zwei Zeitdiagramme, die zwei zusätzliche Testbetriebe darstellen, die von der Ausgangs-Grenzabtastzellenstruktur aus 6 durchgeführt werden.
7 stellt eine Ausgangs-Grenzabtastzellenstruktur nach dem Stand der Technik für die Verwendung mit einem Dreizustands-Ausgang dar.
8 stellt ein Beispiel für eine Ausgangs-Grenzabtastzellenstruktur dar, auf die bei der Beschreibung von Strukturen gemäß der vorliegenden Erfindung Bezug genommen wird und die mit einem Dreizustands-Ausgang verwendet wird.
9 stellt eine Ausgangs-Grenzabtastzellenstruktur nach dem Stand der Technik dar.
10 stellt ein Beispiel für eine Ausgangs-Grenzabtastzellenstruktur dar, auf die bei der Beschreibung von Strukturen gemäß der vorliegenden Erfindung Bezug genommen wird.
11 stellt ein weiteres Beispiel für eine Ausgangs-Grenzabtastzellenstruktur dar, auf die bei der Beschreibung von Strukturen gemäß der vorliegenden Erfindung Bezug genommen wird.
12 stellt eine Abwandlung der Struktur in 4 dar, die es gestattet, einen IC mit kurzgeschlossenen Ausgängen sicher in Betrieb zu nehmen.
13 stellt eine Abwandlung der Struktur in 6 dar, die es gestattet, einen IC mit kurzgeschlossenen Ausgängen sicher in Betrieb zu nehmen.
14 stellt ein weiteres Beispiel für eine Ausgangs-Grenzabtastzellenstruktur dar, auf die bei der Beschreibung von Strukturen gemäß der vorliegenden Erfindung Bezug genommen wird.
15 stellt ein weiteres Beispiel für eine Ausgangs-Grenzabtastzellenstruktur dar, auf die bei der Beschreibung von Strukturen gemäß der vorliegenden Erfindung Bezug genommen wird.
16 stellt ein weiteres Beispiel für eine Ausgangs-Grenzabtastzellenstruktur dar, auf die bei der Beschreibung von Strukturen gemäß der vorliegenden Erfindung Bezug genommen wird.
17–18 stellen Ausgangs-Grenzabtastzellensfizkturen nach dem Stand der Technik für die Verwendung mit analogen Schaltungen dar.
19–19B stellen ein weiteres Beispiel für Ausgangs-Grenzabtastzellenstrukturen gemäß der vorliegenden Erfindung für die Verwendung mit analogen Schaltungen dar.
20–20A stellen ein weiteres Beispiel für Ausgangs-Cnenzabtastzellenstrukturen gemäß der vorliegenden Erfindung für die Verwendung mit analogen Schaltungen dar.
21 stellt ein weiteres Beispiel für eine Ausgangs-Grenzabtastzellenstruktur gemäß der vorliegenden Erfindung für die Verwendung mit analogen Schaltungen dar.
22 stellt ein weiteres Beispiel für eine Ausgangs-Grenzabtastzellenstruktur gemäß der vorliegenden Erfindung für die Verwendung mit analogen Schaltungen dar.
23 stellt ein Beispiel für eine Alternative zur Anordnung der Schalter S3 und S4 in 19–22 dar.
Ausführliche Beschreibung der Erfindung
4 und 6 stellen Beispiele für eine Ausgangs-Grenzabtastzellenstruktur dar, die alle Merkmale der Ausgangs-Grenzabtastzellenstrukturen nach dem Stand der Technik der 1–3 enthalten, und zusätzlich ein verbessertes Verfahren zur Entdeckung und Beseitigung von Kurzschlüssen beinhalten, während sie wesentlich weniger Logik im Kernbereich des ICs benötigen. Die Grenzabtastzellen der 4 und 6 bieten die folgenden Verbesserungen gegenüber Grenzabtastzellen nach dem Stand der Technik: (1) verbesserte Funktionalität der Grenzabtastzellen, (2) verringerter Overhead der Grenzabtastzellenlogik und (3) verbesserter Schutz des Ausgangspuffers vor Kurzschlüssen. Die Grenzabtastzelle in 4 ist so gestaltet, dass nur die von IEEE 1149.1 geforderte Durchführung von Sample und Extest ausgeführt werden, während die Grenzabtastzelle in 6 so gestaltet ist, dass die erforderliche Durchführung von Sample und Extest und auch die optionale Durchführung von Intest ausgeführt werden.
In 4 enthält die Grenzabtastzellenlogik Mux1, Mem1, zwei Übertragungsgatter (TG1 und TG2) und einen Latchpuffer. Während in 4 Übertragungsgatter verwendet werden, könnten auch andere Signalübertragungs- oder -schaltelemente, wie z. B. dreizustandsfähige Puffer verwendet werden. Beispiele für eine Übertragungsgatteranordnung und einen dreizustandsfähigen Puffer, der als TG1 und TG2 dienen könnte, sind in 5 abgebildet. Die Mem2-Funktion nach dem Stand der Technik wird durch die Kombination von IC-Ausgangspuffer, Latchpuffer und TG2 realisiert. Die Mem2-Funktion und die Kernlogik des ICs teilen sich also die Verwendung des Ausgangspuffers des ICs. Die Mux2-Funktion der Beispiele nach dem Stand der Technik wird durch TG1 und TG2 realisiert. Der Ausgang des Ausgangspuffers des ICs ist mit dem Eingang des Latchpuffers verbunden. Der Ausgang des Latchpuffers ist mit dem Eingang des Ausgangspuffers des ICs verbunden. Bei dieser Anordnung erhält man einen sperrbaren Ausgangspuffer 40, wenn TG1 und TG2 deaktiviert sind. Die Sperrfunktion wird durch die Latchpuffer-Rückkopplung realisiert, die es dem Ausgang des Ausgangspuffers ermöglicht, den Eingang des Ausgangspuffers zu steuern.
Bei normalem Betrieb des ICs ist TG1 aktiviert, um Systemdaten an den Eingang des Ausgangspuffers zu leiten, und TG2 ist deaktiviert. Bei einem Testbetrieb des ICs ist TG2 aktiviert, um Testdaten von Mem1 an den Eingang des sperrbaren Ausgangspuffers 40 (der als Mem2 dient) zu leiten, und TG1 ist deaktiviert. Die Ausgabe des Latchpuffers ist so schwach gestaltet, dass bei einer Aktivierung von TG1 oder TG2 die Ausgabe des Latchpuffers von TG1 oder TG2 übersteuert werden kann. Wenn jedoch TG1 und TG2 deaktiviert sind, dann ist die Ausgabe des Latchpuffers ausreichend, um am Eingang des Ausgangspuffers einen logischen Zustand zu halten, der vom Ausgang des ICs rückgekoppelt wird, wodurch eine Sperrfunktion bereitgestellt wird, die die Funktion von Mem2 ausführt. Falls gewünscht, könnten TG1 und/oder TG2 im Ausgangspufferbereich des ICs implementiert werden, wodurch die Menge der Grenzabtastzellenlogik im Kernbereich des ICs auf lediglich Mux1 und Mem1 weiter verringert würde. Die Positionen von Mux2 und Mem2 sind in 4 umgedreht im Vergleich zu den Beispielen nach dem Stand der Technik in 1–3, d. h. die Mem2-Funktion (TG2, Latchpuffer und Ausgangspuffer) taucht nach der Mux2-Funktion (TG1 und TG2) auf.
Während der Sample-Durchführung befindet sich der IC in seinem normalen Betriebszustand, wobei Auswahl 2 TG1 aktiviert und Steuerung 2 TG2 deaktiviert. Das Steuerung 2 Signal ist während dem normalen Betriebszustand nicht aktiv und bleibt niedrig, um TG2 zu deaktivieren. Ein Weg, Steuerung 2 inaktiv zu halten, wäre, es während dem normalen Betriebszustand mit dem Signal Auswahl 2 zu versperren. In normalem Betriebszustand durchläuft die Ausgabe der Kernlogik des ICs (Systemdaten) durch TG1, um an den sperrbaren Ausgangspuffer 40 eingegeben und vom IC weggesteuert zu werden. Daher wird die Ausgabefunktion des ICs während dem normalen Betriebszustand durch die Grenzabtastzelle nicht beeinflusst, mit Ausnahme der von TG1 verursachten Verzögerung. Während dem Sample empfängt die Grenzabtastzelle Auswahl 1 und Steuerung 1 als Eingabe, um zuerst die von TG1 an Mux 1 ausgegebenen Systemdaten in Mem1 zu erfassen, und dann die erfassten Daten durch den seriellen Ausgang zur Überprüfung zu verschieben. Die Zellen nach dem Stand der Technik erfassen Systemdaten, die in Mux2 während der Sample-Phase eintreten, während die Grenzabtastzelle der 4 die Systemdaten erfasst, die TG1 verlassen. Ein Beispiel für die Grenzabtastzelle bei der Sample- Durchführung ist im Zeitdiagramm der 4A abgebildet. Dieses Zeitdiagramm ist das gleiche, wie das für Zellen nach dem Stand der Technik, außer dass Steuerung 2 während dem normalen Betrieb niedrig bleibt (und folglich auch während dem Sample), um sicherzustellen, dass TG2 nicht aktiviert wird.
Während der Extest-Durchführung deaktiviert Auswahl 2 TG1, wodurch die Kernlogik des ICs nicht in der Lage ist, Daten an den sperrbaren Ausgangspuffer 40 auszugeben. Wenn die Grenzabtastzelle in 4 zum ersten Mal Extest ausführt, muss die Ausgabe von Mem1 in den sperrbaren Puffer 40 geladen werden. Um dies zu erreichen wird ein Vorladesignal auf Steuerung 2 ausgegeben, um TG2 in die Lage zu versetzen, den booleschen Wert von Mem1 an den sperrbaren Ausgangspuffer 40 zu senden. Nachdem das Vorladesignal auf Steuerung 2 verschwunden ist, wird TG2 deaktiviert und der Latchpuffer wird verwendet, um den booleschen Wert am Ausgang des ICs zu halten. Dieses Vorladen des sperrbaren Ausgangspuffers ist erforderlich, wenn die Zelle zum ersten Mal in die Extest-Betriebsart eintritt. Nachdem die anfängliche Vorladefunktion ausgeführt ist, finden alle anderen logischen Übertragungen von Mem1 an den sperrbaren Ausgangspuffer so statt, wie die Übertragungen von Mem1 an Mem2 in den Grenzabtastzellen nach dem Stand der Technik beschrieben wurden, d. h. in Reaktion auf die Steuerung 2 Eingabe.
Im der Extest-Betriebszustand wird die Ausgabe des Latchpuffers in Mux1 eingegeben, um Daten zu erfassen und zu verschieben, während der sperrbare Ausgangspuffer 40 stabile Testdaten ausgibt. Wenn Mux1 an den Ausgang des Latchpuffers angeschlossen wird, dann kann die IC-Ausgabe wie bei der Grenzabtastzelle nach dem Stand der Technik in 3 beobachtet werden. Während Extest empfängt die Grenzabtastzelle Auswahl 1 und Steuerung 1 als Eingabe, um die Daten des IC-Ausgangspins in Mem1 zu erfassen und diese dann durch den seriellen Ausgang zur Überprüfung zu verschieben. Während Mem1 Daten erfasst und verschiebt wird TG2 durch Steuerung 2 deaktiviert, um es dem sperrbaren Ausgangspuffer 40 zu ermöglichen, die Testdaten am Ausgangspin stabil zu halten. Nachdem Mem1 seine Erfassungs- und Verschiebungsaufgaben beendet hat, enthält er neue Testdaten, die in den sperrbaren Ausgangspuffer 40 zu laden sind. Der sperrbare Ausgangspuffer 40 lädt die neuen Testdaten von Mem1 in Reaktion auf ein Signal in Steuerung 2. Wenn der sperrbare Ausgangspuffer 40 neue Testdaten empfängt, werden diese direkt an den Ausgangspin ausgegeben. Mem2 nach dem Stand der Technik gibt neue Testdaten an den Ausgangspin aus, indem die Daten erst über Mux2 geleitet werden, d. h. nicht direkt an den Ausgangspuffer. Ein Beispiel für die Grenzabtastzelle bei der Extest-Durchführung ist im Zeitdiagramm der 4A abgebildet. Es gilt zu beachten, dass das Vorladesignal in Steuerung 2, das oben so beschrieben wurde, dass es zu Beginn der Extest-Durchführung anfänglich den booleschen Wert von Mem1 an den sperrbaren Ausgangspuffer 40 überträgt, nicht im Zeitdiagramm der 4A abgebildet ist, sondern bereits stattgefunden hat, wenn die Extest-Durchführung der 4A beginnt. Es gilt auch zu beachten, dass die Zelle in 4 die zusätzlichen Mux3 und Auswahl 3 Signale nicht benötigt, die bei der Zelle in 3 nach dem Stand der Technik benötigt werden, um die Funktion zur Entdeckung und Beseitigung von Kurzschlüssen auszuführen.
In 6 enthält die Grenzabtastzellenlogik Mux1, Mem1, drei Übertragungsgatter (TG1, TG2 und TG3) und einen Latchpuffer. Die Grenzabtastzellen der 4 und 6 sind identisch, bis auf die Tatsache, dass in 6 TG3 zwischen den Ausgängen von TG1 und TG2 und den Eingang des sperrbaren Ausgangspuffers 40 eingefügt ist. Während TG1 und TG2 jede Art von Signalübertragungselement wie zum Beispiel in 5 gezeigt sein können, muss TG3 in der Lage sein, Signale bidirektional zu übertragen. Also müsste TG3 wie das Übertragungsgatterbeispiel in 5 oder wie ein anderes bidirektionales Signalübertragungselement funktionieren. Der Grund für das bidirektionale Verhalten von TG3 wird weiter unten beschrieben. Eins oder mehrere von TG1, TG2 und TG3 könnten als Teil des sperrbaren Ausgangspuffers 40 im Ausgangspufferbereich des ICs implementiert werden, um die Menge der Testlogik im Kernbereich des ICs auf lediglich Mux1 und Mem1 zu reduzieren.
Im normalen Betrieb des ICs sind TG1 und TG3 aktiviert, um Systemdaten an den Eingang des Ausgangspuffers zu leiten, und TG2 ist deaktiviert. Im Testbetrieb des ICs sind TG2 und TG3 aktiviert, um Testdaten von Mem1 an den Eingang des Ausgangspuffers zu leiten, und TG1 ist deaktiviert. Wenn TG3 aktiviert ist, übersteuert es die Ausgabe des Latchpuffers, um System- oder Testdaten an den Ausgangspin zu leiten. Wenn TG3 deaktiviert ist, erhält der Latchpuffer die Rückkopplung vom Ausgang des ICs an den Eingang des Ausgangspuffers aufrecht, um Testdaten am Ausgangspin zu sperren und zu halten.
Während der Sample-Durchführung befindet sich der IC im normalen Betriebszustand, wobei Auswahl 2 TG1 aktiviert, ein Übertragungssignal TG3 aktiviert und Steuerung 2 TG2 deaktiviert. Im normalen Betriebszustand wandert die Ausgabe der Kernlogik des ICs durch TG1 und TG3, um vom sperrbaren Ausgangspuffer 40 ausgegeben zu werden. Während Sample empfängt die Grenzabtastzelle Auswahl 1 und Steuerung 1 als Eingabe, um zuerst die von TG1 an Mux1 ausgegebenen Systemdaten in Mem1 zu erfassen, und dann die erfassten Daten durch den seriellen Ausgang zur Überprüfung zu verschieben. Diese Sample-Durchführung ist also die gleiche, wie für die Zelle in 4 beschrieben. Ein Beispiel für die Grenzabtastzelle aus 6 bei der Durchführung eines Samples ist im Zeitdiagramm in 6A abgebildet.
Während der Extest- Durchführung deaktiviert Auswahl 2 TG1, wodurch die Kernlogik des ICs nicht in der Lage ist, Daten an den sperrbaren Ausgangspuffer 40 auszugeben. Wenn die Grenzabtastzelle in 6 zum ersten Mal Extest ausführt, muss die Ausgabe von Mem1 in den sperrbaren Puffer 40 geladen werden. Um dies zu erreichen wird ein Vorladesignal auf den Signalen Steuerung 2 und Übertragung ausgegeben, das TG2 und TG3 in die Lage versetzt, den booleschen Wert von Mem1 an den sperrbaren Ausgangspuffer 40 zu senden. Nach dem Vorladen des sperrbaren Ausgangspuffers werden TG2 und TG3 deaktiviert, um es dem sperrbaren Ausgangspuffer zu ermöglichen, den vorgeladenen booleschen Wert am Ausgangspin aufrechtzuerhalten.
Während dem Erfassungsschritt der Extest-Durchführung wird TG2 von Steuerung 2 deaktiviert, und TG3 wird vorübergehend vom Übertragungssignal aktiviert, um zu ermöglichen, dass die Ausgabe des Latchpuffers über Mux1 in Mem1 erfasst wird. Nach dem Erfassungsschritt wird TG3 deaktiviert und der Verschiebungsschritt der Extest-Durchführung wird ausgeführt. Der sperrbare Ausgangspuffer 40 wird über die Rückkopplung vom Latchpuffer stabil gehalten. Das vorübergehende Aktivieren von TG3 durch das Übertragungssignal ermöglicht es, dass die IC-Ausgabe so erfasst wird, wie bei Grenzabtastzellen nach dem Stand der Technik in 3, aber ohne den Overhead der zusätzlichen Mux3 und Auswahl 3 Signale, die in der Zelle in 3 benötigt werden. Nachdem Mem1 seine Erfassungs- und Verschiebungs-Aufgaben beendet hat, enthält er neue Testdaten, die in den sperrbaren Ausgangspuffer 40 geladen werden. Der sperrbare Ausgangspuffer lädt (aktualisiert) die neuen Testdaten von Mem1 in Reaktion auf ein vorübergehendes Aktivieren von TG2 und TG3 durch die Signale Steuerung 2 und Übertragung. Der sperrbare Ausgangspuffer hält die neuen Testdaten am Ausgangspin wenn TG2 und TG3 nach der Datenübertragung deaktiviert werden.
Ein Beispiel für die Grenzabtastzelle in 6 bei der Extest-Durchführung ist im Zeitdiagramm von 6A abgebildet. Es gilt wieder zu beachten, dass die Vorladesignale in Steuerung 2 und Übertragung, die oben so beschrieben wurden, dass sie zu Beginn der Extest-Aufgaben anfänglich den booleschen Wert von Mem1 an den sperrbaren Ausgangspuffer 40 übertragen, nicht im Zeitdiagramm der 6A abgebildet sind, sondern bereits stattgefunden haben, wenn die Extest-Durchführung der 6A beginnt. Es gilt auch das bidirektionale Verhalten von TG3 während der Extest Erfassungs- und Aktualisierungsdurchführung zu beachten. Während der Erfassungsdurchführung wird TG3 vom Übertragungssignal aktiviert, um Daten vom sperrbaren Ausgangspuffer 40 über Mux1 an Mem1 zu leiten, während bei der Aktualisierungsdurchführung TG3 vom Übertragungssignal aktiviert wird, um Daten von Mem1 an den sperrbaren Ausgangspuffer 40 zu leiten.
Während der Intest-Durchführung in 6 deaktiviert Auswahl 2 TG1, wodurch die Kernlogik des ICs nicht in der Lage ist, Daten an den sperrbaren Ausgangspuffer 40 auszugeben. Wenn die Grenzabtastzelle in 6 zum ersten Mal in die Intest-Betriebsart eintritt, werden Testdaten von Mem1 auf dieselbe An wie bei der Extest-Durchführung beschrieben in den sperrbaren Ausgangspuffer 40 vorgeladen.
Während dem Erfassungsschritt der Intest-Durchführung wird TG1 von Auswahl 2 vorübergehend aktiviert, während TG2 und TG3 deaktiviert bleiben. Das vorübergehende Aktivieren von TG1 ermöglicht es, dass Systemdaten von der Kernlogik des ICs über Mux1 in Mem1 erfasst werden. Da TG3 deaktiviert ist, wird der Zustand des sperrbaren Ausgangspuffers 40 während dem Erfassungsschritt aufrechterhalten. Nach dem Erfassungsschritt wird TG1 auch wie TG2 und TG3 deaktiviert, während die erfassten Daten aus Mem1 verschoben werden. Das vorübergehende Aktivieren von TG1 durch Auswahl 2 ermöglicht es, dass die Systemdaten des ICs erfasst und verschoben werden, wie bei der Intest-Durchführung mit Grenzabtastzellen nach dem Stand der Technik der 1–3 beschrieben. Nachdem Mem1 seine Erfassungs- und Verschiebungsaufgaben beendet hat, enthält er neue Testdaten, die in den sperrbaren Ausgangspuffer 40 geladen (aktualisiert) werden. Der sperrbare Ausgangspuffer 40 lädt die neuen Testdaten von Mem1 in Reaktion auf ein vorübergehendes Aktivieren von TG2 und TG3 durch die Signale Steuerung 2 und Übertragung. Der sperrbare Ausgangspuffer 40 hält die neuen Testdaten am Ausgangspin, wenn TG2 und TG3 wieder deaktiviert werden. Ein Beispiel für die Grenzabtastzelle bei der Intest-Durchführung ist im Zeitdiagramm der 6A abgebildet. Es gilt wieder zu beachten, dass die Vorladesignale in Steuerung 2 und Übertragung, die oben so beschrieben wurden, dass sie zu Beginn der Intest-Durchführung anfänglich den booleschen Wert von Mem1 an den sperrbaren Ausgangspuffer 40 übertragen, nicht im Zeitdiagramm der 6A abgebildet sind, sondern bereits stattgefunden haben, wenn die Extest-Aufgaben der 6A beginnt.
Während die oben beschriebene An, Daten von Mem1 in den sperrbaren Ausgangspuffer 40 während Extest und Intest zu laden (aktualisieren) die bevorzugte An für den Schutz vor Ausgangspin-Kurzschlüssen ist (wie später beschrieben), ist auch ein alternatives Ladeverfahren möglich. Das alternative Verfahren ähnelt dem oben beschriebenen, außer, dass die Signale Steuerung 2 für die Zelle aus 4 und Steuerung 2 und Übertragung für die Zelle aus 6 aktiviert werden, um TG2 aus 4 bzw. TG2 und TG3 aus 6 unverzüglich zu aktivieren, wenn Extest oder Intest beginnt. Diese Bedingung bleibt während Extest und Intest gültig, außer, wenn Daten in Mem1 erfasst und verschoben werden. Bei Verwendung dieses alternativen Verfahrens geben TG2 (4) bzw. TG2 und TG3 (6) Mem1-Testdaten an den sperrbaren Ausgangspuffer 40 immer dann aus, wenn Mem1 nicht Daten erfasst und verschiebt. Während der Durchführung des Erfassens und Verschiebens werden Steuerung 2 bzw. Steuerung 2 und Übertragung so betrieben, wie es benötigt wird (zum Beispiel wie oben in Bezug auf 4 und 6 beschrieben), damit die entsprechenden Daten (Ausgabedaten bei Extest oder IC-Daten bei Intest) in Mem1 erfasst und verschoben werden. Nachdem die Erfassung und Verschiebung vollständig durchgeführt wurden, aktivieren die Signale Steuerung 2 bzw. Steuerung 2 und Übertragung TG2 bzw. TG2 und TG3, damit diese Testdaten an den sperrbaren Ausgangspuffer 40 leiten. An Stelle der vorher beschriebenen vorübergehenden Aktivierung von Steuerung 2 bzw. Steuerung 2 und Übertragung, um Mem1-Daten an den sperrbaren Ausgangspuffer 40 zu leiten, verwendet dieses alternative Verfahren andauernde Pegel auf Steuerung 2 bzw. Steuerung 2 und Übertragung, um Mem1-Daten ununterbrochen an den sperrbaren Ausgangspuffer zu übertragen, außer während der Erfassungs- und Verschiebungsdurchführung durch Mem1. Der Betrieb von Steuerung 2 bzw. Steuerung 2 und Übertragung unter Verwendung dieses alternativen Steuerungsverfahrens ist in den Zeitdiagrammen der 4B und 6B abgebildet.
Ein Vorteil bei der Verwendung von vorübergehenden Signalen Steuerung 2 bzw. Steuerung 2 und Übertragung im Vergleich dazu, sie auf Aktivierungspegel zu halten, besteht darin, dass die vorübergehende Aktivierung es TG2 bzw. TG2 und TG3 ermöglicht, während einer kurzen Zeitspanne Testdaten an den sperrbaren Ausgangspuffer 40 zu leiten, und es dem Latchpuffer ermöglicht, die Testdaten am Ausgangspin zu sperren und zu halten. Die Signale Steuerung 2 bzw. Steuerung 2 und Übertragung aktiviert zu halten, treibt TG2 bzw. TG2 und TG3 dazu, ununterbrochen Testdaten an den sperrbaren Ausgangspuffer 40 zu steuern, wodurch die Aktion zur Beseitigung von Kurzschlüssen des Rückkopplungsmerkmals des Latchpuffers übersteuert wird.
Wenn zum Beispiel am Ausgangspin des ICs ein Erdschluss vorhanden wäre und das Steuerungsverfahren mit vorübergehender Aktivierung dazu verwendet würde, eine logische Eins von Mem1 an den sperrbaren Ausgangspuffer 40 zu übertragen, würde der sperrbare Ausgangspuffer vorübergehend (während der Aktivierungszeit der Signale Steuerung 2 bzw. Steuerung 2 und Übertragung) den Ausgang auf eine logische Eins zwingen. Sobald jedoch die vorübergehende Steuerung nicht mehr aktiv ist, würde der sperrbare Ausgangspuffer 40 auf Grund der Ausgangsrückkopplung vom Latchpuffer unverzüglich von der Ausgabe einer logischen Eins auf die Ausgabe einer logischen Null umschalten, wodurch der Spannungskonflikt am Ausgangspin des ICs beseitigt würde. Wenn das alternative (andauernde) Steuerungsverfahren dazu verwendet würde, ununterbrochen eine logische Eins von Mem1 an den sperrbaren Ausgangspuffer 40 zu übertragen, dann würde der sperrbare Ausgangspuffer versuchen, den kurzgeschlossenen Ausgang ununterbrochen auf eine logische Eins zu zwingen, so lange wie die Signale Steuerung 2 bzw. Steuerung 2 und Übertragung auf hoch gesetzt sind. Der Vorteil des Verfahrens mit vorübergehender Aktivierung im Vergleich zum Verfahren mit andauernder Aktivierung ist also, dass dadurch die Zeit verkürzt wird, in der eine Kurzschlussbedingung (oder ein anderer Spannungskonflikt) bestehen kann, wodurch die Möglichkeit verringert wird, dass ein Ausgangspuffer beschädigt oder zerstört wird.
Die Grenzabtastzellen der 4 und 6 bieten einen verbesserten Schutz vor Kurzschlüssen im Vergleich zum Verfahren, das nach dem Stand der Technik in 3 angewendet wird. In 3 werden die Erdschlüsse oder Spannungskurzschlüsse (logische Null oder Eins) beseitigt, indem Gegenabtastfunktionen (Extest 1 und Extest 2) ausgeführt werden. Das Verfahren der 3 erlaubt es, dass ein kurzgeschlossener Ausgang für die Anzahl an TTKT-Perioden bestehen kann, die benötigt werden, um von der Aktualisierung von Testdaten in Extest 1 zur Aktualisierung von Testdaten in Extest 2 zu kommen. Wenn man die IEEE 1149.1 Standardzeitplanung als Beispiel nimmt, müssen zwischen den oben aufgeführten Aktualisierungsschritten von Extest 1 und Extest 2 mindestens vier TTKT-Perioden vergehen. Unter Verwendung der Grenzabtastzelle nach dem Stand der Technik aus 3 besteht ein Kurzschluss an einem Ausgangspin mindestens 4 TTKT-Perioden lang. TTKT-Frequenzen können von Einzelschrittraten von z. B. 1 Hertz bis hin zu freischwingenden Raten von z. B. 20 Megahertz reichen. Während ein Ausgangspuffer mit niedriger Spannung eventuell in der Lage ist, einen Kurzschluss über eine gewisse Dauer auszuhalten, ohne vollständig zerstört zu werden, kann dies ein Ausgangspuffer mit hoher Spannung vielleicht nicht. Selbst wenn ein Ausgangspuffer nach einem Kurzschluss für 4 TTKT-Perioden scheinbar normal arbeitet, kann er durch den Kurzschluss dermaßen abgebaut haben, dass seine Lebenserwartung im Einsatz erheblich zurückgeht, wodurch frühe und unerwartete Systemfehler verursacht werden können. Außerdem können Kurzschlüsse an mehreren Pins auftreten, die dazu führen, dass mehrere Ausgangspuffer zwischen Aktualisierungsschritten beansprucht werden, wodurch sich Wärme im IC aufbaut.
Unter Verwendung der Grenzabtastzellen in 4 und 6 verringert der sperrbare Ausgangspuffer 40, wenn er in Verbindung mit dem Steuerungsverfahren mit vorübergehender Aktivierung von Steuerung 2 (4) bzw. Steuerung 2 und Übertragung (6) verwendet wird, die Zeit erheblich, in der ein Ausgangspuffer zu einer Kurzschlussbedingung gezwungen werden kann. Die Signale Steuerung 2 bzw. Steuerung 2 und Übertragung können zum Beispiel dazu gebracht werden, TG2 bzw. TG2 und TG3 nur für eine halbe TTKT-Periode während der Aktualisierung vorübergehend zu aktivieren. Nach der vorübergehenden Aktualisierungsaktivierung liefert der Latchpuffer eine Rückkopplung, um mögliche Kurzschlussbedingungen an den Ausgängen unverzüglich zu beseitigen. Aus dem Vergleich der Kurzschluss-Beseitigungszeiten der Grenzabtastzelle aus 3 (4 TTKT-Perioden) und der Zellen aus 4 und 6 (1/2 TTKT-Periode) ergibt sich, dass die Zellen der vorliegenden Erfindung Kurzschlüsse in 12,5% der Zeit beseitigen, die eine Zelle nach dem Stand der Technik benötigt, um Kurzschlüsse zu beseitigen. Folglich verringert die Erfindung die Wahrscheinlichkeit, dass Ausgangspuffer während der Durchführung von Extest oder Intest abbauen oder zerstört werden. Der Grund für diese Verbesserung liegt darin, dass der sperrbare Ausgangspuffer 40 unverzüglich und asynchron logische Unterschiede zwischen dem Eingang und dem Ausgang des Ausgangspuffers korrigiert, indem der Latchpuffer als Rückkopplungsmechanismus verwendet wird.
Wenn Dreizustands-Ausgangspuffer (3S) in ICs verwendet werden, dann werden Grenzabtastzellen nach dem Stand der Technik aus 1 am Dateneingang und am Dreizustands-Steuerungseingang des Dreizustands-Ausgangspuffers platziert, wie in 7 abgebildet. Diese Grenzabtastzellen ermöglichen es, Systemdaten und Dreizustandssteuerung an den Dreizustandspuffer einzugeben.
8 zeigt ein Beispiel, wie eine Grenzabtastzelle ähnlich wie 4 für die Steuerung von Dreizustands-Ausgangspuffern verwendet werden kann. Während dem normalen Betrieb wird der Dreizustandspuffer (3S) aus 8 vom der 3S-Steuerungsausgang der Kernlogik des ICs aktiviert oder deaktiviert. Im Testbetrieb wird der Dreizustandspuffer (3S) von den Testdaten, die im sperrbaren Ausgangspuffer 81 der Grenzabtastzelle 80 aus 8 gespeichert sind, aktiviert oder deaktiviert. Es gilt zu beachten, dass die Grenzabtastzelle 80 aus 8 an Stelle des Ausgangspuffers des ICs, wie in 4 und 6 abgebildet, einen normalen Datenpuffer 82 für die Erzeugung der sperrbaren Ausgabe verwendet. Der Betrieb der Zelle 80 aus 8 ist der gleiche, wie in 4 beschrieben. Obwohl die Grenzabtastzelle 80 einen normalen Datenpuffer 82 für die Erzeugung der Mem2-Funktion verwendet, anstatt den Ausgangspuffer des ICs wie in 4 und 6 abgebildet zu verwenden, benötigt die Zelle 80 trotzdem weniger Logik als die Zellen nach dem Stand der Technik in 1 und 7, auch ohne die Verwendung des Ausgangspuffers als Teil der Zelle.
9 zeigt ein Beispiel dafür, wie die Grenzabtastzelle nach dem Stand der Technik aus 1 für Eingänge von ICs verwendet wird. Während dem normalen Betrieb des ICs leitet die Zelle Daten vom Ausgang des Eingangspuffers über Mux2 an die Kernlogik des ICs. Während dem Testbetrieb leitet die Zelle Testdaten von Mem2 über Mux2 an die Kernlogik des ICs. In beiden Betriebsarten können Systemdaten des Eingangspuffers erfasst und aus Mem1 verschoben werden, wie vorher unter Bezug auf die Sample-Durchführung beschrieben. Während dem Testbetrieb ermöglicht es der Zelltyp aus 9, die Eingabe an die Kernlogik des ICs zwischen der Durchführung von Aktualisierungen unter Verwendung von Mem2 und Mux2 in einem stabilen Zustand zu halten. Dieses Stabilhalten von Testdaten ist bei asynchronen Eingaben an ICs wichtig, wie z. B. Resets, Aktivierungen usw. Ein bekanntes Problem dieses Ansatzes ist, dass das Ausnutzen der starken Ansteuerungsfähigkeit des Ausgangs des Eingangspuffers verhindert wird, da der Ausgang von Mux2 die Kernlogik treibt. In vielen Fällen wird ein großer Datenpuffer 90 (in gestrichelten Linien eingezeichnet) am Ausgang von Mux2 benötigt, um die benötigte Ansteuerung der Kernlogik zu liefern. Dieser hoch ansteuernde Datenpuffer 90 vergrößert den Logik-Overhead und führt zu einer zusätzlichen Verzögerung im Eingabe-Datensignalweg.
10 stellt ein Beispiel einer Grenzabtastzelle dar, die an einem IC-Eingang implementiert ist. Die Grenzabtastzelle wird in zwei Teilen gezeigt. Der erste Teil 100 enthält Mux1, Mem1 und TG2, der zweite Teil 101 enthält TG1 und einen sperrbaren Eingangspuffer 103, der den Eingangspuffer des ICs und einen Latchpuffer umfasst. Während die Schaltungselemente der Grenzabtastzelle der 10 überall im IC platziert werden können, ist im Beispiel der 10 der erste Teil 100 im Kernlogikbereich des ICs implementiert, und der zweite Teil 101 ist im Eingangspufferbereich des ICs implementiert. Die Mem2-Funktion der Grenzabtastzelle nach dem Stand der Technik aus 9 wird in der Eingangs-Grenzabtastzelle aus 10 durch die Kombination aus TG2, Eingangspuffer des ICs und Latchpuffer realisiert. Auch wird die Mux2-Funktion der Grenzabtastzelle nach dem Stand der Technik aus 9 in 10 durch TG1 und TG2 realisiert.
Während Sample wird TG1 von Auswahl 2 aktiviert, um Daten über den Eingangspuffer an die Kernlogik des ICs einzugeben, und TG2 wird von Steuerung 2 deaktiviert. Auswahl 1 und Steuerung 1 Eingaben können angewendet werden, damit die Datenausgabe von TG1 erfasst und aus Mem1 verschoben werden kann, um die Sample-Durchführung zu ermöglichen. Während Extest wird TG1 durch Auswahl 2 aktiviert, damit Mem1 Daten erfassen und verschieben kann, die an den IC in Reaktion auf die Signale Auswahl 1 und Steuerung 1 eingegeben werden. Während Intest wird TG1 durch Auswahl 2 deaktiviert, um externe Signalinterferenzen zu blockieren, während Mux1, Mem1 und TG2 analog zur vorher beschriebenen Zelle der 4 betrieben werden, um (1) Testdaten vom Ausgang des sperrbaren Eingangspuffers 103 zu erfassen, (2) Daten vom seriellen Eingang zum seriellen Ausgang zu verschieben und (3) den Eingang des sperrbaren Eingangspuffers 103 mit neuen Testdaten zu aktualisieren, die dann an die Kernlogik des ICs eingegeben werden. Am Anfang des Intest werden Daten von Mem1 in den sperrbaren Eingangspuffer vorgeladen, und zwar auf dieselbe Weise, wie der sperrbare Ausgangspuffer 40 vorgeladen wird, wie vorher unter Bezug auf 4 beschrieben. Die Zelle in 10 ermöglicht es dem Eingangspuffer, die Kernlogik zu steuern, und beseitigt somit den Bedarf für den zusätzlichen hoch ansteuernden Datenpuffer 90 aus 9 und die durch ihn ausgelöste Signalverzögerung.
11 stellt ein weiteres Beispiel einer Grenzabtastzelle dar, die an einem Eingang eines ICs implementiert ist. Die Grenzabtastzelle in 11 ähnelt der Zelle aus 10, außer, dass der zweite Teil 111 TG3 am Eingang des sperrbaren Eingangspuffers 103 enthält. TG3 ermöglicht es der Zelle in 11 einen sicheren booleschen Wert an die Kernlogik des ICs während Extest einzugeben. Die Mem2-Funktion der Grenzabtastzelle nach dem Stand der Technik aus 9 wird in der Eingangs-Grenzabtastzelle aus 11 durch die Kombination von TG2, TG3, dem Eingangspuffer des ICs und dem Latchpuffer verwirklicht. Auch die Mux2-Funktion der Grenzabtastzelle nach dem Stand der Technik aus 9 wird in 11 durch TG1, TG2 und TG3 verwirklicht.
Während dem Sample werden TG1 und TG3 von Auswahl 2 und Übertragung aktiviert, um Daten an die Kernlogik des ICs über den Eingangspuffer einzugeben, und TG2 wird von Steuerung 2 deaktiviert. Eingaben von Auswahl 1 und Steuerung 1 können angewendet werden, damit die Datenausgabe von TG1 erfasst und aus Mem1 verschoben werden kann, um die Sample-Durchführung zu ermöglichen. Während Extest wird TG1 von Auswahl 2 aktiviert, um es Mem1 zu ermöglichen, Daten, die in Reaktion auf die Signale Auswahl 1 und Steuerung 1 an den IC eingegeben werden, zu erfassen und zu verschieben. Im Extest wird TG3 durch Übertragung deaktiviert, um es dem sperrbaren Eingangspuffer 103 zu ermöglichen, während der Durchführung von Erfassung und Verschiebung stabile Daten für die Kernlogik des ICs vorzuhalten, wodurch verhindert wird, dass die Kernlogik die während dem Test an den Eingangspin eingegebene Logik bemerkt. Das Übertragungssignal kann so gesteuert werden, dass es ununterbrochen sichere Daten für die Kernlogik vorhält, oder es kann in Verbindung mit Steuerung 2 und TG2 so gesteuert werden, dass es den sperrbaren Eingangspuffer 103 am Ende jeder Abtastdurchführung mit neuen Testdaten von Mem1 aktualisiert. Während Intest wird TG1 durch Auswahl 2 deaktiviert, um externe Signalinterferenzen zu blockieren, während Mux1, Mem1, TG2 und TG3 analog zur vorher beschriebenen Zelle aus 6 betrieben werden, um (1) Testdaten vom Ausgang des sperrbaren Eingangspuffers 103 zu erfassen, (2) Daten vom seriellen Eingang zum seriellen Ausgang zu verschieben und (3) den sperrbaren Eingangspuffers 103 mit neuen Testdaten zu aktualisieren, die dann an die Kernlogik des ICs eingegeben werden. Am Anfang des Intest oder Extest werden TG2 und TG3 so betrieben, dass sie Daten von Mem1 in den sperrbaren Eingangspuffer 103 vorladen, und zwar auf dieselbe Art, wie der sperrbare Eingangspuffer 40 vorgeladen wird, wie vorher mit Bezug auf 6 beschrieben. Die Implementierung der Grenzabtastzelle aus 11 ermöglicht es dem Eingangspuffer, die Kernlogik zu steuern, und beseitigt somit den Bedarf für den zusätzlichen hoch ansteuernden Datenpuffer 90 aus 9 und die durch ihn ausgelöste Signalverzögerung.
Die oben beschriebene Erfindung bietet folglich Vorteile, die folgendes beinhalten: In 4 verwirklicht die Kombination aus TG2, Latchpuffer und Ausgangspuffer die Mem2-Funktion der Grenzabtastzellen nach dem Stand der Technik, wodurch der Testlogik-Overhead erheblich verringert wird; in 6 verwirklicht die Kombination aus TG2 und TG3, Latchpuffer und Ausgangspuffer die Mem2-Funktion der Grenzabtastzellen nach dem Stand der Technik, wodurch der Testlogik-Overhead erheblich verringert wird; TG1 und/oder TG2 aus 4 bzw. TG1 und/oder TG2 und/oder TG3 aus 6 können in den Ausgangspufferbereich des ICs integriert werden, um die Grenzabtastlogik, die in der Kernlogik des ICs benötigt wird, auf lediglich Mem1 und Mux1 zu verringern; in 4 verwirklichen TG1 und TG2 die Mux2-Funktion der Grenzabtastzellen nach dem Stand der Technik, wodurch der Testlogik-Overhead erheblich verringert wird; in 6 verwirklichen TG1, TG2 und TG3 die Mux2-Funktion der Grenzabtastzellen nach dem Stand der Technik, wodurch der Testlogik-Overhead erheblich verringert wird; die Grenzabtastzellen aus 4 und 6 ermöglichen es mit Hilfe des Latchpuffer-Rückkopplungspfads, dass der Logikzustand des Ausgangspins des ICs getestet werden kann, ohne einen dritten Multiplexer, eine dritte Auswahlsteuerung und eine Kurzschluss-Extest-Durchführung hinzufügen zu müssen, wie es in der Zelle nach dem Stand der Technik aus 3 nötig ist; TG3 aus 6 ist bidirektional, wodurch Ausgangspindaten während Extest-Erfassungs-Durchführungen an Mem1 geleitet werden können, und wodurch Mem1-Daten während Extest- oder Intest-Aktualisierungs-Durchführungen an den sperrbaren Ausgangspuffer des Ausgangspins geleitet werden können; der sperrbare Ausgangspuffer ermöglicht eine unverzügliche und asynchrone Beseitigung von Spannungspegelkonflikten am Ausgang des ICs des Ausgangspuffers; ein normaler Datenpuffer kann an Stelle des Ausgangspuffers des ICs verwendet werden, um die Funktion von Mem2 zu verwirklichen, wie aus 6 ersichtlich; die Ausgangs-Grenzabtastzellenstrukturen der 4 und 6 können so angepasst werden, dass sie an den Eingängen des ICs verwendet werden können, wie in 10 und 11 gezeigt; die Mem2-Funktion von Eingangs-Grenzabtastzellen nach dem Stand der Technik kann verwirklicht werden, indem entweder TG2 und ein Rückkopplungs-Latchpuffer (10) oder TG2 und ein Rückkopplungs-Latchpuffer und TG3 (11) in Kombination mit dem Eingangspuffer des ICs verwendet werden; die Mux2-Funktion der Eingangs-Grenzabtastzellen nach dem Stand der Technik kann durch TG1 und TG2 (10) oder TG1, TG2 und TG3 (11) verwirklicht werden; und die Eingangs-Grenzabtastzellen der 10 und 11 ermöglichen es dem Eingangspuffer des ICs, die Kernlogik zu steuern, wodurch der Bedarf an einem hoch ansteuernden Datenpuffer am Ausgang von Mux2, der bei Zellen nach dem Stand der Technik benötigt wird, beseitigt wird.
Leiterplatten und andere Multichip-Module, die mehrere ICs umfassen, werden herkömmlicher Weise mit der Testlogik der ICs gestartet, die so konfiguriert sind, dass der IC in seinem normalem Betriebszustand eintritt, wobei zum Beispiel die Kernlogik des ICs direkt mit dem Ausgangspuffer des ICs verbunden ist, um Daten weg zu senden. Eine neu hergestellte Leiterplatte oder andere neu hergestellte Multichip-Module können jedoch Fehler beinhalten, die dazu führen, dass einer oder mehrere Ausgangspins des ICs einen Erdschluss aufweisen, oder einen Kurzschluss in der Versorgungsspannung oder mit anderen IC-Pins haben. Wenn derartige Fehler beim Zeitpunkt der ersten Inbetriebnahme des neu hergestellten Multichip-Moduls auftreten, dann könnten die Ausgangspuffer, die die IC-Pins steuern, die direkt mit der Kernlogik des ICs verbunden sind, durch die Kurzschlüsse beschädigt werden, bevor die Tests durchgeführt werden können. Die Grenzabtastzellen aus 4 und 6 verhindern, dass ein IC Daten durch Ausgangspuffer ausgibt, bis der Test auf Kurschlüsse durchgeführt wurde.
12 stellt eine Grenzabtastzelle dar, deren Struktur und Betrieb mit der Zelle in 4 identisch ist, bis auf die Ausnahme, dass TG1 von einem Signal gesteuert wird, das von einem AND-Gatter 120 an Stelle des Signals Auswahl 2 ausgegeben wird. Das AND-Gatter empfängt zwei Eingaben, Auswahl 2 und Deaktivieren. Alle Signale, die vorher mit Bezug auf 4 beschrieben wurden, arbeiten auf dieselbe Weise in 12. Das Deaktivieren Signal und das AND-Gatter stellen den Unterschied zwischen 4 und 12 dar. Das AND-Gatter ist kein benötigtes Teil in jeder Grenzabtastzelle, sondern es ist ein einzelnes Gatter, dessen Ausgabe an mehrere Ausgangs-Grenzabtastzellen im IC eingegeben wird.
Wenn der IC in Betrieb genommen wird, wird das Deaktivieren Signal auf niedrig gesetzt. Die Quelle des Deaktivieren Signals könnte ein Eingangspin des ICs sein. Wenn Deaktivieren bei Inbetriebnahme auf niedrig gesetzt ist, dann wird der sperrbare Ausgangspuffer 40 nicht von der Kernlogik des ICs getrieben, sondern der Ausgang des ICs geht in einen stabilen Zustand über in Reaktion auf Rückkopplung vom Latchpuffer. Wenn ein Erdschluss am Ausgang des ICs bestünde, dann wäre der stabile Zustand eine logische Null. Wenn ein Kurzschluss in der Versorgungsspannung am Ausgang des ICs vorläge, dann wäre der stabile Zustand eine logische Eins. Wenn kein Kurzschluss vorläge, dann wäre der stabile Zustand der logische Zustand, der vom Latchpuffer eingegeben wird. Der Latchpuffer könnte mit Hysterese ausgestattet sein, um eine Oszillation des sperrbaren Ausgangspuffers 40 zu verhindern, wenn der Ausgang des ICs keinen Erdschluss oder Kurzschluss in den Versorgungsspannungen aufweist.
Da das niedrige Deaktivieren Signal nur dazu dient, die Kernlogik vom Ausgangspuffer über TG1 zu isolieren, beeinflusst es die Extest-Durchführung nicht, wie oben in Bezug auf 4 beschrieben. Nachdem der IC also wie beschrieben in Betrieb genommen wurde, kann eine Extest-Durchführung ausgeführt werden, wie in Bezug auf 4 beschrieben. Sobald die Extest-Durchführung begonnen hat, werden die Grenzabtastzellen betrieben, um nach kurzgeschlossenen Ausgängen zu suchen. Es ist wichtig, anzumerken, dass der Extest-Teil der Grenzabtastzelle durch das Deaktivieren Signal nicht deaktiviert wird, sondern nur TG1. Wenn Kurzschlüsse entdeckt werden, werden diese repariert. Nach der Reparatur von Kurzschlüssen, oder nachdem festgestellt wurde, dass keine Kurzschlüsse vorliegen, wird der IC in seinen normalen Betriebszustand überführt, um seine Funktion zu aktivieren, d. h. die Grenzabtastzelle wird in normalen Betriebszustand versetzt und das Deaktivieren Signal wird deaktiviert. Diese Folge von Inbetriebnahme über die Deaktivierung des Ausgangs über die Extest-Durchführung bis hin zum normalen Betrieb (wenn die Tests bestanden wurden) liefert eine Möglichkeit, Ausgänge von ICs davor zu schützen, durch die herkömmliche Art der Inbetriebnahme, die bei Grenzabtastzellen nach dem Stand der Technik verwendet wird, Schaden zu nehmen. Dieses Verfahren verhindert, dass Ausgänge von ICs jemals Spannungskonflikten ausgesetzt werden, da die Ausgangspuffer erst von der Kernlogik des ICs gesteuert werden, wenn die Extest-Durchführung ausgeführt wurde, um sicherzugehen, dass keine Kurzschlüsse an den Ausgängen vorliegen, oder um Kurzschlüsse zu identifizieren und diese zu reparieren.
Das Deaktivieren Signal muss nur bei der ersten Inbetriebnahme einer neu hergestellten Leiterplatte, die ICs enthält, verwendet werden. Nachdem die ICs auf der Leiterplatte auf Kurzschlüsse getestet wurden, kann die Quelle des Deaktivieren Signals (z. B. ein Pin) deaktiviert oder entfernt werden, so dass zukünftige Inbetriebnahmen dazu führen, dass der IC unverzüglich in seinen normalen Betriebszustand eintritt. Alternativ hierzu kann das Deaktivieren Signal jedoch auch nach Wunsch verwendet werden, zum Beispiel, jedes Mal, wenn die Leiterplatte in Betrieb genommen wird oder selektiv, wenn die Leiterplatte in Betrieb genommen wird.
13 stellt dar, wie die Grenzabtastzelle aus 6 aufgebaut werden kann, um die sichere Inbetriebnahme zu integrieren. Wie bei der Zelle in 12 verhindert das Deaktivieren Signal nicht, dass die Zelle aus 13 die Extest-Durchführung ausführt, es deaktiviert lediglich TG1.
Die oben beschriebenen Schaltungen bieten also Vorteile, die folgendes beinhalten: Ein Kurzschluss-Testverfahren und eine Schutzmethode für neu hergestellte Leiterplatten oder Multichip-Module; ein Deaktivieren Merkmal, um zu ermöglichen, dass Ausgangspins von ICs bei der Inbetriebnahme auf sich nicht widersprechende Zustände gehen; Testen auf Kurzschlüsse bevor der IC in die Lage versetzt wird, in seinen normalen Betriebszustand einzutreten; eine Folge von Schritten bei der Inbetriebnahme, um sicherzustellen, dass keine Kurzschlüsse an Ausgangspins des ICs vorliegen; und in den Ausgangspuffer des ICs integrierte Rückkopplung, und die Fähigkeit, den Ausgang der Kernlogik zu deaktivieren, um eine sichere Inbetriebnahme des ICs zu ermöglichen, selbst wenn die Ausgänge kurzgeschlossen sind.
14 stellt einen alternativen Aufbau einer Ausgabezelle dar, die eine Durchführung von Sample, Extest und Intest bietet, ohne TG3 aus 6 verwenden zu müssen, wodurch dessen Verzögerung der Signale sowohl während dem Testbetrieb als auch während dem normalen Betrieb des ICs beseitigt wird. Die Ausgabezelle aus 14 verwendet einen Multiplexer mit drei Eingängen (Mux1) und zusätzliche Auswahlsteuersignale (Eingangsauswahl) an Stelle des Mux1 mit zwei Eingängen der 4 und 6. Mux1 der 14 empfängt eine Eingabe von der Kernlogik (Systemdaten), eine Eingabe vom sperrbaren Ausgangspuffer 40 und die serielle Eingabe. Die direkte Eingabe von Systemdaten von der Kernlogik in Mux1 beseitigt den Bedarf für die Signalisolierungsfähigkeit, die von TG3 in 6 während Intest bereitgestellt wird. Beim Sample wird TG1 der 14 aktiviert und TG2 wird deaktiviert, um einen normalen Systemdatenfluss zu ermöglichen. Während der Sample-Durchführung wird Mux1 so gesteuert, dass er die Systemdaten an Mem1 zum Erfassen und Verschieben eingibt, wie vorher beschrieben. Beim Extest wird TG1 der 14 deaktiviert und TG2 wird betrieben, wie vorher beschrieben, um Testdaten im sperrbaren Ausgangspuffer 40 zu aktualisieren. Während der Extest-Durchführung wird Mux1 so gesteuert, dass er die Daten des Ausgangspins an Mem1 zum Erfassen und Verschieben eingibt, wie vorher beschrieben. Beim Intest wird TG1 der 14 deaktiviert und TG2 wird betrieben, wie vorher beschrieben, um Testdaten im sperrbaren Ausgangspuffer zu aktualisieren. Während der Intest-Durchführung wird Mux1 so gesteuert, dass er die Systemdaten an Mem1 zum Erfassen und Verschieben eingibt, wie vorher beschrieben.
In der Beispielzelle der 14 ist es für das Erfassen der System- und Testdatensignale während Sample und Intest nicht erforderlich, dass die Signale durch TG1 fließen, während die Zellen der 4 und 6 System- und Testdatensignale erfassen und verschieben können, die durch TG1 während der Sample- und Intest-Durchführung fließen, wodurch der TG1-Signalweg verifiziert wird. Eine spezielle Testdurchführung für den TG1-Signalweg kann jedoch definiert werden, um es Mux1 der 14 zu ermöglichen, System- oder Testdaten von der Ausgabe von TG1 zu erfassen und zu verschieben.
15 stellt einen alternativen Aufbau einer Eingangszelle dar, die Durchführungen von Sample, Extest und Intest bietet, ohne TG3 aus 11 verwenden zu müssen, wodurch dessen Verzögerung der Signale sowohl während dem Testbetrieb als auch während dem normalen Betrieb des ICs beseitigt wird. Die Ausgabezelle aus 15 verwendet einen Multiplexer mit drei Eingängen (Mux1) und zusätzliche Auswahlsteuersignale (Eingangsauswahl) an Stelle des Mux1 mit zwei Eingängen der 10–11. Mux1 der 15 empfängt eine Eingabe vom Eingangspin, eine Eingabe vom sperrbaren Eingangspuffer 103 und die serielle Eingabe. Die direkte Eingabe der Daten des Eingangspins in Mux1 beseitigt den Bedarf für die Signalisolierungsfähigkeit, die von TG3 in 11 während Extest bereitgestellt wird, da in der Zellenanordnung der 15 TG1 diese Funktion liefert. Beim Sample wird TG1 der 15 aktiviert und TG2 wird deaktiviert, um einen normalen Systemdatenfluss zu ermöglichen. Während der Sample-Durchführung wird Mux1 so gesteuert, dass er die Daten vom sperrbaren Eingangspuffer 103 an Mem1 zum Erfassen und Verschieben eingibt, wie vorher beschrieben. Beim Extest wird TG1 der 15 deaktiviert und TG2 wird betrieben, um Testdaten von Mem1 im sperrbaren Eingangspuffer zu aktualisieren, wie vorher mit Bezug auf 11 beschrieben. Während der Extest-Aufgaben wird Mux1 so gesteuert, dass er die Daten des Eingangspins an Mem1 zum Erfassen und Verschieben eingibt, wie vorher beschrieben. Beim Intest wird TG1 der 15 deaktiviert und TG2 wird betrieben, um Testdaten von Mem1 im sperrbaren Eingangspuffer 103 zu aktualisieren, wie vorher beschrieben. Während der Intest-Aufgaben wird Mux1 so gesteuert, dass er Systemdaten vom Ausgang des sperrbaren Eingangspuffers 103 an Mem1 zum Erfassen und Verschieben eingibt, wie vorher mit Bezug auf 11 beschrieben.
In 16 ist eine Zelle abgebildet, die der aus 15 ähnelt und separate Verbindungen aufweist, um den Ausgang von TG2 an den Eingang des sperrbaren Eingangspuffers 103 zu koppeln, und um den Ausgang des sperrbaren Eingangspuffers an den Eingang von Mux1 zu koppeln. Der Betrieb der Zelle ist der gleiche, wie in 15. Der einzige Unterschied ist, dass die Durchführung der Datenaktualisierung von Mem1 an den sperrbaren Eingangspuffer (über TG2) und die Durchführung der Erfassung der Daten vom spenbaren Eingangspuffer in Mem1 über unterschiedliche Verbindungen stattfinden (d. h. separate und eindeutige Signalwege) anstatt über dieselbe Verbindung (d. h. ein gemeinsamer Signalweg) wie bei der Zelle der 15 dargestellt. In 15 werden die Daten, die vom sperrbaren Eingangspuffer 103 ausgegeben werden, über den Rückkopplungspfad durch den Latchpuffer in Mem1 erfasst, während in 16 die Daten, die vom sperrbaren Eingangspuffer 103 ausgegeben werden, über die direkte Verbindung zwischen dem Ausgang des sperrbaren Eingangspuffers und Mux1 in Mem1 erfasst werden. Einige Beispiele der Vorteile, die eine separate Verbindung für die Aktualisierung der Daten im und das Erfassen von Daten vom sperrbaren Eingangspuffer mit sich bringt, sind: (1) die Möglichkeit, den Eingangspuffer zu testen, da über separate Verbindungen mit den Mux1/Mem1/TG2 Testschaltungen die Eingabe steuerbar und die Ausgabe beobachtbar ist, und (2) eine Verringerung der Last, die von TG1 gesteuert wird (Mux1-Eingang wird von dieser Last entfernt), wodurch der Eingangssignaldurchsatz vom Eingangspin durch TG1 an den sperrbaren Eingangspuffer 103 verbessert wird.
Die Eingabe- und Ausgabezellen der 14, 15 und 16 bieten dieselben Vorteile, wie für die Zellen der 4, 6, 10 und 11 beschrieben. Die Ausgabezelle der 14 kann auch so gesteuert werden, wie mit Bezug auf die Ausgabezelle in 12 beschrieben, um einen Schutz vor Kurzschlüssen bei der Inbetriebnahme zu liefern.
Während die Ausführungen bisher auf die Beschreibung der Verwendung der neuen Grenzabtastzellen in digitalen Schaltkreisen begrenzt waren, gelten Konzepte der Erfindung auch für analoge Schaltkreise. Heutzutage werden analoge Grenzabtastzellen in einem IEEE Standard entwickelt, der P1149.4 genannt wird. Der analoge Testansatz, der von IEEE P1149.4 vorgeschlagen wird, wird in einem Dokument von Parker mit dem Titel „Structure and Metrology for an Analog Testability Bus", veröffentlicht im Oktober 1993 auf Seiten 309–320 in den 1993 International Test Conference Proceedings, beschrieben. Das Dokument von Parker stellt ein analoges Grenzabtastverfahren vor, das dem digitalen Grenzabtasttesten dahingehend ähnlich ist, dass analoge Grenzabtastzellen an analogen Ausgängen für die Ausgabe von logischen Zuständen bestimmt sind, und analoge Eingangszellen auf verbundenen analogen Eingängen erfassen diese logischen Zustände, um die Verbindung zwischen Ausgang und Eingang zu verifizieren.
17 stellt die Grundidee des Dokuments von Parker für analoge Grenzabtastzellen an den Ein- und Ausgängen eines analogen Schaltkreises dar. Eine digitale Testdurchführung beinhaltet Schalter, die in 17 Kerntrennung (CD), V und G genannt werden, und einen digitalen Empfänger (DR). In 18 enthält eine detaillierte Skizze der analogen Grenzabtastzelle des Dokuments von Parker die Abtastzellen C3 und C4 für die Steuerung des Öffnens und Schließens der Schalter V und G und für das Erfassen von Daten (C4).
In 18: (1) Die Abtastzellen C3 und C4 umfassen beide einen Erfassungs-Nerschiebungsspeicher (C) für das Erfassen und Verschieben von Daten und einen Aktualisierungsspeicher (U) für die Speicherung von Daten, die durch den Erfassungs-Nerschiebungsspeicher aktualisiert wurden; (2) eine Torsteuerung wird am Ausgang der Aktualisierungsspeicher benötigt, um zu verhindern, dass V und G jemals zur selben Zeit geschlossen werden, da dies einen Hochstromweg zwischen den Spannungen, die mit den entgegengesetzten Enden von V und G verbunden sind, liefern würde; (3) DR, V und G sind auf der dem analogen Kern gegenüberliegenden Seite mit CD verbunden, d. h. sie sind mit der Leitungsverbindung verbunden, an der Signale vom analogen Kern abgehen oder an diesem ankommen, wo die Elemente der analogen Grenzabtastzelle nahe zusammen liegen und mit Eingangs- und Ausgangsschaltungen wie zum Beispiel Schaltungen für den Schutz vor elektrostatischen Entladungen gekoppelt sind; (4) es ist irrelevant, ob die analogen Signale, die der Zelle zugeordnet sind, Eingangs- oder Ausgangssignale sind, da der Draht, mit dem die Zelle verbunden ist, während dem Test durch CD vom Kern isoliert ist; und (5) es ist bekannt, dass CD auf viele Arten implementiert werden kann, d. h. er kann als ein Reihenschalter implementiert sein, der öffnet, um den Draht vom analogen Kern zu trennen, oder der Trennungseffekt könnte aus einem Deaktivieren (durch Dreizustand) des Ausgangs eines analogen Ausgangsverstärkers im analogen Kern resultieren.
19 zeigt ein Beispiel einer analogen Grenzabtastzelle (ABSC) gemäß der Erfindung, die sich zwischen den analogen Schaltungen und dem analogen Ausgangsverstärker (OA) in einem analogen oder einem Mischsignal-Bauelement befindet. In diesem und in allen folgenden ABSC-Beispielen stellt der OA die Schaltungen dar, die den Ausgabeanschluss 191 steuern, wenn die analoge Schaltung sich im normalen oder im Testbetrieb befindet. Der OA kann eine vollständige Verstärkerschaltung, wie z. B. ein Spannungsfolger mit dem Verstärkungsfaktor Eins, oder die Ausgangstransistorstufe einer Verstärkerschaltung sein, dessen verbleibende Komponenten in der analogen Schaltung verweilen. Die ABSC umfasst Mux1 und Mem1, Schaltelemente S1, S2, S3 und S4 (Beispiele hierfür sind in 5 abgebildet), einen DR, ein Spannungs-Rückkopplungs-Element (VFE) und den OA. Mux1 und Mem1 arbeiten wie vorher beschrieben und erfassen und verschieben Daten. DR vergleicht die Spannung am Ausgang der analogen Schaltungen mit einem Spannungs-Schwellwert (VT) und gibt das Ergebnis des Vergleichs an Mux1 aus, wie auch der DR nach dem Stand der Technik aus 18. Obwohl VT von einer festgelegten internen Spannung im Bauelement geliefert werden kann, wird es bevorzugt, VT durch eine externe Eingabe an das Bauelement zu liefern, damit der VT-Pegel verändert werden kann, um die Fähigkeit von DR zu verbessern, mit unterschiedlichen Ausgangsspannungspegeln zu vergleichen. Während dem Testbetrieb funktionieren das VFE und der OA so, dass sie einen einstellbaren Ausgangsverstärker (AOA) bilden, ähnlich der Art, wie der Rückkopplungs-Latchpuffer und der Ausgangspuffer der 4 einen sperrbaren Ausgangspuffer (LOB) 40 bilden.
Während dem normalen Betrieb wird S1 durch ein Trennungssteuersignal (DC-Signal) ähnlich dem Signal Auswahl 2 der 4 geschlossen, um eine zweckmäßige Ausgabe von der analogen Schaltung über OA zu ermöglichen. Bei normalem Betrieb wird VFE deaktiviert oder, wenn es aktiviert ist, von S1 leicht übersteuert, und beeinflusst den Durchsatz der zweckmäßigen Ausgabe nicht. Das VFE funktioniert so, dass es eine Rückkopplung vom Ausgang von OA an den Eingang von OA liefert, so dass, wenn OA nicht intern von S1 oder S2 gesteuert wird, oder von etwas, das an den externen Ausgangsanschluss 191 angeschlossen ist, leistungsfähig gesteuert wird, wird die Ausgangsspannung vom OA aufrechterhalten. Dies ist ähnlich, wie die Art, in der der Rückkopplungs-Latchpuffer einen Logikzustand im LOB 40 der 4 aufrechterhält. Die Kombination von OA und VFE bietet die AOA-Funktion, wenn der ABSC im Testbetrieb ist. Im Testbetrieb dient die AOA-Funktion als eine Speicher-Aktualisierungs-Funktion.
Zwei Beispiele für Schaltungen, die verwendet werden könnten, um die VFE-Funktion bereitzustellen, sind in 19A–19B abgebildet. Es sollte klar sein, dass auch andere Schaltungen implementiert werden könnten, um die VFE-Funktion zu implementieren. Die VFE-Beispielschaltung in 19A ist ein Schalter, der während dem Testbetrieb geschlossen/aktiviert werden kann (über Steuereingabe C), um eine Rückkopplung zwischen dem Eingang und dem Ausgang von OA zu liefern, und der im normalen Funktionsbetrieb geöffnet/deaktiviert werden kann. Das VFE-Beispiel in 19B ist ein schwacher Rückkopplungsverstärker mit dem Verstärkungsfaktor Eins, der dazu verwendet werden kann, eine Rückkopplung zwischen dem Eingang und dem Ausgang von OA zu liefern.
Bevor der ABSC in den Testbetrieb versetzt wird, werden Testdaten nach Mem1 verschoben. Bei Eintritt in den Testbetrieb wird S1 von DC geöffnet, um die AOA von den analogen Schaltungen zu isolieren, und S2 wird vorübergehend vom Aktualisierungs-Steuersignal UC geschlossen, um den AOA auf den Ausgangs-Spannungspegel vorzuladen, der von den Daten in Mem1 ausgewählt wurde, d. h. V+ oder V–. Diese Aktion ist ähnlich, wie die vorher in Bezug auf 4 beschriebene Aktion. Die von S1 gebotene Isolierung ist auch ähnlich, wie die Art der Isolierung durch CD in 17–18 während dem Test. Ein Unterschied zwischen den Isolierungstechniken der 17–18 nach dem Stand der Technik und der ABSC der 19 ist, dass keine funktionsfähigen analogen Schaltungen mit dem Anschluss des ICs verbunden bleiben, wenn die Zelle nach dem Stand der Technik aus 18 mit Hilfe von CD isoliert, während der OA mit dem Ausgangsanschluss in 19 verbunden bleibt und sich zwischen dem Ausgangsanschluss und dem Rest der ABSC befindet.
Der Ausgangsbereich der ABSC in 19 umfasst die Schalter S2, S3 und S4 und AOA. S3 und S4 sind mit den Spannungen V+ und V– verbunden, die als hohe und niedrige Ausgangsspannungspegel während dem Test verwendet werden. V+ und V– können entweder intern im analogen Bauelement oder über externe Eingänge an das analoge Bauelement geliefert werden. Die Auswahlsteuerung, die S3 und S4 betreibt, kommt von Mem1. Steuerung Mem1 gestattet es, dass lediglich ein Schalter zur gleichen Zeit schließt. In diesem Beispiel wird S4 geschlossen und S3 wird geöffnet, wenn Mem1 einen niedrigen Pegel ausgibt, und S3 wird geschlossen und S4 geöffnet, wenn Mem1 einen hohen Pegel ausgibt. Wenn Daten erfasst und durch Mem1 verschoben werden, wechselt dessen Ausgang von hoch nach niedrig und umgekehrt (überlagerte Restwelligkeit), wodurch S3 und S4 wiederholt geschlossen und geöffnet werden. Die Auswirkung des Schließens und Öffnens von S3 und S4 während dem Erfassen und Verschieben wird aber durch das Öffnen von S2 vom AOA isoliert.
Nachdem die Durchführung des Erfassens und Verschiebens beendet ist, schließt die Aktualisierungssteuerung (UC) (ähnlich wie das vorher in Bezug auf 4 beschriebene Signal Steuer 2) vorübergehend S2, um es zu ermöglichen, dass der von den Daten in Mem1 gewählte Spannungspegel im AOA gespeichert und von diesem ausgegeben werden kann.
In 19 isoliert die Stellung von S2 den AOA von der Ausgangs-Restwelligkeit von S3 und S4 während der Erfassungs-Nerschiebungs-Durchführung. Der Isolierungseffekt von S2 ermöglicht es, dass ein einzelner Speicher (Mem1) verwendet werden kann, um zwischen zwei Spannungspegeln (V+ oder V–) zu wählen, die vom AOA während der Aktualisierungs-Durchführung auszugeben sind, d. h. die ABSC in 19 benötigt einen einzelnen Spannungsauswahlspeicher. Im Gegensatz dazu benötigt die Zelle nach dem Stand der Technik aus 18 vier Speicher (C und U von C3 und C4), um den V+ Pegel und den V– Pegel auszuwählen, und sie benötigt eine Torsteuerung, um zu verhindern, dass zwei Spannungspegel gleichzeitig ausgewählt werden. Die Kombination aus S2 und AOA in 19 ersetzt die zwei Aktualisierungsspeicher (U für V+ und U für V–) der Zelle nach dem Stand der Technik aus 18. Da der OA für den Funktionsbetrieb sowohl nach dem Stand der Technik als auch für 19 benötigt wird, kann die ABSC von 19 die vier Speicher (C & U von C3 und C4) und die Torsteuerung der Zelle nach dem Stand der Technik in 18 mit einem Speicher (Mem1), einem Schalter S2 und dem VFE ersetzen. Diese Einsparung beim Testlogik-Overhead pro analogen Ausgang ist vorteilhaft. Wenn man zum Beispiel annimmt, dass die Torsteuerungsfläche der Zelle nach dem Stand der Technik in 18 gleich der Fläche von S2 und VFE der ABSC in 19 ist, dann beträgt die Flächeneinsparung der ABSC in 19 gegenüber der Zelle nach dem Stand der Technik vier Speicher gegen einen Speicher, oder 75%.
Die Schalter S2–S4 müssen keine Schalter mit hoher Stromkapazität sein, da OA den Ausgangssteuerstrom liefert. Gleichermaßen müssen die V+ und V– Testspannungsreferenzen kein großes Steuerstrompotential aufweisen. Dies steht im Gegensatz zu der Zelle nach dem Stand der Technik in 18, wo die Stromkapazitäten der Testspannungen und die Schalter V und G groß genug sein müssen, dass sie aus dem IC heraussteuern können. Folglich benötigen die Schalter S3 und S4 weniger Schaltkreisfläche, als ihre Gegenstücke V und G in 18. Wenn VFE als Schalter eingesetzt wird (19A) und so gesteuert wird, dass es öffnet, wenn S2 schließt, und dass es schließt, wenn S2 öffnet, dann benötigt S2 noch nicht einmal genug Stromkapazität, um VFE zu übersteuern.
Es ist auch wichtig, anzumerken, dass, während S2 zwischen S3 und S4 und dem analogen Ausgangssignalweg abgebildet ist, um die Isolierung vor der überlagerten Restwelligkeit und die Aktualisierungsfunktion zu bieten, S3 und S4 auch direkt mit dem analogen Signalweg verbunden sein könnten, wenn sie so gesteuert würden, dass sie die Isolierungs- und Aktualisierungsfunktion ausführen. Vorteile des Verwendens von S2 sind zum Beispiel, dass es die Last auf dem analogen Signalweg auf einen einzelnen Schalter (S2) beschränkt, und ein einzelner Schalter (S2) ist leichter zu steuern, um die Isolierungs- und Aktualisierungsfunktionen auszuführen, als zwei Schalter (S3 und S4).
23 stellt ein Ausführungsbeispiel der vorher erwähnten Anordnung dar, bei der S3 und S4 direkt mit dem analogen Signalweg verbunden sind. In 23 werden die Schalter S3 und S4 durch die Ausgänge der AND-Gatter A gesteuert. Wenn UC niedrig ist, sind S3 und S4 geöffnet. Wenn UC hoch ist, schließt der Ausgang von Mem1 entweder S3 (Mem1 Ausgang = 1) oder S4 (Mem1 Ausgang = 0). Ein Vorteil der 23 ist, dass S3 und S4 vom Abtastpfad isoliert sind, wenn UC niedrig ist, wodurch ein unnötiger, Strom verbrauchender Betrieb von S3 und S4 während der Abtast-Durchführung vermieden wird.
Der Eingangsabschnitt (Mux1 und Mem1) der ABSC in 19 erfasst und verschiebt die von DR ausgegebenen Daten. Im normalen Betriebszustand ergeben sich die von DR erfassten Daten aus dem Vergleich von VT mit Spannungen, die von den analogen Schaltungen ausgegeben werden, wie in 19 gezeigt. Im Testbetrieb erfasst die ABSC Daten, die sich aus dem Vergleich von VT mit Spannungen ergeben, die von DR vom Rückkopplungselement (VFE) des AOAs empfangen wurden, und nicht mit Spannungen, die direkt vom Ausgangsdraht empfangen wurden, wie in der 18 nach dem Stand der Technik. Es gilt zu beachten, dass in 19 während dem Erfassungsschritt im Testbetrieb S1 und S2 beide geöffnet sind, wodurch das VFE als einzige Steuerung der Eingabe an DR übrig bleibt.
Da S2 während dem Erfassen geöffnet ist, kann die gewünschte Spannungsreferenz an VT über die V+ oder V– Knoten für die Verwendung durch DR im Erfassungszustand angelegt werden, wenn einer der V+ und V– Knoten von außen zugänglich und mit VT verbunden ist (wie durch die gestrichelte Verbindung abgebildet). Folglich ist VT von außen über V+ oder V– zugänglich und benötigt keinen dedizierten Anschluss für einen derartigen externen Zugriff. Die V+ und V– Knoten sind auch für die Verwendung in anderen Anwendungen im IC verfügbar, während S2 geöffnet ist, wie in 19 abgebildet.
Ein einzigartiges Merkmal der ABSC in 19 während dem Testbetrieb ist die Fähigkeit des AOAs: (1) einen vorher im AOA gespeicherten Ausgangsspannungspegel aufrechtzuerhalten, so lange eine normale Ausgangslast angelegt ist, oder (2) den vorher im AOA gespeicherten Ausgangsspannungspegel zu korrigieren, wenn eine unerwartete Ausgangslast angelegt ist. Wenn zum Beispiel der Ausgang des AOAs ein anderes Bauelement ansteuert, und dieses Bauelement sowohl einen aktualisierten V+ als auch einen V– Spannungspegel elektrisch vom AOA annehmen, und zwar ohne einen Spannungskonflikt, Spannungsblockierung oder Hochstrom, erhält der AOA die gewünschte Ausgangsspannung zwischen S2 Aktualisierungs-Aktionen aufrecht. Beispiele für jede dieser Situationen sind unten aufgeführt.
Im Folgenden ist ein Beispiel für Spannungskonflikte aufgeführt. Wenn die Ausgangsspannung von AOA nach der Durchführung einer Aktualisierung durch S2 10 Volt beträgt, und dieser Ausgang in Konflikt mit einer stärkeren Spannungsquelle von sagen wir 5 Volt ist, dann passt der AOA über die vom VFE gelieferte Rückkopplung schnell seine Ausgangsspannung so an, dass sie dem 5-Volt-Pegel der anderen Spannungsquelle gleicht. Diese Anpassung minimiert den Stromfluss zwischen den beiden Spannungsquellen. Die Zelle nach dem Stand der Technik aus 18 würde nachteiliger Weise den Spannungskonflikt und die Situation mit Hochstromausgabe fortsetzen.
Im Folgenden ist ein Beispiel für Spannungsblockierungen aufgeführt. Wenn die Ausgangsspannung von AOA nach der Durchführung einer Aktualisierung durch S2 10 Volt beträgt, und dieser Ausgang eine Zener-Diode steuert, die bei 5 Volt blockiert, dann passt der AOA über die vom VFE gelieferte Rückkopplung schnell seine Ausgangsspannung so an, dass sie dem 5-Volt-Pegel der Zener-Diode gleicht. Diese Anpassung minimiert den Stromfluss vom AOA durch die Zener-Diode nach Masse. Die Zelle nach dem Stand der Technik aus 18 würde nachteiliger Weise den Spannungskonflikt und die Situation mit Hochstromausgabe fortsetzen.
Im Folgenden ist ein Beispiel für Hochstrom aufgeführt. Wenn die Ausgangsspannung von AOA nach der Durchführung einer Aktualisierung durch S2 –10 Volt beträgt, und dieser Ausgang beispielsweise durch einen Herstellungsfehler einen Erdschluss aufweist, dann passt der AOA über die vom VFE gelieferte Rückkopplung schnell seine Ausgangsspannung so an, dass sie gleich Masse ist. Diese Anpassung minimiert den Stromfluss in den AOA durch den Erdschluss. Die Zelle nach dem Stand der Technik aus 18 würde nachteiliger Weise den Spannungskonflikt und die Situation mit Hochstromausgabe fortsetzen.
Während dem Testbetrieb empfängt die ABSC der 19 durch ein vorübergehendes Schließen von S2 eine Aktualisierungssteuerung (UC), um den AOA mit einem gewählten Spannungspegel (V+ oder V–) vorzuladen. Dieser Spannungspegel wird vom AOA ausgegeben, um den Eingang von einem oder mehreren angeschlossenen Bauelemente zu steuern. VT zu DR wird auf einen Spannungspegel zwischen V+ und V– gesetzt, um es DR zu ermöglichen, eine logische Eins auszugeben, wenn die AOA Ausgangsspannung größer als VT ist, oder eine logische Null auszugeben, wenn die AOA Ausgangsspannung kleiner als VT ist. Die AOA Ausgangsspannung wird über den VFE im AOA in DR eingegeben. Während einer Erfassungs- und Verschiebungs-Durchführung laden und verschieben der Eingangsabschnitt (Mux1 und Mem1) der ABSC in 19, sowie ein ähnlicher Eingangsabschnitt (d. h. DR, Mux1 und Mem1) einer analogen Eingangszelle des zu steuernden Bauelements den logischen Zustand von DR. Dies ermöglicht es, dass: (1) der Ausgangsspannungspegel der steuernden ABSC getestet werden kann; (2) der Eingangsspannungspegel der empfangenden analogen Eingangszelle getestet werden kann; und (3) die Verbindung zwischen den steuernden und empfangenden Zellen getestet werden kann.
Ein Vorteil der externen Steuerung von VT ist, dass Diagnosetests durchgeführt werden können, um herauszufinden, ob die Spannung, die vom AOA ausgegeben werden soll, tatsächlich ausgegeben wird. Wenn zum Beispiel die beabsichtigte Ausgangsspannung 10 Volt beträgt, könnte VT auf 9,5 Volt festgesetzt sein. Wenn der AOA erfolgreich 10 Volt ausgibt und diese Spannung aufrechterhält, vergleicht DR über die Rückkopplung vom VFE die 9,5 Volt VT mit der AOA Ausgangsspannung von 10 Volt. Wenn ein 10-Volt Ausgangspegel erkannt wird, gibt DR eine logische Eins an den Eingangsabschnitt der ABSC aus. Diese logische Eins kann erfasst und verschoben werden, um anzuzeigen, dass der AOA in der Lage war, die beabsichtigte Ausgangsspannung von 10 Volt auszugeben und aufrechtzuerhalten. Im vorher erwähnten Spannungsblockierungsbeispiel wird jedoch die beabsichtigte AOA Ausgangsspannung von 10 Volt auf 5 Volt heruntergeregelt. Auf Grund dieser 5-Volt Eingabe an DR wird eine logische Null erfasst und an den Eingangsabschnitt der ABSC verschoben, wodurch angezeigt wird, dass der AOA nicht in der Lage war, die beabsichtigte Ausgangsspannung von 10 Volt auszugeben.
Durch wiederholte (1) Anpassung der extern steuerbaren VT, (2) Ausführung der Erfassungs- und Verschiebungs-Durchführung und (3) Überprüfung der erfassten Daten ist es möglich, zu bestimmen, auf welchen Spannungspegel der AOA angepasst ist. Diese Fähigkeit, herauszufinden, welche Spannungsanpassungen an analogen Ausgängen vorgenommen wurden, bietet einen Einblick in die Ursachen der Anpassungen. Wenn zum Beispiel herausgefunden wird, dass eine Erdungs- oder Versorgungsspannung angepasst wurde, würde dies auf einen möglichen Kurzschluss zwischen dem analogen Ausgang und einer Erdungs- oder Versorgungsspannung hinweisen. Es ist wichtig, anzumerken, dass auf Grund der Fähigkeit des AOA, seine Ausgangsspannung so anzupassen, dass sie gleich ist mit einem widersprüchlichen Spannungspegel, kein Schaden am analogen Ausgang bzw. an der analogen Quelle/dem Bauelement, mit der/dem er verbunden ist, während der für die Ausführung des oben beschriebenen Diagnoseschritts benötigten Zeitspanne auf Grund eines fließenden Hochstroms entsteht.
20 stellt ein weiteres Beispiel für eine ABSC dar, die ein Spannungserhaltungselement (VME) verwendet, um die aktualisierte Spannung am Eingang von OA vorzuhalten, und ist sonst ähnlich wie die ABSC aus 19. Im Testbetrieb ist es die Aufgabe des VME, während einer Aktualisierung eine Spannung von S2 anzunehmen und diese Spannung am Eingang von OA bis zur nächsten Aktualisierung vorzuhalten. Im normalen Betrieb ist die VME-Funktion deaktiviert oder, wenn sie aktiviert ist, wird sie leicht von der zweckmäßigen Ausgabe der analogen Schaltungen übersteuert. In 20A ist ein Schalter-Kondensator-Stromkreis als Beispielschaltkreis abgebildet, der für die Bereitstellung der VME-Funktion verwendet werden könnte. Der Schalter-Kondensator-Stromkreis umfasst einen Schalter 201, der auf einer Seite mit dem analogen Signalweg verbunden ist, und auf der anderen Seite mit einem Kondensator. Der Kondensator ist zwischen Schalter 201 und Masse angeschlossen. Während dem normalen Betriebszustand der analogen Schaltungen wird der Schalter 201 über Steuereingabe C geöffnet, damit die Kondensatorlast isoliert ist und nicht das analoge Ausgangssignal beeinflusst. Bei Eintritt in den Testbetrieb, wird der Schalter 201 über Steuereingabe C geschlossen, um den Kondensator mit dem analogen Signalweg zu verbinden. Ebenfalls bei Eintritt in den Testbetrieb wird S2 vorübergehend geschlossen/aktiviert, um den Kondensator auf den von Mem1 ausgewählten Spannungspegel, also V+ oder V–, zu laden. Der im Kondensator gespeicherte Spannungspegel steuert den Eingang des OA, der wiederum den analogen Ausgang steuert. Während aufeinander folgenden Aktualisierungen wird S2 vorübergehend geschlossen aktiviert, um neue Spannungspegel in den Kondensator zu laden, die dann über den OA vom analogen Ausgang weg gesteuert werden. S2 wird während Erfassungs- und Verschiebungs-Durchführungen geschlossen, um zu verhindern, dass der Kondensator die überlagerte Restwelligkeit der Spannungen von S3 und S4 bemerkt. Man wird verstehen, dass auch andere Stromkreise für die Implementierung der VME-Funktion verwendet werden können.
In 21 ist ein Beispiel einer ABSC mit einem analogen Dreizustands-Ausgangssignal abgebildet. Die Dreizustands-ABSC 212 umfasst auf dem analogen Ausgangssignalweg bei 211 die ABSC aus 19 und auf dem Dreizustands-Signalweg eine ABSC 210, die der ABSC in 20 ähnlich ist. Im normalen Betriebszustand sind beide ABSCs 210 und 211 deaktiviert (S1 geschlossen, S2 offen) und die analogen Schaltungen steuern den Betrieb des analogen Dreiszustands-Ausgangs. Während dem Testbetrieb steuert die Steuerweg-ABSC 210, ob der einstellbare Dreizustands-Ausgangsverstärker (3SAOA), der einen Dreizustands-Ausgangsverstärker (3SOA) und ein VFE umfasst, aktiviert oder deaktiviert ist. Während dem Testbetrieb steuert und beobachtet die Signalweg-ABSC 211 die Ausgangsspannung des 3SAOA. Die Steuerweg-ABSC 210 ist mit einem DR abgebildet, der die Spannung vom Steuerweg empfängt, und mit einem VT, der sagen wir auf den Mittelpunkt zwischen V+ und V– festgesetzt ist. V+ und V– in der Steuerweg-ABSC 210 können gleich mit V+ und V– in der Signalweg-ABSC 211 oder unterschiedlich sein, aber sie müssen ausreichen, um den 3SAOA zu aktivieren/deaktivieren. Der DR-Abschnitt der Steuerweg-ABSC wird hauptsächlich für Selbsttests und dazu verwendet, um zu beobachten, dass der Ausgabebereich der Steuerweg-ABSC den 3SAOA in einen aktiven oder inaktiven Zustand versetzt.
Während dem Testbetrieb mit einem durch die Steuerweg ABSC 210 aktivierten 3SAOA funktioniert die Signalweg-ABSC 211 genau so wie die ABSC in 19. Während dem Testbetrieb mit einem durch die Steuerweg ABSC 210 deaktivierten 3SAOA dient die Signalweg-ABSC 211 lediglich dafür, die Ausgangsspannung zu beobachten, d. h. sie kann keine Spannung ausgeben. Unterschiede zwischen den ABSCs der 19 und 21 sind zum Beispiel: (1) Die Dreizustands-ABSC 212 aus 21 hat zwei Mem1, die während jeder Erfassungs- und Verschiebungs-Durchführung geladen und entladen werden müssen, (2) die Dreizustands-ABSC 212 aus 21 kann den Ausgang deaktivieren und nur die Spannungen beobachten, die am Ausgang von einem anderen Bauelement ausgegeben werden, und (3) die Dreizustands-ABSC 212 aus 21 erfasst und verschiebt mehr Informationen über den Ausgang, d. h. sie zeigt and, ob er aktiviert ist und eine Spannung ausgibt oder ob er deaktiviert ist und durch eine externe Spannung gesteuert wird.
In 22 ist eine ABSC für ein analoges Eingangs-/Ausgangssignal (I/O) abgebildet. Die I/O-ABSC aus 22 ist ähnlich, wie die Dreizustands-ABSC aus 21. Während dem Funktionsbetrieb besteht ein Unterschied darin, dass analoge Signale in beide Richtungen zwischen dem I/O-Anschluss 220 und der analogen Schaltungen fließen. Während dem Testbetrieb besteht ein Unterschied darin, dass die ABSC 221 auf dem Ausgangssignalweg die I/O-Spannung beobachtet, die auf dem Eingangssignalweg eintritt, und nicht die Ausgangsspannungen auf dem Ausgangssignalweg, wie bei der Dreizustands-ABSC aus 21. Ein Vorteil dieses alternativen Spannungsbeobachtungs-Verbindungspunkts ist, dass er es ermöglicht, dass getestet werden kann, ob die Spannung, die vom I/O-Pin ausgegeben werden soll, auf dem Eingangssignalweg vorliegt.

Claims

Integrierte Schaltung mit einer Grenzabtastzellenschaltung, die folgendes umfasst: einen Signalweg für die Übertragung eines analogen Signals, eine Isolierungsvorrichtung für die Isolierung eines Anteils (11) des Signalweges, einen Testspannungsknoten (13), der von außerhalb der integrierten Schaltung zugänglich ist und extern an eine Testspannung angelegt wird, einen Testsignalweg, der zwischen dem Testspannungsknoten und dem isolierten Anteil des Signalweges angeschlossen werden kann, um es zu ermöglichen, die Testspannung an den isolierten Anteil des Signalweges anzulegen, und dadurch gekennzeichnet, daß sie folgendes umfasst: eine Spannungserhaltungsschaltung (14), die mit dem isolierten Anteil des Signalweges leitend verbunden ist und betrieben werden kann, um die Testspannung auf dem isolierten Anteil des Signalweges zu erhalten, wenn der Testspannungsknoten nicht extern an die Testspannung angelegt wird.
Schaltung nach Anspruch 1, wobei die Spannungserhaltungsschaltung einen Schalter (201) und einen Kondensator enthält.
Schaltung nach Anspruch 2, wobei der Schalter (201) einen Eingang aufweist, der mit dem isolierten Anteil des Signalweges leitend verbunden ist, und einen Ausgang, der mit dem Kondensator leitend verbunden ist.
Schaltung nach Anspruch 2 oder Anspruch 3, wobei die Spannungserhaltungsschaltung (14) einen Verstärker enthält, der einen Eingang aufweist, der mit dem isolierten Anteil des Signalweges leitend verbunden ist, und der einen Ausgang aufweist, der mit einem Anschluss leitend verbunden ist, der von außerhalb der integrierten Schaltung zugänglich ist, wobei der Verstärker betrieben werden kann, um das analoge Signal an den Anschluss anzulegen.
Schaltung nach Anspruch 1, wobei die Spannungserhaltungsschaltung (14) einen Verstärker und ein Spannungs-Rückkopplungs-Element enthält, das den Ausgang des Verstärkers mit seinem Eingang verbindet.
Schaltung nach Ansprüchen 1 bis 5, die eine Vergleichsschaltung enthält, wobei ein Eingang mit dem Signalweg verbunden ist und ein anderer Eingang mit dem Testspannungsknoten verbunden ist.