JPH09218249A - 低オーバヘッド入力および出力境界走査セルを含む集積回路および該集積回路において試験動作を行う方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＩＣコア領域内に従来技術の境界走査セルよ
り少ない論理装置を必要とする境界走査セルを提供し、
小さいＩＣコア領域を用いて、少なくとも従来技術の境
界走査セルの機能性を実現する。 【解決手段】 アナログ信号を搬送する信号経路を含む
集積回路において、試験電圧ノード（Ｖ＋）からの試験
電圧が、該信号経路へスイッチング素子Ｓ２およびＳ３
を用いて印加され、該試験電圧は、調節可能出力増幅器
ＡＯＡまたは電圧保持素子ＶＭＥにより、前記試験電圧
ノード（Ｖ＋）とは無関係に前記信号経路上に保持され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路（ＩＣ）
に関し、特に、ＩＣの試験およびＩＣの相互接続配線を
簡単化するための、ＩＣの入力および出力ピンにおいて
構成される境界走査セルに関する。

【０００２】

【従来の技術】境界走査試験は、本技術分野において公
知であり、その具体化および動作モードを詳述したＩＥ
ＥＥ標準規格（ＩＥＥＥ１１４９．１）によってサポー
トされる。図１Ａは、ＩＣ出力における境界走査試験に
用いるための従来技術の境界走査セルの論理構造を示
す。この境界走査セルは、入力マルチプレクサ（Ｍｕｘ
１）と、フリップフロップまたは他のラッチ回路のよう
な捕獲／シフトメモリ（Ｍｅｍ１）と、フリップフロッ
プまたは他のラッチ回路のような出力メモリ（Ｍｅｍ
２）と、出力マルチプレクサ（Ｍｕｘ２）と、を含む。
選択信号（選択１）はＭｕｘ１を制御し、Ｍｅｍ１が、
直列データ入力、またはＩＣのコア論理装置からのシス
テムデータ出力から、データをロードすることを可能な
らしめる。Ｍｅｍ１は、制御信号（制御１）に応答して
データをロードする。Ｍｅｍ１の出力は、Ｍｅｍ２への
入力であり、直列データとして出力される。Ｍｅｍ２
は、制御信号（制御２）に応答してＭｅｍ１からのデー
タをロードする。選択入力（選択２）はＭｕｘ２を制御
し、Ｍｕｘ２がＩＣの出力バッファへ、Ｍｅｍ２の出力
またはＩＣのコア論理装置からのシステムデータを出力
することを可能ならしめる。複数のこれらの境界走査セ
ルは、直列入力および出力線により直列に接続され、境
界走査レジスタを形成しうる。

【０００３】図１Ａにおいて、出力境界走査セル論理装
置は点線内に囲まれている。この境界走査セルは、ＩＣ
のコア論理装置からの出力を、ＩＣの出力バッファに接
続する。該出力バッファは、それがＭｕｘ２から受ける
論理レベルに応答して高（Ｖ＋）または低（Ｇ）電圧を
出力する。前記境界走査セルは、前記コア論理装置と同
じ領域、すなわちコア領域内に実現される。多くの場
合、すなわちＩＥＥＥ１１４９．１標準規格に述べられ
ている規則に従って具体化される時、前記境界走査セル
論理装置は、試験専用のものとなり、システム論理機能
と共用されない。このようにして、前記境界走査セル
は、ＩＣの正規機能動作を妨害しない非介入性試験動作
のためにアクセスされうる。

【０００４】ＩＥＥＥ１１４９．１標準規格は、境界走
査セルのための３タイプの試験動作、すなわちサンプル
試験動作（サンプル）、外部試験（Ｅｘｔｅｓｔ）、お
よび内部試験（Ｉｎｔｅｓｔ）を定めている。サンプル
は、１１４９．１において必要な試験モードである。サ
ンプル中においては、ＩＣは正規動作状態にあり（すな
わち、ＩＣのコア論理装置はＭｕｘ２を経て前記出力バ
ッファに接続されており）、かつＭｕｘ１およびＭｅｍ
１は正規のＩＣ出力データを捕獲しシフトアウトするよ
うに動作せしめられる。外部試験は、１１４９．１にお
けるもう１つの必要な試験モードである。外部試験中に
おいては、出力境界走査セルは、ＩＣ出力から試験デー
タを相互接続配線上へ駆動するのに用いられ、入力境界
走査セルは、ＩＣ入力において被駆動試験データを捕獲
するのに用いられる。このようにして、外部試験は、回
路板上のＩＣの入力および出力間の相互接続配線を試験
するのに用いられうる。内部試験は、１１４９．１にお
けるオプションの試験モードである。内部試験中におい
ては、入力境界走査セルは、試験データをＩＣのコア論
理装置へ駆動するのに用いられ、出力境界走査セルは、
該コア論理装置からの応答を捕獲するのに用いられる。
このようにして、内部試験はＩＣコア論理装置を試験す
るのに用いられうる。

【０００５】正規ＩＣ動作中においては、ＩＣのコア論
理装置の出力は、Ｍｕｘ２を通過して出力バッファに至
り、該出力バッファによってＩＣ外へ駆動される。従っ
て、正規モード中においては、ＩＣ出力の機能は、Ｍｕ
ｘ２により導入される遅延以外は、境界走査セルにより
行われない。もし正規動作中において、サンプルが行わ
れれば、境界走査セルは、選択１および制御１入力を受
けてシステムデータを捕獲し、それを検査のために直列
出力を経てシフトアウトする。

【０００６】試験動作中においては、ＩＣのコア論理装
置の出力は、境界走査セルによって受けられ捕獲および
シフトされるが、Ｍｕｘ２は選択２によって制御され、
Ｍｅｍ２内に記憶されている試験データを出力バッファ
へ出力する。従って、試験モード中においては、ＩＣコ
ア論理装置の出力機能は境界走査セルにより使用禁止に
される。もし試験動作中において、外部試験または内部
試験が行われれば、境界走査セルは選択１および制御１
入力を受けてシステムデータをＭｅｍ１内へ捕獲し、そ
れを検査のために直列出力を経てシフトアウトする。Ｍ
ｅｍ１がデータを捕獲しシフトしつつある間に、Ｍｅｍ
２は安定した試験データを出力ピンへ出力する。Ｍｅｍ
１が外部試験においてその捕獲およびシフト動作を完了
した後には、それは、Ｍｅｍ２内へロードされるべき新
しい試験データを含有する。Ｍｅｍ２は、制御２上の信
号に応答してＭｅｍ１から該新しい試験データをロード
する。Ｍｅｍ２が該新しい試験データを受けた後、該デ
ータは、Ｍｕｘ２および出力バッファを経てＩＣから出
力される。Ｍｅｍ２の目的は、Ｍｅｍ１がデータを捕獲
およびシフトしつつある間、ＩＣの出力を所望の試験論
理状態にラッチすることである。Ｍｅｍ２がなければ、
すなわち、もしＭｅｍ１の出力がＭｕｘ２に直接接続さ
れていたとすれば、ＩＣの出力は、データがＭｅｍ１内
に捕獲され、Ｍｅｍ１を経てシフトされている時、論理
状態間で遷移（すなわちリプル）することになろう。

【０００７】サンプル、外部試験、および内部試験動作
を行う図１Ａの境界走査セルの例は、図１Ｂのタイミン
グ図に示されている。図１Ｂのタイミング図および全て
の以下のタイミング図において、制御１および制御２信
号に関する「Ｃ」の表示は、低−高−低の信号シーケン
スを示し、これは、図示されている回路例においては、
Ｍｅｍ１およびＭｅｍ２のそれぞれにデータを記憶させ
るための制御を与える。選択１および選択２上の論理的
０および１のレベルは、Ｍｕｘ１およびＭｕｘ２の動作
の制御に用いられる論理レベルを示す。また、制御１の
７つの「Ｃ」信号は、全ての例のタイミング図に用いら
れている。制御１の最初の「Ｃ」信号は、Ｍｅｍ１内へ
のデータの捕獲を示し、制御１の以下６つの「Ｃ」信号
は、６つの直列に接続された境界走査セル回路を経ての
データのシフトを示す。

【０００８】図２には、図１Ａの境界走査セルの公知の
改良が示されている。この改良は、Ｍｕｘ２を、ＩＣの
出力バッファのバッファ領域内に構成することにより行
われる。ＩＣのバッファ領域内への試験論理装置の配置
換えは、システム（非試験）論理機能用のＩＣのコア論
理装置内の領域を解放する。ＩＣのコア領域内に必要と
される論理装置は、それぞれの必要とされる出力境界走
査セル用のＭｕｘ２の大きさだけ減少せしめられる。こ
れは、ＩＣのコア領域内のオーバヘッドとして、境界走
査セルのＭｕｘ１、Ｍｅｍ１、およびＭｅｍ２のみを残
す。ＩＣのコア領域内に配置され、かつ経路選択される
必要のある境界走査セル論理装置の量は減少せしめられ
る。図２の境界走査セルは、図１Ａのそれと正確に同様
に動作する。

【０００９】図３Ａは、図１Ａの境界走査セルのもう１
つの公知の改良を示す。この改良は、１９９０年にディ
ー・ブハブサー（Ｄ．Ｂｈａｖｓａｒ）により、ＩＥＥ
Ｅソサイェティ・プレス・パブリケーション（ＩＥＥＥ
Ｓｏｃｉｅｔｙ Ｐｒｅｓｓ Ｐｕｂｌｉｃａｔｉｏ
ｎ）第１８３−１８９頁の「相互接続の短絡試験を助け
るセル設計（Ｃｅｌｌ Ｄｅｓｉｇｎｓ ｔｈａｔ Ｈ
ｅｌｐ Ｔｅｓｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ
Ｓｈｏｒｔｓ）」に説明されている。この改良は、外部
試験中に出力バッファからの論理出力がＭｅｍ１におい
て捕獲され且つシフトアウトされることを可能ならしめ
る。この特徴は、ピン間の短絡を検出すること、または
出力バッファ外へ駆動されるべく意図された論理レベル
と矛盾する電圧または接地電位を供給すること、を可能
ならしめる。例えば、外部試験中において、論理的１が
Ｍｅｍ２から駆動されれば、出力バッファは論理的１を
出力として駆動しようとする。しかし、もし出力バッフ
ァの出力が接地へ短絡されていれば、高電流（または低
インピーダンス）経路が出力バッファ内にＶ＋から頂部
トランジスタを経て接地まで存在し、それは出力バッフ
ァの損傷または破壊を起こしうる。同様にして、もしＭ
ｅｍ２が論理的０を出力として駆動しつつあり、出力バ
ッファの出力が供給電圧へ短絡されていれば、高電流
（または低インピーダンス）経路が底部トランジスタを
経て接地（Ｇ）まで存在し、やはり出力バッファの損傷
または破壊を起こす。図３Ａの境界走査セルは、第３マ
ルチプレクサ（Ｍｕｘ３）と、第３選択入力（選択３）
と、入力バッファと、の追加により、これらの短絡条件
の検出を可能ならしめる。入力バッファは、出力バッフ
ァの出力における論理状態を入力する。Ｍｕｘ３は、シ
ステムデータと、入力バッファを経ての出力バッファの
論理状態と、を入力され、これらの信号の選択された１
つをＭｕｘ１の１入力へ出力する。この例においては、
Ｍｕｘ３は、もし選択３が低（内部試験）ならばシステ
ム論理を選択し、もし選択３が高（外部試験）ならば出
力バッファ状態を選択する。このようにして、Ｍｅｍ１
は、サンプルおよび内部試験中にはＩＣのコア論理装置
からのシステムデータを、また外部試験中には入力バッ
ファからの試験データを、捕獲してシフトする。

【００１０】サンプル、外部試験、および内部試験動作
中の図３Ａの境界走査セルの例は、図３Ｂのタイミング
図に示されている。図３Ａの境界走査セルはまた、出力
が短絡されうる時間の短縮を可能ならしめる。図３Ｃの
タイミング図においては、完全な外部試験動作の後に、
外部試験１（すなわち、Ｍｅｍ１の捕獲およびシフトお
よびＭｅｍ２の更新）と、短絡外部試験動作すなわち外
部試験２（すなわち、Ｍｅｍ１の捕獲のみ（シフトな
し）およびＭｅｍ２に捕獲されたデータの更新）と、が
行われうることがわかる。外部試験２の動作は、出力か
らの試験データが、出力における電圧矛盾を修正するた
めに更新されてＭｅｍ２内へ送られることを可能ならし
める。例えば、もし外部試験１の動作が、ＩＣ出力が接
地へ短絡さている場合に、出力バッファに論理的１を出
力することを意図したものであり、外部試験２の動作が
（接地への前記短絡により）論理的０を捕獲して更新し
たとすれば、出力バッファが（Ｖ＋から頂部トランジス
タを経てＧに至る）高電流状況にあった時間量は、外部
試験１の更新ステップから外部試験２の更新ステップへ
行くのに要するＴＣＫ周期数まで減少せしめられ、ＴＣ
Ｋは、例えば、ＩＥＥＥ１１４９．１の試験クロックで
ある。次の完全な外部試験動作（外部試験３）は、論理
的０を捕獲してシフトアウトし、短絡外部試験動作（外
部試験２）によって起こされる、接地への短絡および結
果として生じるＭｅｍ２の状態の変化を表示する。もし
接地への短絡が存在していなかったならば、外部試験２
の動作は、外部試験１の動作からの論理的１によりＭｅ
ｍ２を再ロードしているはずであり、外部試験３の動作
は、ＩＣ出力における論理的１を確認しているはずであ
る。

【００１１】このアプローチは、電圧矛盾がＩＣ出力に
存在しうる時間量を減少させるが、修正外部試験走査動
作を実行するのに要する時間、すなわち図３Ｃにおける
外部試験１から外部試験２までの更新時間は、なお出力
バッファを危険にさらしうる。また、ＩＣが最初に、そ
の正規モードにおいて電源投入される時は、短絡による
出力矛盾は、試験モードに、もし入ったとして、入る前
に延長された時間量の間存在しうる。それゆえ、図３Ａ
の境界走査セルは、図１Ａの境界走査セルに比し短絡検
出および修正の改善を与えるが、それは該修正を行うた
めの時間を必要とし、ＩＣが直ちにその正規モード動作
に入る場合は、電源投入における保護を与えない。ま
た、図３Ａの境界走査セルは、短絡検出および修正の特
徴を実現するために、追加のＭｕｘ３、選択３信号、お
よび入力バッファを必要とする。

【００１２】

【発明が解決しようとする課題】以上を考慮すると、よ
り小さいＩＣコア領域を用いて、少なくとも従来技術の
境界走査セルの機能性を実現することが望ましい。

【００１３】

【課題を解決するための手段】この目的のために、本発
明は、ＩＣコア領域内に従来技術の境界走査セルよりも
少ない論理装置を必要とする境界走査セルを提供し；出
力境界走査セルの一部としてのＩＣ出力バッファと、入
力境界走査セルの一部としてのＩＣ入力バッファとを利
用し；従来技術の境界走査セル内のＭｅｍ２の機能を行
うラッチ可能な入力および出力バッファ回路を提供し；
ＩＣコア領域における境界走査セル論理装置の削減を容
易ならしめるためにＭｕｘ２およびＭｅｍ２の機能をＩ
Ｃ入力および出力両バッファ内に統合し；外部試験動作
中において出力ピン上の短絡条件を直ちにかつ非同期的
に検出し且つ修正しうる、境界走査セルと出力バッファ
との組合せを提供し；ＩＣが最初正規モードにおいて電
源投入される時に、出力ピン上の短絡条件を直ちにかつ
非同期的に検出し且つ修正しうる、境界走査セルと出力
バッファとの組合せを提供し；また、ＩＣ出力バッファ
が短絡により損傷され、または破壊されることを阻止す
る、ＩＣの電源投入の方法およびプロシージャを提供す
る。

【００１４】

【発明の実施の形態】図４Ａおよび図６Ａは、図１Ａ、
図２、および図３Ａの従来技術の出力境界走査セルの全
ての特徴に、改善された短絡検出および修正方法を加え
たものを含み、しかもＩＣのコア領域内に必要とする論
理装置が顕著に少ない、本発明による代表的な出力境界
走査セルを示す。図４Ａおよび図６Ａの境界走査セル
は、従来技術の出力境界走査セルにまさる以下の改善点
を提供する；（１）境界走査セルの機能性の増大；
（２）境界走査セル論理装置のオーバヘッドの減少；
（３）出力バッファの短絡保護の改善。図４Ａの境界走
査セルは、必要とされる１１４９．１のサンプルおよび
外部試験動作のみを行うように設計されているが、図６
Ａの境界走査セルは、必要とされるサンプルおよび外部
試験動作と、オプションの内部試験動作とを行うように
設計されている。

【００１５】図４Ａにおいては、境界走査セル論理装置
は、Ｍｕｘ１と、Ｍｅｍ１と、２つの伝達ゲート（ＴＧ
１およびＴＧ２）と、ラッチバッファと、を含む。図４
Ａにおいては伝達ゲートが用いられているが、３安定バ
ッファのような、他の信号転送またはスイッチング素子
もまた用いられうる。図５には、ＴＧ１およびＴＧ２と
して働きうる伝達ゲート構造および３安定バッファの例
が示されている。従来技術のＭｅｍ２機能は、ＩＣ出力
バッファと、ラッチバッファと、ＴＧ２と、の組合せに
よって実現される。Ｍｅｍ２機能およびＩＣコア論理装
置は、このようにしてＩＣ出力バッファを共用する。従
来技術の例のＭｕｘ２機能は、ＴＧ１およびＴＧ２によ
って実現される。ＩＣ出力バッファの出力は、ラッチバ
ッファの入力に接続されている。ラッチバッファの出力
は、出力バッファの入力に接続されている。この構成に
おいては、ラッチ可能出力バッファ４０は、ＴＧ１およ
びＴＧ２が使用禁止にされた時に得られる。ラッチ動作
は、出力バッファの出力が該出力バッファの入力を駆動
することを可能ならしめるラッチバッファ帰還によって
実現される。

【００１６】ＩＣの正規動作においては、ＴＧ１は使用
可能にされてシステムデータを出力バッファの入力へ通
過させ、ＴＧ２は使用禁止にされる。ＩＣの試験動作に
おいては、ＴＧ２は使用可能にされてＭｅｍ１からの試
験データを、（Ｍｅｍ２として働く）ラッチ可能出力バ
ッファ４０の入力へ通過させ、ＴＧ１は使用禁止にされ
る。ラッチバッファは、ＴＧ１またはＴＧ２が使用可能
にされた時にいずれもがラッチバッファの出力をオーバ
ドライブ（ｏｖｅｒｄｒｉｖｅ）しうるよう、十分に弱
い出力を有するように設計される。しかし、ＴＧ１およ
びＴＧ２が使用禁止にされた時、ラッチバッファからの
出力は、出力バッファの入力にＩＣ出力から帰還された
論理レベルを保持し、それによってＭｅｍ２の機能を行
うラッチ機構を与えるのに十分である。もし所望なら
ば、ＴＧ１およびＴＧ２の一方または双方は、ＩＣのコ
ア領域内の境界走査セル論理装置の量をさらに、Ｍｕｘ
１およびＭｅｍ１ほどの小ささまで削減するために、Ｉ
Ｃの出力バッファ領域内に実現されうる。Ｍｕｘ２およ
びＭｅｍ２機能の位置は、図４Ａにおいては、図１Ａ、
図２、および図３Ａの従来技術の例と比較すると、逆に
されており、すなわち、Ｍｅｍ２機能（ＴＧ２、ラッチ
バッファ、および出力バッファ）は、Ｍｕｘ２機能（Ｔ
Ｇ１およびＴＧ２）の後に現れている。

【００１７】サンプル動作中においてはＩＣは正規モー
ドにあり、その場合、選択２はＴＧ１を使用可能にし、
制御２はＴＧ２を使用禁止にする。制御２信号は正規動
作中においては活動状態にはなく、低に留まってＴＧ２
を使用禁止にする。制御２を非活動状態に保つ１つの方
法は、正規動作中においてそれを選択２信号によりゲー
トオフすることである。正規動作モードにおいては、Ｉ
Ｃのコア論理装置の出力（システムデータ）は、ＴＧ１
を通過してラッチ可能出力バッファ４０へ入力され、Ｉ
Ｃ外へ駆動される。従って、正規動作中においては、Ｉ
Ｃ出力の機能は、ＴＧ１により導入される遅延を除外す
れば、境界走査セルにより影響されない。サンプル中に
おいては、境界走査セルは選択１および制御１入力を受
けて、ＴＧ１からＭｕｘ１へのシステムデータ出力をま
ずＭｅｍ１内へ捕獲し、次に該捕獲データを検査のため
に直列出力を経てシフトアウトする。従来技術のセル
は、サンプル中にＭｕｘ２へ入るシステムデータを捕獲
するが、図４Ａの境界走査セルはＴＧ１から出るシステ
ムデータを捕獲する。サンプル動作中の該境界走査セル
の例は、図４Ｂのタイミング図に示されている。このタ
イミング図は、制御２が正規動作中（従ってサンプル
中）低に留まってＴＧ２が使用可能にならないように保
証していることを除外すれば、従来技術のセルに対する
ものと同じである。

【００１８】外部試験動作中においては、選択２はＴＧ
１を使用禁止にし、従ってＩＣコア論理装置を使用禁止
にして、データをラッチ可能出力バッファ４０へ出力し
ないようにする。図４Ａの境界走査セルが、最初外部試
験動作状態にされた時、ラッチ可能バッファ４０は、Ｍ
ｅｍ１からの出力をロードされる必要がある。これを実
現するために、プレロード信号が制御２上に出力されて
ＴＧ２を使用可能にし、Ｍｅｍ１からの論理値をラッチ
可能出力バッファ４０へ駆動する。制御２上の前記プレ
ロード信号がなくなった後、ＴＧ２は使用禁止にされ、
ラッチバッファが前記論理値をＩＣ出力に保持するのに
用いられる。ラッチ可能出力バッファのこのプレローデ
ィングは、セルが外部試験動作モードにされた最初の時
に必要とされる。この最初のプレロード動作が行われた
後、Ｍｅｍ１からラッチ可能出力バッファへの全ての他
の論理転送は、従来技術の境界走査セルにおいて説明さ
れたＭｅｍ１からＭｅｍ２への転送と同様に、すなわち
制御２入力に応答して行われる。

【００１９】外部試験動作モードにおいては、ラッチ可
能出力バッファ４０が安定試験データを出力している間
に、ラッチバッファの出力が捕獲およびシフトのために
Ｍｕｘ１へ入力される。Ｍｕｘ１の、ラッチバッファの
出力への接続は、図３Ａの従来技術の境界走査セルにお
けるように、ＩＣ出力の観察を可能ならしめる。外部試
験動作中においては、境界走査セルは、選択１および制
御１入力を受けて、ＩＣ出力ピンデータをＭｅｍ１内へ
捕獲し、次にそれを検査のために直列出力を経てシフト
アウトする。Ｍｅｍ１がデータを捕獲またシフトしつつ
ある間、ＴＧ２は制御２によって使用禁止にされて、ラ
ッチ可能出力バッファ４０が安定試験データを出力ピン
に保持することを可能ならしめる。Ｍｅｍ１がその捕獲
およびシフト動作を完了した後、それはラッチ可能出力
バッファ４０内へロードされるべき新しい試験データを
含有している。ラッチ可能出力バッファ４０は、その新
しい試験データを、制御２の信号に応答してＭｅｍ１か
らＴＧ２を経てロードされる。ラッチ可能出力バッファ
４０が新しい試験データを受けた時、該データは出力ピ
ンへ直接出力される。従来技術のセルのＭｅｍ２は、新
しい試験データを出力ピンへ、まず該データをＭｕｘ２
を通過させることにより、すなわち直接出力バッファへ
送らずに、出力する。外部試験動作中の境界走査セルの
例は、図４Ｂのタイミング図に示されている。外部試験
動作の開始時、最初に論理値をＭｅｍ１からラッチ可能
出力バッファ４０へ転送するための、上述の制御２上の
プレロード信号は、図４Ｂのタイミング図に示されてい
ないが、図４Ｂの外部試験動作に入った時すでに発生し
終わっていることに注意すべきである。また、図４Ａの
セルは、短絡検出および修正機能を行うために図３Ａの
従来技術の選択において必要とされた追加のＭｕｘ３お
よび選択３信号を必要としない。

【００２０】図６Ａにおいて、境界走査セル論理装置
は、Ｍｕｘ１と、Ｍｅｍ１と、３つのトランジスタゲー
ト（ＴＧ１、ＴＧ２、およびＴＧ３）と、ラッチバッフ
ァと、を含む。図４Ａおよび図６Ａの境界走査セルは、
図６ＡがＴＧ１およびＴＧ２の出力と、ラッチ可能出力
バッファ４０への入力と、の間にＴＧ３を含むことを除
外すれば、同じである。ＴＧ１およびＴＧ２は、例えば
図５に示されているような、任意のタイプの信号転送素
子でありうるが、ＴＧ３は信号を双方向に伝送しえなけ
ればならない。それゆえ、ＴＧ３は、図５の伝達ゲート
の例、または他のタイプの双方向性信号伝達素子のよう
に動作する必要がある。ＴＧ３の双方向性動態の理由は
後述される。ＴＧ１、ＴＧ２、およびＴＧ３の１つまた
はそれ以上は、ＩＣの出力バッファ領域内にラッチ可能
出力バッファ４０の一部として構成することができ、そ
れによりＩＣコア領域内の試験論理装置の量は、Ｍｕｘ
１およびＭｕｘ２ほどの小ささに削減される。

【００２１】ＩＣの正規動作においては、ＴＧ１および
ＴＧ３が使用可能にされてシステムデータを出力バッフ
ァの入力へ通過させ、ＴＧ２は使用禁止にされる。ＩＣ
の試験動作においては、ＴＧ２およびＴＧ３が使用可能
にされて試験データをＭｅｍ１から出力バッファの入力
へ通過させ、ＴＧ１は使用禁止にされる。ＴＧ３が使用
可能にされた時は、それはラッチバッファの出力をオー
バドライブして、システムまたは試験データを出力ピン
へ通過させる。ＴＧ３が使用禁止にされた時は、ラッチ
バッファは、ＩＣ出力から出力バッファの入力への帰還
を保持して、試験データを出力ピンにラッチし保持す
る。

【００２２】サンプル動作中においてはＩＣは正規モー
ドにあり、その場合、選択２はＴＧ１を使用可能にし、
転送信号はＴＧ３を使用可能にし、また制御２はＴＧ２
を使用禁止にする。正規動作モードにおいては、ＩＣの
コア論理装置の出力は、ＴＧ１およびＴＧ３を通過して
ラッチ可能出力バッファ４０から出力される。サンプル
中においては、境界走査セルは選択１および制御１入力
を受けて、ＴＧ１からＭｕｘ１へのシステムデータ出力
をまずＭｅｍ１内へ捕獲し、次に該捕獲データを検査の
ために直列出力を経てシフトアウトする。従って、この
サンプル動作は、図４Ａのセルに対して説明されたもの
と同じである。サンプル動作中の図６Ａの境界走査セル
の例は、図６Ｂのタイミング図に示されている。

【００２３】外部試験動作中においては、選択２はＴＧ
１を使用禁止にし、従ってＩＣコア論理装置を使用禁止
にして、データをラッチ可能出力バッファ４０へ出力し
ないようにする。図６Ａの境界走査セルが、最初外部試
験動作状態にされた時、ラッチ可能バッファ４０は、Ｍ
ｅｍ１からの出力をロードされる必要がある。これを実
現するために、プレロード信号が制御２および転送上に
出力されてＴＧ２およびＴＧ３を使用可能にし、Ｍｅｍ
１からの論理値をラッチ可能出力バッファ４０へ駆動す
る。プレローディングの後、ラッチ可能出力バッファ、
ＴＧ２およびＴＧ３は使用禁止にされ、ラッチ可能出力
バッファがプレロードされた論理値を出力ピンに保持す
ることを可能ならしめる。

【００２４】外部試験動作の捕獲ステップ中において
は、ＴＧ２は制御２により使用禁止にされ、かつＴＧ３
は転送信号により瞬間的に使用可能にされて、ラッチバ
ッファの出力がＭｕｘ１を経てＭｅｍ１内へ捕獲されう
るようにする。この捕獲ステップの後、ＴＧ３は使用禁
止にされ、外部試験動作が行われる。ラッチ可能出力バ
ッファ４０は、シフトステップ中ラッチバッファ帰還に
より安定状態に留まる。転送信号によるＴＧ３の瞬間的
使用可能化は、ＩＣ出力が図３Ａの従来技術の境界走査
セルにおけるように捕獲されることを可能ならしめる
が、図３Ａのセルにおいて必要とされた追加のＭｕｘ３
および選択３信号のオーバヘッドはない。Ｍｅｍ１がそ
の捕獲およびシフト動作を完了した後、それはラッチ可
能出力バッファ４０内へロードされるべき新しい試験デ
ータを含有している。ラッチ可能出力バッファは、その
新しい試験データを、制御２および転送信号によるＴＧ
２およびＴＧ３の瞬間的使用可能化に応答して、Ｍｅｍ
１からロード（更新）する。ラッチ可能出力バッファ４
０は、該データが転送された後にＴＧ２およびＴＧ３が
使用禁止にされた時、該新しい試験データを出力ピンに
保持する。

【００２５】外部試験動作中の図６Ａの境界走査セルの
例は、図６Ｂのタイミング図に示されている。ここで
も、外部試験動作の開始時、最初に論理値をＭｅｍ１か
らラッチ可能出力バッファ４０へ転送するための、上述
の制御２および転送上のプレロード信号は、図６Ｂのタ
イミング図に示されていないが、図６Ｂの外部試験動作
に入った時すでに発生し終わっていることに注意すべき
である。また、外部試験の捕獲および更新動作中におけ
るＴＧ３の双方向性動態にも注意すべきである。捕獲動
作中、ＴＧ３は転送信号によって使用可能にされ、デー
タを、ラッチ可能出力バッファ４０からＭｕｘ１を経て
Ｍｅｍ１へ通過させるが、更新動作中は、ＴＧ３は転送
信号によって使用可能にされ、データをＭｅｍ１からラ
ッチ可能出力バッファ４０へ通過させる。

【００２６】図６Ａにおける内部試験動作中において
は、選択２はＴＧ１を使用禁止にし、従ってＩＣコア論
理装置を使用禁止にして、データをラッチ可能出力バッ
ファ４０へ出力しないようにする。図６Ａの境界走査セ
ルが、最初内部試験動作状態にされた時、ラッチ可能バ
ッファ４０は、外部試験動作において説明したように、
Ｍｅｍ１からの試験データをプレロードされる。

【００２７】内部試験動作の捕獲ステップ中において
は、ＴＧ１は選択２により瞬間的に使用可能にされる
が、ＴＧ２およびＴＧ３は使用禁止状態に留まる。ＴＧ
１の瞬間的使用可能化は、ＩＣコア論理装置からのシス
テムデータが、Ｍｕｘ１を経てＭｅｍ１内へ捕獲されう
るようにする。ＴＧ３は使用禁止にされているので、ラ
ッチ可能出力バッファ４０の状態は、捕獲ステップ中保
持される。捕獲ステップの後、捕獲されたデータがＭｅ
ｍ１からシフトアウトされる時、ＴＧ１は、ＴＧ２およ
びＴＧ３と共に使用禁止にされる。選択２によるＴＧ１
の瞬間的使用可能化は、図１Ａ、図２、および図３Ａの
従来技術の内部試験動作において説明したように、ＩＣ
のシステムデータが捕獲され且つシフトされることを可
能ならしめる。Ｍｅｍ１がその捕獲およびシフト動作を
完了した後、それはラッチ可能出力バッファ４０内へロ
ード（更新）されるべき新しい試験データを含有してい
る。ラッチ可能出力バッファ４０は、その新しい試験デ
ータを、制御２および転送信号によるＴＧ２およびＴＧ
３の瞬間的使用可能化に応答して、Ｍｅｍ１からロード
する。ラッチ可能出力バッファ４０は、ＴＧ２およびＴ
Ｇ３が再び使用禁止にされた時、該新しい試験データを
保持する。内部試験動作中の前記境界走査セルの例は、
図６Ｂのタイミング図に示されている。ここでも、内部
試験動作の開始時、最初に論理値をＭｅｍ１からラッチ
可能出力バッファ４０へ転送するための、上述の制御２
および転送上のプレロード信号は、図６Ｂのタイミング
図に示されていないが、図６Ｂの内部試験動作に入った
時すでに発生し終わっていることに注意すべきである。

【００２８】外部試験および内部試験中に、Ｍｅｍ１の
データをラッチ可能出力バッファ４０内へロード（更
新）する上述の方法は、（後述されるように）出力ピン
短絡保護のために好ましいが、別のロード方法も可能で
ある。該別の方法は、外部試験および内部試験に入った
時直ちに、図４Ａのセルにおける制御２と、図６Ａのセ
ルにおける制御２および転送信号と、が起動されて、図
４ＡのＴＧ２と、図６ＡのＴＧ２およびＴＧ３と、のそ
れぞれを使用可能にすることを除外すれば、上述の方法
と同様である。この条件は、データがＭｅｍ１において
捕獲またシフトされつつある時を除外すれば、外部試験
および内部試験中有効である。この別の方法を用いる
と、ＴＧ２（図４Ａ）またはＴＧ２およびＴＧ３（図６
Ａ）が、Ｍｅｍ１が試験データを捕獲またシフトしつつ
ある時以外の全ての時刻において、Ｍｅｍ１の試験デー
タをラッチ可能出力バッファ４０へ出力する。捕獲およ
びシフト動作中においては、制御２または制御２および
転送信号が（例えば、図４Ａおよび図６Ａに関して上述
されたように）必要なように操作され、適切なデータ
（外部試験における出力データまたは内部試験における
ＩＣデータ）をＭｅｍ１において捕獲させ、またシフト
させる。捕獲およびシフト動作が完了した後、制御２ま
たは制御２および転送信号が、再びＴＧ２またはＴＧ２
およびＴＧ３を使用可能にして、試験データをラッチ可
能出力バッファ４０へ転送する。Ｍｅｍ１のデータをラ
ッチ可能出力バッファ４０へ通過させるための、制御２
または制御２および転送信号の前述の瞬間的起動ではな
く、この別の方法は、Ｍｅｍ１の捕獲およびシフト動作
中を除外して、Ｍｅｍ１のデータをラッチ可能出力バッ
ファへ連続的に転送するために、制御２または制御２お
よび転送上の連続的レベルを用いる。この別の制御方法
を用いた制御２または制御２および転送信号の操作は、
図４Ｃおよび図６Ｃのタイミング図に示されている。

【００２９】瞬間的な制御２または制御２および転送信
号を用い、それらの信号を使用可能化レベルに保持しな
い１つの利点は、瞬間的起動が、ＴＧ２またはＴＧ２お
よびＴＧ３が短時間中に試験データをラッチ可能出力バ
ッファ４０へ通過させることを可能ならしめ、次にラッ
チバッファが該試験データを出力ピンにラッチし保持す
ることを可能ならしめることである。制御２または制御
２および転送信号の使用可能化状態への保持は、ラッチ
バッファ帰還機能の短絡修正作用を無視し、強制的にＴ
Ｇ２またはＴＧ２およびＴＧ３をして試験データを連続
的にラッチ可能出力バッファ４０へ駆動せしめる。

【００３０】例えば、もしＩＣ出力ピンに接地への短絡
が存在し、瞬間的制御方法が論理的１をＭｅｍ１からラ
ッチ可能出力バッファ４０へ転送するために用いられた
とすれば、該ラッチ可能出力バッファは、（制御２また
は制御２および転送信号の時間中に）一時的に出力を強
制的に論理的１にする。しかし、瞬間的制御がなくなっ
た後には、ラッチ可能出力バッファ４０は、ラッチバッ
ファからの出力帰還により直ちに、論理的１の出力から
論理的０の出力へスイッチし、従ってＩＣ出力ピンにお
ける電圧コンテンションを除去する。もし別の（連続
的）制御方法が、論理的１をＭｅｍ１からラッチ可能出
力バッファ４０へ連続的に転送するために用いられたと
すれば、該ラッチ可能出力バッファは、制御２または制
御２および転送信号が高にセットされている限り、短絡
した出力を連続的に強制的に論理的１にしようとするは
ずである。この場合、瞬間的制御方法の連続的制御方法
にまさる利点は、それが、短絡（または他の電圧コンテ
ンション）条件が出力ピン上に存在しうる時間を減少さ
せ、従って出力バッファが損傷または破壊される可能性
を減少させることである。

【００３１】図４Ａおよび図６Ａの境界走査セルは、従
来技術の図３Ａにおいて用いられている方法にまさる改
善された短絡保護を与える。図３Ａにおいては、接地ま
たは供給電圧（論理的０または１）への短絡は、連続し
た走査動作（外部試験１および外部試験２）を行うこと
によって修正される。図３Ａの方法は、短絡された出力
が、外部試験１における試験データの更新から外部試験
２における試験データの更新へ行くのに要するＴＣＫ周
期数の間保持されることを可能ならしめる。ＩＥＥＥ１
１４９．１の試験の標準タイミングを例として用いる
と、上述の外部試験１および外部試験２の更新ステップ
間には、最小限４ＴＣＫ周期が存在しなければならな
い。図３Ａの従来技術の境界走査セルを用いると、短絡
は出力ピンに少なくとも４ＴＣＫ周期の間存在する。Ｔ
ＣＫ周波数は、例えば１Ｈｚのシングルステップ速度か
ら、例えば２０ＭＨｚのフリーランニング速度までに及
びうる。低電流出力バッファは、完全な破壊なしに一定
の持続時間の短絡を許容しうるが、高電流出力バッファ
はそうでない。たとえ出力バッファが、４ＴＣＫ周期の
間短絡された後正常に動作しているように見えても、そ
れは該短絡により、その推定使用寿命をかなり減少さ
せ、早期の予期しない故障を起こすように劣化せしめら
れうる。また、多ピン短絡を生じて、更新ステップ間に
おいて複数の出力バッファにストレスを与え、ＩＣ内に
熱を発生せしめうる。

【００３２】図４Ａおよび図６Ａの本発明の境界走査セ
ルを用いる場合、ラッチ可能出力バッファ４０は、制御
２（図４Ａ）または制御２および転送信号（図６Ａ）の
瞬間的制御方法と組合わせて用いられる時、出力バッフ
ァが強制的に短絡条件にされうる時間をかなり減少させ
る。例えば、制御２または制御２および転送信号は、更
新中の１／２ＴＣＫ周期のみの間ＴＧ２またはＴＧ２お
よびＴＧ３を瞬間的に使用可能化するようにされうる。
該瞬間的更新可能化がなくなった後、ラッチバッファは
帰還を行って、出力短絡条件を直ちに修正する。短絡修
正時間を、図３Ａの境界走査セル（４ＴＣＫ周期）と、
図４Ａおよび図６Ａの境界走査セル（１／２ＴＣＫ周
期）と、の間で比較すると、本発明のセルは、従来技術
のセルが短絡を修正するのに要する時間の１２．５％で
短絡を修正する。従って、本発明は、外部試験または内
部試験動作中に出力バッファが劣化または破壊される可
能性を減少させる。本発明により短絡保護のこの改善が
与えられる理由は、ラッチ可能出力バッファ４０が直ち
に且つ非同期的に、ラッチバッファを帰還機構として用
いる出力バッファの入力と出力との間の論理差を修正す
ることによる。

【００３３】ＩＣ内に３状態（３Ｓ）出力バッファが用
いられる時は、図１Ａの従来技術の境界走査セルは、図
７に示されているように、データ入力に、また３状態出
力バッファの３状態制御入力に、置かれる。これらの境
界走査セルは、システムデータおよび３状態制御を、３
状態バッファへ入力しうるようにする。

【００３４】図８は、図４Ａと同様の境界走査セルがど
のようにして３状態出力バッファを制御するのに用いら
れうるかの例を示す。正規動作中においては、図８の３
状態（３Ｓ）バッファは、ＩＣのコア論理装置からの３
Ｓ制御出力により使用可能または使用禁止にされる。試
験動作においては、該３状態バッファは、図８の境界走
査セル８０のラッチ可能出力バッファ８１内に記憶され
ている試験データにより使用可能または使用禁止にされ
る。図８の境界走査セル８０は、図４Ａおよび図６Ａに
示されているＩＣ出力バッファを用いる代わりに、正規
データバッファ８２を用いてラッチ可能出力を発生する
ことに注意すべきである。図８のセル８０の動作は、図
４Ａにおけると同様である。境界走査セル８０は、図４
Ａおよび図６Ａに示されているＩＣ出力バッファを用い
る代わりに、正規データバッファ８２を用いてＭｅｍ２
の機能を作っているが、セル８０は、たとえ該セルの一
部としての出力バッファを用いていなくても、必要とす
る論理装置は、図１Ａおよび図７の従来技術のセルより
も依然として少ない。

【００３５】図９は、図１Ａの従来技術の境界走査セル
が、どのようにＩＣ入力において用いられるかの例を示
す。正規のＩＣ動作中においては、該セルは、入力バッ
ファの出力からのデータを、Ｍｕｘ２を経てＩＣのコア
論理装置へ通過させる。試験モード中においては、該セ
ルは、Ｍｅｍ２からの試験データを、Ｍｕｘ２を経てＩ
Ｃのコア論理装置へ通過させる。いずれのモードにおい
ても、入力バッファからのシステムデータは、サンプル
動作に関して前述したように、Ｍｅｍ１において捕獲さ
れかつシフトアウトされうる。試験モード中において
は、図９のタイプのセルは、ＩＣのコア論理装置への入
力を、Ｍｅｍ２およびＭｕｘ２の使用により、更新動作
間において安定状態に保持することを可能ならしめる。
この安定した試験データの保持は、リセット、使用可能
化、などのような非同期ＩＣ入力においては重要であ
る。このアプローチに関する公知の問題は、Ｍｕｘ２の
出力がコア論理装置を駆動するために、入力バッファの
強い出力駆動能力の利用が妨げられることである。多く
の場合、コア論理装置に対し必要な駆動を与えるため
に、Ｍｕｘ２の出力には（点線で示されている）大形デ
ータバッファ９０が必要とされる。この高駆動データバ
ッファ９０は、論理装置のオーバヘッドを増大させ、ま
た入力データ信号経路に追加の遅延を導入する。

【００３６】図１０は、ＩＣ入力に構成された本発明に
よる代表的境界走査セルを示す。この境界走査セルは、
２部分をなすように示されている。第１部分１００は、
Ｍｕｘ１と、Ｍｅｍ１と、ＴＧ２と、を含み、第２部分
１０１は、ＴＧ１と、ＩＣ入力バッファおよびラッチバ
ッファから構成されるラッチ可能入力バッファ１０３
と、を含む。図１０の境界走査セルの回路素子は、ＩＣ
内のどこにでも配置されうるが、図１０の例において
は、第１部分１００は、ＩＣコア論理装置領域内に構成
され、第２部分１０１は、ＩＣ入力バッファ領域内に構
成される。図９の従来技術の境界走査セルのＭｅｍ２機
能は、ＴＧ２と、ＩＣ入力バッファと、ラッチバッファ
と、の組合せにより、図１０の入力境界走査セル内に実
現される。また、図９の従来技術のセルのＭｕｘ２機能
は、図１０においてはＴＧ１およびＴＧ２によって実現
される。

【００３７】サンプル中においては、ＴＧ１が選択２に
より使用可能にされてデータを、入力バッファを経てＩ
Ｃコア論理装置へ入力し、ＴＧ２は制御２により使用禁
止にされる。選択１および制御１入力は印加されると、
ＴＧ１から出力されたデータが、Ｍｅｍ１において捕獲
されかつシフトアウトされて、サンプル動作を実現する
ことを可能にする。外部試験中においては、ＴＧ１が、
選択２により使用可能にされて、Ｍｅｍ１が選択１およ
び制御１信号に応答してＩＣへのデータ入力を捕獲しか
つシフトアウトすることを可能にする。内部試験中にお
いては、ＴＧ１は、選択２により使用禁止にされて、外
部信号妨害を阻止し、一方Ｍｕｘ１、Ｍｅｍ１、および
ＴＧ２は、図４Ａの前述のセルと同様に操作されて、
（１）ラッチ可能入力バッファ１０３の出力からの試験
データを捕獲し、（２）直列入力から直列出力までデー
タをシフトし、（３）ＩＣコア論理装置へ入力されるべ
き、ラッチ可能入力バッファ１０３の入力への新しい試
験データを更新する。該ラッチ可能入力バッファは、図
４Ａに関して前述したようにラッチ可能出力バッファ４
０がプレロードされたのと同様に、内部試験の開始時に
Ｍｅｍ１からの試験データをプレロードされる。図１０
のセルは、入力バッファがコア論理装置を駆動すること
を可能にし、従って図９の追加の高駆動データバッファ
９０の必要と、それが導入する信号遅延とを解消する。

【００３８】図１１においては、ＩＣ入力に別の代表的
境界走査セルが構成されている。図１１の境界走査セル
は、第２部分１１１がラッチ可能入力バッファ１０３の
入力にＴＧ３を含んでいること以外は、図１０のものと
同様である。ＴＧ３は、図１１のセルが、外部試験中に
ＩＣコア論理装置へ安全な論理値を入力することを可能
ならしめる。図９の従来技術の境界走査セルのＭｅｍ２
機能は、ＴＧ２と、ＴＧ３と、ＩＣ入力バッファと、ラ
ッチバッファと、の組合せにより、図１１の入力境界走
査セル内に実現される。また、図９の従来技術のセルの
Ｍｕｘ２機能は、図１１においては、ＴＧ１、ＴＧ２、
およびＴＧ３によって実現される。

【００３９】サンプル中においては、ＴＧ１およびＴＧ
３が選択２および転送信号により使用可能にされて、デ
ータを入力バッファを経てＩＣコア論理装置へ入力し、
ＴＧ２は制御２により使用禁止にされる。選択１および
制御１入力は印加されると、ＴＧ１から出力されたデー
タが、Ｍｅｍ１において捕獲されかつシフトアウトされ
て、サンプル動作を実現することを可能にする。外部試
験中においては、ＴＧ１が、選択２により使用可能にさ
れて、Ｍｅｍ１が選択１および制御１信号に応答してＩ
Ｃへのデータ入力を捕獲しかつシフトアウトすることを
可能にする。外部試験においては、ＴＧ３は、転送信号
により使用禁止にされて、ラッチ可能入力バッファ１０
３が、捕獲およびシフト動作中にＩＣコア論理装置への
安定したデータを保持することを可能ならしめ、それは
該コア論理装置が試験中に入力ピンへの論理入力を受け
るのを阻止する。転送信号は、該コア論理装置への安全
なデータを連続的に保持するように制御されることがで
き、または制御２およびＴＧ２と共に、それぞれの走査
動作の終わりにＭｅｍ１からラッチ可能入力バッファ１
０３への新しい試験データを更新するように制御される
ことができる。内部試験中においては、ＴＧ１は、選択
２により使用禁止にされて、外部信号妨害を阻止し、一
方Ｍｕｘ１、Ｍｅｍ１、およびＴＧ２は、図６Ａの前述
のセルと同様に操作されて、（１）ラッチ可能入力バッ
ファ１０３の出力からの試験データを捕獲し、（２）直
列入力から直列出力までデータをシフトし、（３）ＩＣ
コア論理装置へ入力されるべき、ラッチ可能入力バッフ
ァ１０３への新しい試験データを更新する。内部試験ま
たは外部試験の開始時に、ＴＧ２およびＴＧ３は、図６
Ａに関して前述したようにラッチ可能出力バッファ４０
がプレロードされたのと同様に、Ｍｅｍ１からラッチ可
能入力バッファ１０３へデータをプレロードするように
操作される。図１１の入力境界走査セルの構成は、入力
バッファがコア論理装置を駆動することを可能にし、従
って図９の追加の高駆動データバッファ９０の必要と、
それが導入する信号遅延とを解消する。

【００４０】従って、上述の本発明が提供する諸利点に
は以下のものが含まれる：図４Ａにおいては、ＴＧ２
と、ラッチバッファと、出力バッファと、の組合せが、
従来技術の境界走査セルのＭｅｍ２の機能を実現し、従
って試験論理のオーバヘッドをかなり減少させる；図６
Ａにおいては、ＴＧ２およびＴＧ３と、ラッチバッファ
と、出力バッファと、の組合せが、従来技術の境界走査
セルのＭｅｍ２の機能を実現し、従って試験論理のオー
バヘッドをかなり減少させる；図４ＡのＴＧ１およびＴ
Ｇ２の一方または双方、および図６ＡのＴＧ１、ＴＧ
２、およびＴＧ３の１つまたはそれ以上は、ＩＣの出力
バッファ領域内へ統合されることにより、ＩＣのコア論
理装置内に必要とされる境界走査論理装置を、Ｍｅｍ１
およびＭｕｘ１ほどの小ささまで削減しうる；図４Ａに
おいては、ＴＧ１およびＴＧ２が、従来技術の境界走査
セルのＭｕｘ２の機能を実現し、従って試験論理のオー
バヘッドをかなり減少させる；図６Ａにおいては、ＴＧ
１、ＴＧ２、およびＴＧ３が、従来技術の境界走査セル
のＭｕｘ２の機能を実現し、従って試験論理のオーバヘ
ッドをかなり減少させる；図４Ａおよび図６Ａの境界走
査セルは、図３Ａの従来技術の境界走査セルにおいて必
要とされた第３マルチプレクサ、選択制御、および短絡
外部試験動作の追加を要することなく、ラッチバッファ
帰還経路を経て、ＩＣ出力ピンの論理状態を試験するこ
とを可能にする；図６ＡのＴＧ３は双方向性のものであ
り、出力ピンデータが外部試験の捕獲操作中にＭｅｍ１
へ通過せしめられることを可能にし、またＭｅｍ１デー
タが外部試験または内部試験の更新操作中に、出力ピン
のラッチ可能出力バッファへ通過せしめられることを可
能にする；該ラッチ可能出力バッファは、出力バッファ
のＩＣ出力における電圧レベルの矛盾の、即座の非同期
的修正を準備する；図８からわかるように、正規データ
バッファは、ＩＣ出力バッファの代わりに用いられてＭ
ｅｍ２の機能を実現することができる；図４Ａおよび図
６Ａの出力境界走査セル構造は、図１０および図１１に
示されているように、ＩＣ入力において用いられるよう
にされうる；従来技術の入力境界走査セルのＭｅｍ２の
機能は、ＴＧ２および帰還ラッチバッファ（図１０）、
またはＴＧ２および帰還ラッチバッファおよびＴＧ３
（図１１）を、ＩＣ入力バッファと組合わせて用いるこ
とにより実現されうる；従来技術の入力境界走査セルの
Ｍｕｘ２の機能は、ＴＧ１およびＴＧ２（図１０）、ま
たはＴＧ１、ＴＧ２、およびＴＧ３（図１１）により実
現されうる；図１０および図１１の入力境界走査セル
は、ＩＣ入力バッファが、従来技術のセルのＭｕｘ２出
力における高駆動データバッファの必要を解消して、前
記コア論理装置を駆動することを可能にする。

【００４１】多重ＩＣを含むプリント配線板および他の
マルチチップモジュールは、通常は、ＩＣを正規動作モ
ードにするよう構成された、ＩＣの試験論理装置により
電源投入され、その場合例えば、ＩＣコア論理装置はＩ
Ｃ出力バッファに直接接続されて、ＩＣ外への駆動を行
う。しかし、新たに組立てられたプリント配線板または
他のマルチチップモジュールは、１つまたはそれ以上の
ＩＣ出力ピンを、接地、供給電圧、または他のＩＣピン
へ短絡させる欠陥を含みうる。もしそのような欠陥が、
新たに組立てられたマルチチップモジュールの電源投入
時に存在すれば、短絡したＩＣピンを駆動する出力バッ
ファであって、ＩＣのコア論理装置に直接接続された該
出力バッファは、試験が行われうる前に該短絡により損
傷を受けうる。従って、本発明は、短絡の試験が終わる
まで、ＩＣがデータを出力バッファへ出力するのを阻止
するように、図４Ａおよび図６Ａの境界走査セルを用い
るための、構造、方法、およびプロシージャを提供す
る。

【００４２】図１２は、ＴＧ１が、選択２信号の代わり
にＡＮＤゲート１２０から出力される信号により制御さ
れることを除外すれば、図４Ａの境界走査セルと同じ構
造および動作の境界走査セルを示す。前記ＡＮＤゲート
は、２つの入力、すなわち選択２および使用禁止を受け
る。図４Ａに関連して前述された全ての信号は、図１２
においても同様に働く。使用禁止信号およびＡＮＤゲー
トは、図４Ａと図１２との間の相違である。ＡＮＤゲー
トは、それぞれの境界走査セルの必要な部品ではなく、
むしろＩＣ内の複数の出力境界走査セルへの入力となる
出力を有する単一ゲートである。

【００４３】ＩＣが電源投入される時、使用禁止信号は
低にセットされる。使用禁止信号の信号源は、ＩＣ入力
ピンでありうる。電源投入の際、使用禁止信号が低であ
る時は、ラッチ可能出力バッファ４０はＩＣコア論理装
置により駆動されず、ＩＣ出力はラッチバッファからの
帰還に応答して安定状態になる。もしＩＣ出力に接地へ
の短絡が存在していたとすれば、該安定状態は論理的０
になるはずである。もし短絡が存在しなかったとすれ
ば、該安定状態は、ラッチバッファにより入力された論
理レベルになるはずである。ラッチバッファは、ＩＣ出
力が接地または供給電圧へ短絡されていない時に、ラッ
チ可能出力バッファ４０の振動を避けるために、ヒステ
リシスをもつように設計されうる。

【００４４】低使用禁止信号は、ＴＧ１によりコア論理
装置を出力バッファから隔離するためにのみ役立つの
で、図４Ａに関連して上述したように、それは外部試験
動作に影響を及ぼさない。従って、上述のようにＩＣが
電源投入された後には、図４Ａに関連して前述したよう
に、外部試験動作が行われうる。外部試験動作状態にな
ると、境界走査セルは短絡した出力を試験するように操
作される。境界走査セルの外部試験部分は、ＴＧ１のみ
に対する使用禁止信号によって使用禁止にされないこと
に注意することは重要である。もし短絡が検出されれ
ば、それらは修理される。短絡の修理後、または無短絡
の決定後、ＩＣは正規動作状態に置かれ、その機能を使
用可能にする。すなわち、境界走査セルは正規モードに
セットされ、使用禁止信号は非活動状態にされる。電源
投入から、出力の使用禁止へ、外部試験動作へ、さらに
（もし試験に合格したならば）正規動作へ、のこの順序
付けは、ＩＣ出力を、従来技術の境界走査セルに用いら
れる従来の電源投入方法による損傷から保護する方法を
与える。出力短絡が存在しないことを確認するため、ま
たは短絡を識別して修理するための、外部試験動作が行
われ終わるまで、出力バッファはＩＣのコア論理装置に
より駆動されないので、このプロシージャは、ＩＣ出力
が常に電圧矛盾にさらされることを阻止する。

【００４５】前記使用禁止信号は、ＩＣを含む新たに組
立てられた回路板の最初の電源投入に際して用いられる
ことを必要とするのみである。回路板上のＩＣの出力短
絡試験が終わった後は、将来の電源投入操作がＩＣを直
ちに正規動作に入らせるように、使用禁止信号の信号源
（例えばピン）は、非活動化されるか、または除去され
る。しかし、代わりに、使用禁止信号を、例えば、回路
板が電源投入される毎に、または回路板が電源投入され
る時選択的に、所望のように用いることもできる。

【００４６】図１３は、図６Ａの境界走査セルが前記安
全な電源投入機能を含むよう、どのように設計されうる
かを示す。図１２のセルと同様に、使用禁止信号は、図
１３のセルが外部試験動作を行うことを阻止せず、それ
はＴＧ１のみを使用禁止にする。

【００４７】上述の本発明が提供する諸利点には以下の
ものが含まれる：新たに組立てられた回路板またはマル
チチップモジュールのための短絡試験プロシージャおよ
び保護方法；ＩＣ出力ピンが電源投入に際して矛盾のな
い状態になることを可能ならしめる使用禁止機能；ＩＣ
が正規動作に入ることを可能にする前の短絡試験施行；
ＩＣ出力ピンに短絡がないことを保証するための、電源
投入における諸ステップのシーケンス；ＩＣ出力バッフ
ァ内に設計された帰還、およびたとえ出力が短絡されて
いても安全なＩＣの電源投入を可能ならしめる、コア論
理装置出力を使用禁止にする能力。

【００４８】図１４は、図６ＡのＴＧ３の使用の必要な
くサンプル、外部試験、および内部試験の動作を行い、
従って、試験および正規双方のＩＣ動作中における信号
の遅延を解消する、別の出力セルの設計を示す。図１４
の出力セルは、図４Ａおよび図６Ａの２つの入力Ｍｕｘ
１の代わりに、３入力マルチプレクサ（Ｍｕｘ１）と、
追加の選択制御信号（選択入力）とを用いている。図１
４のＭｕｘ１は、コア論理装置からの入力（システムデ
ータ）と、ラッチ可能出力バッファ４０からの入力と、
直列入力と、を受ける。コア論理装置からのシステムデ
ータをＭｕｘ１へ直接入力することにより、内部試験中
において図６ＡのＴＧ３により与えられる信号隔離能力
の必要はなくなる。サンプル動作においては、図１４の
ＴＧ１は使用可能にされＴＧ２は使用禁止にされて、正
規のシステムデータ流を可能ならしめる。サンプル動作
中においては、前述のように、Ｍｕｘ１は、システムデ
ータをＭｅｍ１へ入力して捕獲およびシフトアウトさせ
るように制御される。外部試験においては、前述のよう
に、図１４のＴＧ１は使用禁止にされ、ＴＧ２はラッチ
可能出力バッファ４０への試験データを更新するように
操作される。外部試験動作中においては、前述のよう
に、Ｍｕｘ１は、出力ピンデータをＭｅｍ１へ入力して
捕獲およびシフトアウトさせるように制御される。内部
試験においては、図１４のＴＧ１は使用禁止にされ、Ｔ
Ｇ２は前述のようにラッチ可能出力バッファへの試験デ
ータを更新するように操作される。内部試験動作中にお
いては、前述のように、Ｍｕｘ１は、システムデータを
Ｍｅｍ１へ入力して捕獲およびシフトアウトさせるよう
に制御される。

【００４９】図１４の代表的セルにおいては、サンプル
および内部試験中におけるシステムデータおよび試験デ
ータ信号の捕獲は、該信号がＴＧ１を通過することを必
要ととしないが、図４Ａおよび図６Ａのセルは、サンプ
ルおよび内部試験動作中にそれぞれＴＧ１を通過するシ
ステムデータおよび試験データ信号を捕獲およびシフト
アウトすることができ、それはＴＧ１信号経路を検査す
る。しかし、特殊なＴＧ１経路試験動作は、図１４のＭ
ｕｘ１がＴＧ１の出力からのシステムデータまたは試験
データを捕獲し且つシフトアウトできるように定められ
うる。

【００５０】図１５は、図１１のＴＧ３の使用の必要な
くサンプル、外部試験、および内部試験の動作を行い、
従って、試験および正規双方のＩＣ動作中における信号
の遅延を解消する、別の入力セルの設計を示す。図１５
の入力セルは、図４Ａおよび図１０および図１１の２つ
の入力Ｍｕｘ１の代わりに、３入力マルチプレクサ（Ｍ
ｕｘ１）と、追加の選択制御信号（選択入力）とを用い
ている。図１５のＭｕｘ１は、入力ピンからの入力と、
ラッチ可能入力バッファ１０３の入力からの入力と、直
列入力と、を受ける。入力ピンデータをＭｕｘ１へ直接
入力することにより、外部試験中において図１１のＴＧ
３により与えられる信号隔離能力の必要はなくなる。そ
のわけは、図１５のセル構成においては、ＴＧ１がその
機能を行うからである。サンプル動作においては、図１
５のＴＧ１は使用可能にされＴＧ２は使用禁止にされ
て、正規のシステムデータ流を可能ならしめる。サンプ
ル動作中においては、前述のように、Ｍｕｘ１は、ラッ
チ可能入力バッファ１０３からのデータをＭｅｍ１へ入
力して捕獲およびシフトアウトさせるように制御され
る。外部試験においては、図１１に関して前述したよう
に、図１５のＴＧ１は使用禁止にされ、ＴＧ２はＭｅｍ
１からの試験データを更新するように操作される。外部
試験動作中においては、前述のように、Ｍｕｘ１は、入
力ピンデータをＭｅｍ１へ入力して捕獲およびシフトア
ウトさせるように制御される。内部試験においては、前
述のように、図１５のＴＧ１は使用禁止にされ、ＴＧ２
はＭｅｍ１からラッチ可能入力バッファ１０３への試験
データを更新するように操作される。内部試験動作中に
おいては、図１１に関して前述したように、Ｍｕｘ１
は、ラッチ可能入力バッファ１０３の出力からのシステ
ムデータをＭｅｍ１へ入力して捕獲およびシフトアウト
させるように制御される。

【００５１】図１６には、図１５のセルと同様のセルが
示されており、該セルは、ＴＧ２の出力をラッチ可能入
力バッファ１０３の入力に結合せしめるための、また該
ラッチ可能入力バッファの出力をＭｕｘ１の入力に結合
せしめるための、別個の接続を有する。このセルの動作
は、図１５におけると同じである。相違は、Ｍｅｍ１か
ら（ＴＧ２を経ての）ラッチ可能入力バッファへのデー
タ更新動作と、ラッチ可能入力バッファからＭｅｍ１へ
のデータ捕獲動作とが、図１５のセル内に示されている
同じ接続（すなわち共用信号経路）を経てではなく、別
個の接続（すなわち別個の異なる信号経路）を経て行わ
れることのみである。図１５においては、ラッチ可能入
力バッファ１０３からのデータ出力は、ラッチバッファ
を経由する帰還経路を経てＭｅｍ１内に捕獲されるが、
図１６においては、ラッチ可能入力バッファ１０３から
のデータ出力は、該ラッチ可能入力バッファの出力とＭ
ｕｘ１との間の直接接続を経てＭｅｍ１内に捕獲され
る。ラッチ可能入力バッファへのデータを更新し、ラッ
チ可能入力バッファからのデータを捕獲する、別個の接
続の代表的な利点は以下の通りである：（１）Ｍｕｘ１
／Ｍｅｍ１／ＴＧ２試験回路に対する別個の接続を経
て、入力が制御可能であり、出力が観測可能であること
による、入力バッファを試験する能力；入力ピンからＴ
Ｇ１を経てラッチ可能入力バッファ１０３に至る入力信
号パフォーマンスを改善する、ＴＧ１により駆動される
負荷の削減（Ｍｕｘ１の入力はこの負荷から除かれ
る）。

【００５２】図１４、図１５、および図１６の入力およ
び出力セルは、図４Ａ、図６Ａ、図１０、および図１１
のセルに対して前述された利点と同じ利点を有する。図
１４の出力セルはまた、図１２の出力セルに関して前述
したように制御されて、電源投入短絡保護を行うことも
できる。

【００５３】これまでの議論は、ディジタル回路に用い
るための新しい境界走査セルの説明に限定されていた
が、本発明の概念はアナログ回路にも適用される。今日
アナログ境界走査セルは、Ｐ１１４９．４と呼ばれるＩ
ＥＥＥ標準規格により発展せしめられつつある。ＩＥＥ
Ｅ Ｐ１１４９．４に提案されているアナログ試験のア
プローチは、１９９３年の国際試験会議議事録（Ｉｎｔ
ｅｒｎａｔｉｏｎａｌＴｅｓｔ Ｃｏｎｆｅｒｅｎｃｅ
Ｐｒｏｃｅｅｄｉｎｇｓ）」に発表されたパーカー
（Ｐａｒｋｅｒ）による「アナログ試験可能性バスのた
めの構造および測定学（Ｓｔｒｕｃｔｕｒｅ ａｎｄ
Ｍｅｔｒｏｌｏｇｙ ｆｏｒ ａｎ Ａｎａｌｏｇ Ｔ
ｅｓｔａｂｉｌｉｔｙ Ｂｕｓ）」と題する論文に説明
されている。パーカーの論文は、アナログ境界走査方法
を提示していおり、該アナログ境界走査方法は、アナロ
グ出力におけるアナログ境界走査セルが論理レベルを出
力するようにセットされ、アナログ入力におけるアナロ
グ境界走査セルがそれらの論理レベルを捕獲して、出力
と入力との間の相互接続を検査する点では、ディジタル
境界走査試験と同様である。

【００５４】図１７は、アナログ回路の入力および出力
におけるアナログ境界走査セルに対する、パーカー論文
の基本構想を示す。ディジタル試験動作は、図１７にお
いてコア切断（ＣＤ）と呼ばれているスイッチと、スイ
ッチＶおよびＧと、ディジタルレシーバ（ＤＲ）と、に
関係する。図１８の、パーカー論文のアナログ境界走査
セルの詳細図は、スイッチＶおよびＧの開閉と、データ
の捕獲（Ｃ４）と、を制御する走査セルＣ３およびＣ４
を含む。

【００５５】図１８において：（１）走査セルＣ３およ
びＣ４はそれぞれ、データを捕獲およびシフトするため
の捕獲／シフトメモリ（Ｃ）と、該捕獲／シフトメモリ
からの更新されたデータを記憶するための更新メモリ
（Ｕ）とを含む；（２）更新メモリの出力には、Ｖおよ
びＧがつねに同時に閉じないようにするためにゲーティ
ングが必要とされる。そのわけは、それらが同時に閉じ
ると、ＶおよびＧの両端に接続された電圧間に高電流経
路を与えるからである；（３）ＤＲ、Ｖ、およびＧは、
ＣＤのアナログコアから見た反対側に接続される。すな
わち、それらは信号がアナログコアから出ていく、また
はアナログコアに到着する、線の相互接続点に接続され
る。その場所においてはアナログ境界走査セルの諸素子
がすぐ近くにあって、静電気放電保護回路のような入力
および出力回路に結合せしめられる；（４）試験中にお
いては、セルが接続されている線は、ＣＤによってコア
から隔離されているので、セルに関連するアナログ信号
の入力または出力性は無関係である；（５）ＣＤがさま
ざまに構成されうることは公知である。すなわち、それ
は、線をアナログコアから切断するために開く直列スイ
ッチとして構成でき、または切断効果はアナログコア内
のアナログ出力増幅器の出力の使用禁止（３状態化）か
らも得られうる。

【００５６】図１９Ａは、アナログ回路と、アナログま
たは混合信号デバイス内のアナログ出力増幅器（ＯＡ）
と、の間に配置された、本発明による代表的アナログ境
界走査セル（ＡＢＳＣ）を示す。この、および全ての以
下の、ＡＢＳＣの例においては、ＯＡは、アナログ回路
が正規または試験動作状態にある時、出力端子１９１を
駆動する回路である。ＯＡは、利得１の電圧ホロワのよ
うな完全な増幅器回路でありえ、またはそれは、増幅器
回路の出力トランジスタ段でありえ、該増幅器回路の残
余の諸部品はアナログ回路内に存在する。前記ＡＢＳＣ
は、Ｍｕｘ１およびＭｅｍ１と、スイッチング素子Ｓ
１、Ｓ２、Ｓ３、およびＳ４（これらの例は図５に示さ
れている）と、ＤＲと、電圧帰還素子（ＶＦＥ）と、Ｏ
Ａと、を含む。Ｍｕｘ１およびＭｅｍ１は、前述のよう
に動作してデータを捕獲し、シフトする。ＤＲは、図１
８の従来技術のセルのＤＲが行ったように、アナログ回
路出力上の電圧を、電圧スレショルド（ＶＴ）と比較
し、比較の結果をＭｕｘ１へ出力する。ＶＴは、前記デ
バイス内の固定内部電圧によって与えられうるが、該デ
バイスへの外部入力によりＶＴを与え、ＶＴレベルを変
化させうるようにし、異なる出力電圧レベルと比較する
ＤＲの能力を改善することが好ましい。試験モード中に
おいては、ＶＦＥおよびＯＡは、図４Ａの帰還ラッチバ
ッファおよび出力バッファが、ラッチ可能出力バッファ
（ＬＯＢ）４０を形成するのと同様に、調節可能出力増
幅器（ＡＯＡ）を形成するように動作する。

【００５７】正規動作中においては、Ｓ１が、図４Ａの
選択２信号と同様の切断制御（ＤＣ）信号により閉じら
れ、ＯＡを経てのアナログ回路からの機能出力を可能な
らしめる。正規動作においてはＶＦＥは使用禁止にさ
れ、あるいはもし使用可能にされればＳ１により容易に
オーバドライブされ、機能出力のパフォーマンスに衝撃
を与えることはない。ＶＦＥは、ＯＡの出力からＯＡの
入力へ帰還を行うので、もしＯＡが内部的にＳ１または
Ｓ２によって駆動されなければ、または外部出力端子１
９１に接続された何かによって強く駆動されても、ＯＡ
からの出力電圧は保持される。これは、図４ＡのＬＯＢ
において帰還ラッチバッファが論理状態を保持するのと
同様である。ＯＡとＶＦＥとの組合せは、ＡＢＳＣが試
験モードにある時、ＡＯＡ機能を有する。試験モードに
おいては、ＡＯＡ機能は更新メモリ機能として役立つ。

【００５８】図１９Ｂおよび図１９Ｃには、ＶＦＥ機能
を与えるために用いられうる２つの回路例が示されてい
る。他の回路構成もまた、ＶＦＥ機能を実現するために
用いられうることを理解すべきである。図１９ＢのＶＦ
Ｅ回路の例は、試験モード中に（制御入力Ｃにより）閉
成／使用可能化されて、ＯＡの入力と出力との間の帰還
を与えることができ、また正規機能モード中に開放／使
用禁止化されうる。図１９ＢのＶＦＥの例は、ＯＡの入
力と出力との間の帰還を与えるのに用いられうる、弱い
利得１の帰還増幅器である。

【００５９】ＡＢＳＣを試験モードにする前に、試験デ
ータがＭｅｍ１内へシフトされる。試験データが入力さ
れると、Ｓ１がＤＣによって開かれてＡＯＡをアナログ
回路から隔離し、Ｓ２が更新制御信号ＵＣによって閉じ
られてＡＯＡを、Ｍｅｍ１内のデータにより選択された
出力電圧レベル、すなわちＶ＋またはＶ−、まで予充電
する。この動作は、図４Ａに関して前述された動作と同
様である。Ｓ１によって与えられる隔離もまた、試験中
に図１７および図１８のＣＤが行う隔離と同様である。
従来技術の図１７および図１８の隔離技術と、図１９Ａ
のＡＢＳＣの隔離技術と、の間の１つの相違は、図１８
の従来技術のセルがＣＤによって隔離を行う時、ＩＣ端
子に接続されたままである機能性アナログ回路はない
が、図１９Ａの出力端子にはＯＡが接続されたままであ
り、ＡＢＳＣの出力端子と残部との間に位置する。

【００６０】図１９ＡのＡＢＳＣの出力部分は、スイッ
チＳ２、Ｓ３、およびＳ４と、ＡＯＡとを含む。Ｓ３お
よびＳ４は、試験中に高および低電圧出力レベルとして
用いられる電圧Ｖ＋およびＶ−に接続されている。Ｓ３
およびＳ４を操作する選択制御は、Ｍｅｍ１から行われ
る。Ｍｅｍ１は、一時に１つのスイッチを閉じるように
のみ制御する。この例においては、もしＭｅｍ１が低レ
ベルを出力すれば、Ｓ４が閉じられ、Ｓ３が開かれて、
もしＭｅｍ１が高レベルを出力すれば、Ｓ３が閉じら
れ、Ｓ４が開かれる。データがＭｅｍ１により捕獲さ
れ、かつシフトされる時、その出力は高と低との間で遷
移（リプル）し、それがＳ３およびＳ４を繰返し開閉す
る。しかし、捕獲およびシフト中におけるＳ３およびＳ
４の開閉の効果は、Ｓ２を開くことによりＡＯＡから隔
離される。捕獲およびシフト動作が完了した後、（図４
Ａに関して前述された制御２信号と同様の）更新制御
（ＵＣ）がＳ２を瞬間的に閉じて、Ｍｅｍ１内のデータ
によって選択された電圧レベルがＡＯＡ内に記憶され、
かつＡＯＡから出力されることを可能ならしめる。

【００６１】図１９Ａにおいて、捕獲／シフト動作中に
は、Ｓ２の位置がＡＯＡをＳ３およびＳ４からの出力リ
プルから隔離する。Ｓ２のこの隔離効果は、単一メモリ
（Ｍｅｍ１）が、更新動作中にＡＯＡから出力されるべ
き２つの電圧レベル（Ｖ＋またはＶ−）間の選択を行う
ために用いられうるようにする。すなわち、図１９Ａの
ＡＢＳＣは、単一の電圧選択メモリを必要とするのみで
ある。これとは対照的に、図１８の従来技術のセルは、
Ｖ＋レベルおよびＶ−レベルを選択するための４つのメ
モリ（Ｃ３およびＣ４のＣおよびＵ）と、これら２つの
電圧レベルが同時に選択されるのを阻止するためのゲー
ティングと、を必要とする。図１９ＡにおけるＳ２とＡ
ＯＡとの組合せは、図１８の従来技術のセルの２つの更
新メモリ（Ｖ＋に対するＵ、およびＶ−に対するＵ）の
代わりとなる。ＯＡが、従来技術および図１９Ａの双方
における機能動作に必要であることを認識すると、図１
９ＡのＡＢＳＣが、図１８の従来技術のセルの４つのメ
モリ（Ｃ３およびＣ４のＣおよびＵ）と、ゲーティング
とを、１つのメモリ（Ｍｅｍ１）と、１つのスイッチＳ
２と、ＶＦＥと、に代えていることがわかる。アナログ
出力毎の試験論理オーバヘッドのこの節約は有利であ
る。例えば、図１８の従来技術のセルのゲーティング領
域が、図１９ＡのＡＢＳＣのＳ２およびＶＦＥ領域に等
しいと仮定すると、図１９ＡのＡＢＳＣの、従来技術セ
ルにまさる領域節約は、４メモリ対１メモリ、すなわち
７５％である。

【００６２】ＯＡが出力電流駆動を行うので、スイッチ
Ｓ２からＳ４までは大電流容量スイッチである必要はな
い。同様にして、試験電圧基準Ｖ＋およびＶ−は、大電
流駆動能力を有する必要はない。これは、試験電圧と、
スイッチＶおよびＧとが、ＩＣからの出力駆動用の十分
大きい電流容量をもたなければならない図１８の従来技
術のセルとは対照的である。従って、スイッチＳ３およ
びＳ４は、図１８におけるそれらの対応物であるＶおよ
びＧよりも小さい回路領域を必要とする。もしＶＦＥが
スイッチ（図１９Ｂ）として実現され、Ｓ２が閉じる時
開き、Ｓ２が開く時閉じるならば、Ｓ２はＶＦＥをオー
バドライブするのに十分な電流容量さえ必要としない。

【００６３】Ｓ２は、Ｓ３およびＳ４と、アナログ出力
信号経路との間に配置されて、リプル隔離および更新機
能を行うように図示されているが、Ｓ３およびＳ４が、
もし該隔離および更新機能を行うように制御されるとす
れば、Ｓ３およびＳ４は直接アナログ信号経路に接続さ
れうるはずである。Ｓ２の使用の代表的利点は、それが
アナログ信号経路上の負荷を単一スイッチ（Ｓ２）に制
限し、かつ単一スイッチ（Ｓ２）は、隔離および更新動
作を行うために２つのスイッチ（Ｓ３およびＳ４）より
も簡単に制御されることである。

【００６４】図２３は、Ｓ３およびＳ４が直接アナログ
信号経路に接続されている前述の構成の代表的実施例を
示す。図２３においては、スイッチＳ３およびＳ４はＡ
ＮＤゲートＡの出力により制御される。ＵＣが低である
時に、Ｓ３およびＳ４は開かれる。ＵＣが高である時に
は、Ｍｅｍ１の出力が、Ｓ３（Ｍｅｍ１の出力＝１の
時）またはＳ４（Ｍｅｍ１の出力＝０の時）を閉じる。
図２３の１つの利点は、ＵＣが低である時Ｓ３およびＳ
４が走査経路から隔離され、従って走査動作中にＳ３お
よびＳ４の不必要な電力消費動作が避けられることであ
る。

【００６５】図１９ＡのＡＢＳＣの入力部分（Ｍｕｘ１
およびＭｅｍ１）は、ＤＲから出力されたデータを捕獲
し、シフトアウトする。正規モードにおいては、ＤＲか
ら捕獲されるデータは、図１９Ａに示されているよう
に、ＶＴをアナログ回路から出力された電圧と比較した
結果である。試験モードにおいては、ＡＢＳＣは、ＶＴ
を、従来技術の図１８におけるように出力線から直接受
けた電圧とではなく、ＤＲがＡＯＡの帰還素子（ＶＦ
Ｅ）から受けた電圧と比較した結果として得られたデー
タを捕獲する。図１９Ａにおいては、試験モードの捕獲
ステップ中において、Ｓ１およびＳ２が共に開かれ、Ｖ
ＦＥをＤＲへの入力の唯一のドライバとして残すことに
注意すべきである。

【００６６】捕獲中においてはＳ２が開かれているの
で、もしＶ＋およびＶ−ノードの一方が外部的にアクセ
ス可能であり、（破線の接続によって示されているよう
に）ＶＴに接続されていれば、所望の電圧基準がＶ＋ま
たはＶ−ノードを経てＶＴに印加され、捕獲動作におい
てＤＲにより用いられうる。すなわち、ＶＴはＶ＋また
はＶ−によって外部アクセス可能であり、そのような外
部アクセスのための専用端子の必要はない。Ｖ＋および
Ｖ−ノードはまた、図１９Ａに示されているように、Ｓ
２が開かれている間に、ＩＣ内における他の応用のため
に利用可能である。

【００６７】試験モード中における図１９ＡのＡＢＳＣ
の独自の特徴は、ＡＯＡの以下の能力である：（１）正
規の出力負荷が駆動されつつある限り、ＡＯＡ内に前に
記憶された出力電圧レベルを保持し、または（２）もし
予期しない出力負荷が駆動されつつあれば、ＡＯＡ内に
前に記憶された出力電圧レベルを自動的に修正する。例
えば、もしＡＯＡの出力がもう１つのデバイスを駆動
し、そのデバイスが、電圧コンテンション、電圧クラン
ピング、または高電流なしに、ＡＯＡからの更新された
Ｖ＋およびＶ−電圧レベルの双方を電気的に受け入れる
ことができれば、ＡＯＡは、Ｓ２の更新動作間において
所望電圧を保持する。これらの場合のそれぞれの例は、
以下に与えられる。

【００６８】以下は電圧コンテンションの例である。も
しＳ２からの更新動作に続くＡＯＡからの電圧出力が１
０ボルトであり、この出力が、例えば５ボルトのもっと
強い電圧源とのコンテンションにあったとすれば、ＡＯ
Ａはその出力電圧を、ＶＦＥによって与えられる帰還に
より、他の電圧源の５ボルトレベルに等しくなるように
速やかに調節する。この調節は、該２つの電圧源間の電
流を最小化する。図１８の従来技術のセルは、不利なこ
とに電圧コンテンションおよび高電流出力の状況を継続
する。

【００６９】以下は電圧クランピングの例である。もし
Ｓ２からの更新動作に続くＡＯＡからの電圧出力が１０
ボルトであり、この出力が、５ボルトにクランプするツ
ェナダイオードを駆動したとすれば、ＡＯＡはその出力
電圧を、ＶＦＥによって与えられる帰還により、５ボル
トのツェナに等しくなるように速やかに調節する。図１
８の従来技術のセルは、不利なことに電圧矛盾および高
電流出力の状況を継続する。

【００７０】以下は高電流の例である。もしＳ２からの
更新動作に続くＡＯＡからの電圧出力が−１０ボルトで
あり、この出力が、例えば、製造の欠陥により接地へ短
絡されたとすれば、ＡＯＡはその出力電圧を、ＶＦＥに
よって与えられる帰還により、接地電位に等しくなるよ
うに速やかに調節する。この調節は、接地への短絡から
ＡＯＡへ流れ込む電流を最小化する。図１８の従来技術
のセルは、不利なことに電圧矛盾および高電流入力の状
況を継続する。

【００７１】試験モード中において、図１９ＡのＡＢＳ
Ｃは更新制御（ＵＣ）を受け、Ｓ２の瞬間的閉成により
選択された電圧レベル（Ｖ＋またはＶ−）によってＡＯ
Ａを予充電する。この電圧レベルは、ＡＯＡから出力さ
れて、接続されているデバイスの入力を駆動する。ＤＲ
へのＶＴはＶ＋とＶ−との間の電圧レベルにセットさ
れ、ＤＲが、もしＡＯＡの出力電圧がＶＴより大きけれ
ば論理的１を出力し、あるいはもしＡＯＡの出力電圧が
ＶＴより小さければ論理的０を出力することを可能なら
しめる。ＡＯＡの出力電圧は、ＡＯＡ内のＶＦＥを経て
ＤＲへ入力される。捕獲およびシフト動作中において
は、図１９ＡのＡＢＳＣの入力部分（Ｍｕｘ１およびＭ
ｅｍ１）と、駆動されるデバイスのアナログ入力セルの
同様の入力部分（すなわち、ＤＲ、Ｍｕｘ１、およびＭ
ｅｍ１）とは、ＤＲからの論理レベルをロードし、かつ
シフトアウトする。これは、以下のことを準備する；
（１）駆動するＡＢＳＣの出力電圧レベルの試験、
（２）受取るアナログ入力セルの入力電圧レベルの試
験、（３）駆動するセルと、受取るセルとの間の相互接
続の試験。

【００７２】ＶＴを外部的に制御することの利点は、Ａ
ＯＡから出力されるべく意図された電圧が実際に出力さ
れているかどうかの診断試験を可能にすることである。
例えば、もし１０ボルトが意図された出力電圧であれ
ば、ＶＴは９．５ボルトにセットされうる。もしＡＯＡ
が満足な駆動を行い、出力に１０ボルトを保持すれば、
ＤＲは、９．５ボルトのＶＴを、ＶＦＥからの帰還を経
た１０ボルトのＡＯＡの電圧出力と比較する。１０ボル
トの出力レベルを受けると、ＤＲは、ＡＢＳＣの入力部
分へ論理的１を出力する。この論理的１は、捕獲され且
つシフトアウトされて、ＡＯＡが、意図された１０ボル
トの出力を出力し且つ保持しえたことを表示する。しか
し、前述の電圧クランピングの例においては、意図され
たＡＯＡの出力電圧は、調節されて５ボルトまで下げら
れる。ＤＲへ入力されたこの５ボルトは論理的０を生
じ、それはＡＢＳＣの入力部分において捕獲され且つシ
フトアウトされて、ＡＯＡが、意図された１０ボルトの
出力を出力し且つ保持しえなかったことを表示する。

【００７３】繰返して；（１）外部的に制御可能なＶＴ
を調節し、（２）捕獲およびシフト動作を行い、かつ
（３）捕獲されたデータを検査することにより、ＡＯＡ
がどのような電圧レベルに調節されたかを決定すること
ができる。どのような電圧調節がアナログ出力において
なされたかを決定するこの能力は、該調節を生ぜしめて
いるものについての洞察を与える。例えば、調節が接地
または供給電圧へ行われたことの決定は、短絡が、アナ
ログ出力と、接地または供給電圧との間に存在する可能
性を示すはずである。ＡＯＡは、その出力電圧を矛盾す
る電圧レベルに等しいように調節しうるので、上述の診
断試験を行うのに必要な時間の間それが接続されている
アナログ出力または信号源／デバイスに対する、高電流
が流れた結果としての損傷は発生しないことに注意する
ことは重要である。

【００７４】図２０Ａは、ＯＡの入力へ更新された電圧
を保持するための電圧保持素子（ＶＭＥ）を用いてお
り、その他の点では図１９ＡのＡＢＳＣと同様な、もう
１つの代表的ＡＢＳＣを示す。試験モードにおけるＶＭ
Ｅの機能は、更新中にＳ２からの電圧を受け入れ、その
電圧を次の更新時までＯＡの入力に保持することであ
る。正規動作においては、ＶＭＥの機能は使用禁止にさ
れ、あるいはもし使用可能にされれば、アナログ回路か
らの機能性出力により容易にオーバドライブされる。図
２０Ｂには、前記ＶＭＥの機能を与えるために用いられ
うる回路の１例が、スイッチトキャパシタ回路であるよ
うに示されている。該スイッチトキャパシタ回路は、一
端をアナログ信号経路に、他端をキャパシタに接続され
たスイッチ２０１を含む。該キャパシタは、スイッチ２
０１と接地との間に接続されている。アナログ回路の正
規モード中においては、スイッチ２０１は制御入力Ｃに
よって開かれて、キャパシタ負荷を、アナログ出力信号
に影響を及ぼさないように隔離する。試験モードに入っ
た時は、スイッチ２０１は制御入力Ｃによって閉じられ
て、キャパシタをアナログ信号経路に接続する。また、
試験モードに入った時は、Ｓ２が瞬間的に閉成／使用可
能化されて、該キャパシタを、Ｍｅｍ１によって選択さ
れた電圧レベル、すなわちＶ＋またはＶ−、まで充電す
る。キャパシタに蓄えられた電圧レベルはＯＡの入力を
駆動し、ＯＡは次にアナログ出力を駆動する。後の更新
動作中においては、Ｓ２が瞬間的に閉成／使用可能化さ
れて、新しい電圧レベルを該キャパシタに充電し、該キ
ャパシタは次にＯＡを経てアナログ出力から駆動され
る。捕獲およびシフト動作中においては、Ｓ２が開放／
使用禁止化され、キャパシタがＳ３およびＳ４からのリ
プル電圧を受けるのを阻止する。ＶＭＥの機能を実現す
るのに、他の回路も用いられうることを理解すべきであ
る。

【００７５】図２１には、３状態アナログ出力信号用の
代表的ＡＢＳＣが示されている。３状態ＡＢＳＣ２１２
は、アナログ出力信号経路上の図１９ＡのＡＢＳＣ２１
１と、３状態制御経路上の図２０Ａに示されているもの
と同様のＡＢＳＣ２１０と、を含む。正規モードにおい
ては、両ＡＢＳＣ２１０および２１１は使用禁止にされ
（Ｓ１は閉じられ、Ｓ２は開かれる）、アナログ回路は
３状態アナログ出力の動作を調整する。試験モード中に
おいては、制御経路ＡＢＳＣ２１０は、３状態出力増幅
器（３ＳＯＡ）とＶＦＥとを含む３状態調節可能出力増
幅器（３ＳＡＯＡ）が、使用可能にされるか、使用禁止
にされるかを制御する。試験モード中においては、信号
経路ＡＢＳＣ２１１が、３ＳＡＯＡからの電圧出力を制
御し且つ観察する。制御経路ＡＢＳＣ２１０は、制御経
路から電圧を受けるＤＲと、Ｖ＋とＶ−との間の例えば
中間点にセットされたＶＴと、を有するように図示され
ている。制御経路ＡＢＳＣ２１０のＶ＋およびＶ−は、
信号経路ＡＢＳＣ２１１のＶ＋およびＶ−と同じであっ
ても、異なってもよいが、３ＳＡＯＡを使用可能／使用
禁止にするのに十分なものでなければならない。制御経
路ＡＢＳＣのＤＲ部分は主として、該制御経路ＡＢＳＣ
の出力部分が３ＳＡＯＡを使用可能または使用禁止状態
にしていることを自己試験または監視するために備えら
れている。

【００７６】３ＳＡＯＡが制御経路ＡＢＳＣ２１０によ
って使用可能にされている試験モード中においては、信
号経路ＡＢＳＣ２１１は図１９ＡのＡＢＳＣと同様に動
作する。３ＳＡＯＡが制御経路ＡＢＳＣ２１０によって
使用禁止にされている試験モード中においては、信号経
路ＡＢＳＣ２１１は出力電圧を観察する働きをするのみ
であり、すなわちそれは電圧出力を駆動しえない。図１
９Ａおよび図２１の両ＡＢＳＣ間の代表的な相違は以下
の通りである；（１）図２１の３状態ＡＢＳＣ２１２
は、それぞれの捕獲およびシフト動作中にロードおよび
アンロードするための２つのＭｅｍ１を有する、（２）
図２１の３状態ＡＢＳＣ２１２は、出力を使用禁止に
し、別のデバイスにより該出力に駆動される電圧を観察
することのみをなしうる、（３）図２１の３状態ＡＢＳ
Ｃ２１２は、出力についてのより多くの情報を捕獲且つ
シフトアウトし、すなわちそれは、それが使用可能にさ
れて電圧出力を駆動しつつあるかどうか、またはそれが
使用禁止にされて外部電圧によって駆動されつつあるか
どうか、を表示する。

【００７７】図２２には、アナログ信号の入出力（Ｉ／
Ｏ）用のＡＢＳＣが示されている。図２２のＩ／Ｏ Ａ
ＢＳＣは、図２１の３状態ＡＢＳＣに類似している。機
能モード中における１つの相違は、アナログ信号が、Ｉ
／Ｏ端子２２０とアナログ回路との間において両方向に
通過することである。試験モード中における１つの相違
は、出力信号経路上のＡＢＳＣ２２１が、図２１の３状
態ＡＢＳＣ２１２におけるように出力信号経路上の出力
電圧でなく、入力信号経路に入るＩ／Ｏ電圧を観察する
ことである。この別の電圧観察接続点の１つの利点は、
それが、Ｉ／Ｏピンから出力されるよう意図された電圧
が入力信号経路上に存在することの試験を可能ならしめ
ることである。

【００７８】本発明の代表的な実施例を以上に説明した
が、この説明は本発明の範囲を制限するものではなく、
本発明はさまざまな実施例により実施されうる。

【００７９】以上の説明に関して更に以下の項を開示す
る。 （１）アナログ信号を搬送する信号経路と、試験電圧を
発生する試験電圧ノードと、該試験電圧ノードに接続さ
れた入力を有し、かつ前記信号経路に結合せしめられた
出力を有し、かつ制御入力を有するスイッチであって、
該スイッチが該制御入力に応答して前記入力を前記出力
に接続する該スイッチと、前記制御入力に接続された直
列走査経路と、を含む、集積回路。

【００８０】（２）前記信号経路と、前記スイッチの前
記出力との間に接続されたもう１つのスイッチを含む、
第１項記載の回路。 （３）アナログ信号を搬送する信号経路と、試験電圧を
発生する試験電圧ノードと、該試験電圧ノードと前記信
号経路との間に結合せしめられた試験信号経路であっ
て、前記試験電圧が前記信号経路に印加されることを可
能ならしめる該試験信号経路と、前記信号経路に接続さ
れた電圧保持回路であって、前記試験電圧ノードとは無
関係に、前記試験電圧を前記信号経路上に保持する該電
圧保持回路と、を含む、集積回路。

【００８１】（４）前記電圧保持回路がスイッチおよび
キャパシタを含み、該スイッチが、前記信号経路に接続
された入力を有し、かつ該キャパシタに接続された出力
を有する、第３項記載の回路。

【００８２】（５）前記電圧保持回路が増幅器を含み、
該増幅器が、前記信号経路に接続された入力を有し、か
つ前記集積回路の外部からアクセスされうる端子に結合
せしめられた出力を有し、該増幅器が前記アナログ信号
を該端子へ駆動するよう動作しうる、第３項記載の回
路。

【００８３】（６）前記信号経路に接続された１入力を
有し、かつ前記試験電圧ノードに接続されたもう１つの
入力を有する比較器を含み、前記試験電圧ノードが前記
集積回路の外部からアクセスされうる、第３項記載の回
路。

【００８４】（７）集積回路であって、該集積回路の外
部からアクセスされうる端子であって、外部アクセスさ
れるアナログ出力信号を発生する該端子と、試験電圧レ
ベルを発生する試験電圧ノードと、該試験電圧ノードと
前記端子との間に結合せしめられた試験信号経路であっ
て、前記端子の端子電圧が前記試験電圧レベルにセット
されることを可能ならしめる該試験信号経路と、前記端
子に結合せしめられた電圧調節回路であって、前記端子
における電圧コンテンション条件に応答して、前記端子
電圧を前記試験電圧レベルから該試験電圧レベル以外の
電圧レベルへ調節する該電圧調節回路と、を含む、集積
回路。

【００８５】（８）前記端子が２状態出力端子である、
第７項記載の回路。 （９）前記端子が３状態出力端子である、第７項記載の
回路。 （１０）前記端子が入出力端子である、第７項記載の回
路。

【００８６】（１１）集積回路であって、該集積回路の
外部からアクセスされうる端子であって、外部アクセス
されるアナログ出力信号を発生する該端子と、前記端子
に結合せしめられた出力を有し、前記アナログ出力信号
を前記端子へ駆動する出力増幅器と、試験電圧を発生す
る試験電圧ノードと、該試験電圧ノードと前記端子との
間に結合せしめられ、前記試験電圧が前記端子に印加さ
れることを可能ならしめる試験信号経路であって、該試
験信号経路が前記出力増幅器を含む該試験信号経路と、
前記出力増幅器の前記出力から該出力増幅器の入力へ接
続された帰還経路と、を含む、集積回路。

【００８７】（１２）前記試験信号経路が、前記試験電
圧ノードと、前記出力増幅器の前記入力との間に結合せ
しめられたスイッチを含む、第１１項記載の回路。 （１３）前記帰還経路がもう１つの増幅器を含み、該も
う１つの増幅器が、前記出力増幅器の前記出力に接続さ
れた入力を有し、かつ前記出力増幅器の前記入力に接続
された出力を有し、前記スイッチが前記もう１つの増幅
器の前記出力をオーバドライブするよう動作しうる、第
１２項記載の回路。

【００８８】（１４）前記帰還経路がスイッチを含む、
第１１項記載の回路。 （１５）前記帰還経路がもう１つの増幅器を含み、該も
う１つの増幅器が、前記出力増幅器の前記出力に接続さ
れた入力を有し、かつ前記出力増幅器の前記入力に接続
された出力を有する、第１１項記載の回路。

【００８９】（１６）前記端子が２状態出力端子であ
る、第１１項記載の回路。 （１７）前記端子が３状態出力端子である、第１１項記
載の回路。 （１８）前記端子が入出力端子である、第１１項記載の
回路。

【００９０】（１９）アナログ信号を搬送する信号経路
を含む集積回路において試験動作を行う方法であって、
試験電圧ノードに試験電圧を発生せしめるステップと、
該試験電圧ノードからの該試験電圧を前記信号経路に印
加するステップと、前記試験電圧ノードとは無関係に、
前記試験電圧を前記信号経路上に保持するステップと、
を含む、アナログ信号を搬送する信号経路を含む集積回
路において試験動作を行う方法。

【００９１】（２０）アナログ出力信号を発生する外部
アクセス可能端子を有する集積回路において試験動作を
行う方法であって、前記端子の端子電圧を試験電圧レベ
ルにセットするステップと、前記端子における電圧コン
テンション条件に応答して、前記端子電圧を前記試験電
圧レベルから該試験電圧レベル以外の電圧レベルへ調節
するステップと、を含む、アナログ出力信号を発生する
外部アクセス可能端子を有する集積回路において試験動
作を行う方法。

【００９２】（２１）アナログ信号を搬送する信号経路
を含む集積回路において試験動作を行う方法であって、
試験電圧ノードに試験電圧を発生せしめるステップと、
該試験電圧ノードからの該試験電圧を前記信号経路に印
加するステップと、前記試験電圧ノードとは無関係に、
前記試験電圧を前記信号経路上に保持するステップと、
該保持ステップ中において、前記試験電圧ノードに前記
試験電圧と異なるもう１つの電圧を発生せしめるステッ
プと、を含む、アナログ信号を搬送する信号経路を含む
集積回路において試験動作を行う方法。

【００９３】（２２）アナログ出力信号を発生する外部
アクセス可能端子を有する集積回路において試験動作を
行う方法であって、前記端子の端子電圧を試験電圧レベ
ルにセットするステップと、基準電圧ノードに第１基準
電圧を発生せしめるステップと、該第１基準電圧を前記
端子電圧と比較するステップと、前記基準電圧ノードに
第２基準電圧を発生せしめるステップと、該第２基準電
圧を前記端子電圧と比較するステップと、を含む、アナ
ログ出力信号を発生する外部アクセス可能端子を有する
集積回路において試験動作を行う方法。

【００９４】（２３）アナログ信号を搬送する信号経路
と、該信号経路上に第１時間量の間試験電圧を発生する
試験回路と、を含み、該試験回路が、前記試験電圧を発
生する試験電圧ノードと、該試験電圧ノードと前記信号
経路との間に接続されたスイッチと、を含み、該スイッ
チが制御信号に接続され且つそれに応答して前記第１時
間量より小さい第２時間量の間のみ該スイッチを閉じ
る、集積回路。

【００９５】（２４）アナログ信号を搬送する信号経路
を含む集積回路において試験動作を行う方法であって、
試験電圧ノードに試験電圧を発生せしめるステップと、
該試験電圧ノードと前記信号経路との間に接続されたス
イッチを配設するステップと、前記試験電圧を前記信号
経路上に第１時間量の間発生せしめるステップであっ
て、該ステップが該第１時間量より小さい第２時間量の
間のみ該スイッチを閉じるステップを含む、前記試験電
圧を前記信号経路上に前記第１時間量の間発生せしめる
前記ステップと、を含む、アナログ信号を搬送する信号
経路を含む集積回路において試験動作を行う方法。

【００９６】（２５）アナログ信号を搬送する信号経路
を含む集積回路において、試験電圧ノード（Ｖ＋）から
の試験電圧が該信号経路に印加され（Ｓ２、Ｓ３）、該
試験電圧は、前記試験電圧ノードとは無関係に前記信号
経路上に保持される（ＡＯＡ、ＶＭＥ）。

【図面の簡単な説明】

【図１】Ａは従来技術の出力境界走査セル構造を示し、
ＢはＡの従来技術の出力境界走査セル構造によって行わ
れる３つの異なる試験動作を示す３つのタイミング図を
含む図。

【図２】従来技術の出力境界走査セル構造を示す図。

【図３】Ａは従来技術の出力境界走査セル構造を示し、
ＢはＡの従来技術の出力境界走査セル構造によって行わ
れる３つの異なる試験動作を示す３つのタイミング図を
含み、ＣはＩＣ出力における短絡を検出し且つ修正する
ためにＡの従来技術の出力境界走査セル構造によって行
われる試験動作のシーケンスを示す３つのタイミング図
を含む図。

【図４】Ａは本発明による代表的な出力境界走査セル構
造を示し、ＢはＡの出力境界走査セル構造によって行わ
れる２つの異なる試験動作を示す２つのタイミング図を
含み、ＣはＡの出力境界走査セル構造によって行われる
もう１つの試験動作を示すタイミング図を含む図。

【図５】図４Ａの伝達ゲートを実現する代表的回路を示
す図。

【図６】Ａは本発明によるもう１つの代表的な出力境界
走査セル構造を示し、ＢはＡの出力境界走査セル構造に
よって行われる３つの異なる試験動作を示す３つのタイ
ミング図を含み、ＣはＡの出力境界走査セル構造によっ
て行われる２つの追加の試験動作を示す２つのタイミン
グ図を含む図。

【図７】３状態出力用の従来技術の出力境界走査セル構
造を示す図。

【図８】３状態出力用の本発明による代表的な出力境界
走査セル構造を示す図。

【図９】従来技術の入力境界走査セル構造を示す図。

【図１０】本発明による代表的な入力境界走査セル構造
を示す図。

【図１１】本発明によるもう１つの代表的入力境界走査
セル構造を示す図。

【図１２】出力を短絡されたＩＣの安全な電源投入を可
能ならしめるための、図４Ａの構造の改変を示す図。

【図１３】出力を短絡されたＩＣの安全な電源投入を可
能ならしめるための、図６Ａの構造の改変を示す図。

【図１４】本発明によるもう１つの代表的出力境界走査
セル構造を示す図。

【図１５】本発明によるもう１つの代表的出力境界走査
セル構造を示す図。

【図１６】本発明によるもう１つの代表的出力境界走査
セル構造を示す図。

【図１７】アナログ回路用の従来技術の境界走査セルを
示す図。

【図１８】アナログ回路用の従来技術の境界走査セルを
示す図。

【図１９】ＡからＣまでは、アナログ回路用の本発明に
よる代表的な境界走査セルを示す図。

【図２０】ＡおよびＢは、アナログ回路用の本発明によ
るもう１つの代表的な境界走査セルを示す図。

【図２１】アナログ回路用の本発明によるもう１つの代
表的な境界走査セルを示す図。

【図２２】アナログ回路用の本発明によるもう１つの代
表的な境界走査セルを示す図。

【図２３】図１９Ａから図２２までにおけるスイッチＳ
３およびＳ４の配置に代わる、代表的な別の配置を示す
図。

【符号の説明】 １９１ 外部出力端子 ＡＯＡ 調節可能出力増幅器 Ｓ１ スイッチング素子 Ｓ２ スイッチング素子 Ｓ３ スイッチング素子 Ｓ４ スイッチング素子 ＯＡ アナログ出力増幅器 ＵＣ 更新制御信号 Ｖ＋ 試験電圧基準 Ｖ− 試験電圧基準 ＶＭＥ 電圧保持素子 ＶＴ 電圧スレショルド

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アナログ信号を搬送する信号経路と、 試験電圧を発生する試験電圧ノードと、 該試験電圧ノードに接続された入力を有し、かつ前記信
   号経路に結合せしめられた出力を有し、かつ制御入力を
   有するスイッチであって、該スイッチが該制御入力に応
   答して前記入力を前記出力に接続する該スイッチと、 前記制御入力に接続された直列走査経路と、を含む、集
   積回路。
2. 【請求項２】 アナログ信号を搬送する信号経路を含む
   集積回路において試験動作を行う方法であって、 試験電圧ノードに試験電圧を発生せしめるステップと、 該試験電圧ノードからの該試験電圧を前記信号経路に印
   加するステップと、 前記試験電圧ノードとは無関係に、前記試験電圧を前記
   信号経路上に保持するステップと、を含む、アナログ信
   号を搬送する信号経路を含む集積回路において試験動作
   を行う方法。