JPH1090369A - 集積回路の試験及び評価方法及び装置 - Google Patents

Abstract

(57)【要約】 【課題】集積回路（ＩＣ）の動作のテスト及び評価、特
にＩＣの選択されたノードのリアルタイム観察を可能に
すること。 【解決手段】本発明は（１）走査セルはＩＣを介して、
路がつけられた直列の走査と制御パスによって接続さ
れ、（２）走査セルはＩＣの内部ノード及び／又はＩ／
Ｏパッドに接続される。本発明は、存在する走査セルを
変更するために小さな数の回路を加えて、走査セルが内
部ノード或いはＩ／Ｏパッドの信号の働きをリアルタイ
ムで選択的に出力可能にする。セルのデータ入力（Ｄ
Ｉ）が、セルのスキャンメモリをバイパスする接続によ
ってセルのスキャン出力（ＳＯ）に直接接続されるバイ
バスモードを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する分野】本発明は、集積回路（ＩＣ）の動
作のテスト及び評価、特に集積回路の選択されたノード
のリアルタイム観察に関する。

【０００２】

【発明の背景】図１は、一般にフル走査設計と呼ばれる
ものを図示する。この従来の走査設計型式において、Ｉ
Ｃの全ての機能的なメモリ（フリップフロップ／ラッ
チ）は組み合わせ論理回路から分離され、各メモリ（Ｍ
１）の前にあるマルチプレクサを有することによって、
走査可能にされている。機能的なメモリはテストのため
に分けられるので、この走査設計型式は非常に低いテス
ト回路経費を有している。機能的な動作中に、マルチプ
レクサはＭ１を組み合わせ論理回路に接続して、回路を
完成する。テスト動作中に、マルチプレクサは、Ｍ１が
組み合わせ論理回路データを捕捉し、Ｍ１ｓ間でデータ
をシフトし、且つ組み合わせ論理回路にデータを出力す
るようにする。マルチプレクサは、シフト（走査）動作
中にＭ１と組み合わせ論理回路間の通常の接続を切り離
すので、テスト中回路は機能的でない。組み合わせ論理
回路のテストは、これらの捕獲し、シフトし、且つ出力
するステップによって達成される。テストモードにおい
てＭ１とマルチプレクサ１を動作する制御入力（ＣＴ
Ｌ）は、典型的にIEEE 1149.1 のテストアクセスポート
(test access port: TAP) のようなＩＣ上の直列テスト
バスインタフェースから生じる。

【０００３】マイクロプロセッサ、マイクロ制御及びデ
ィジタル信号プロセッサにおいて、例えば、図１のフル
走査設計は、エミュレーション動作のために用いること
ができる。このエミュレーション動作において、（１）
負荷状態のデータに対して走査パスを走査ニングするス
テップ、（２）プロセッサが所定の時間期間の間、実行
できるようにするステップ、（３）プロセッサを停止す
るステップ、及び（４）プロセッサの内部状態を検査す
るために走査パスを走査するステップが、典型的に繰り
返される。このエミュレーション動作は、プロセッサに
よって実行されるべきプログラムコードを開発するとき
に、特に有用である。図２は、他の従来の走査アプロー
チを示し、それにより走査セル（スキャンセル）が回路
の機能的な信号パスに基本的に配置されるか、挿入され
る。これらの走査セルに関連した論理回路は、テストに
専用化され、機能的な目的のために分割されない。通常
の動作中、走査セルは、マルチプレクサ２を介して示さ
れたＤ１からＤ０パスによって機能的な回路接続を作
る。機能的なモードにおいて、走査セルは、それらのＭ
１ｓが機能的に用いられないので、回路の通常の動作を
乱すことなくデータを捕獲し、シフトする。テストモー
ドにおいて配置されると、Ｄ１からＤ０間の機能的なパ
スは切り離され、Ｍ１の出力は、マルチプレクサ２を介
して回路の入力へ入力される。テストのステップは、図
１に記載されたものと同様である。追加の制御信号がマ
ルチプレクサ２を動作するために必要とされる。

【０００４】図３と図４は、従来の境界走査のアプロー
チを示す。境界走査は、ＩＣの入出力（Ｉ／Ｏ）パッド
とコア回路間の走査セルを適用する。機能モード中境界
走査セルは、通常のＩ／Ｏ動作を可能にする。ＩＣが通
常のモードである間、境界走査セルは、それらが専用化
されたテスト論理回路であるので、データを捕獲し、シ
フトアウトするために制御される。テストモード中、Ｉ
Ｃの通常のモードはディスエーブルされ、境界走査セル
は入力パッドからのデータを捕獲し、シフトアウトする
ために、且つ出力パッドへデータをシフトインし、出力
するために用いられる。図３の入力境界走査セルは、入
力パッド、即ち出力の可能性のない、における捕獲及び
シフトアウト動作を可能にする。図４の入力境界走査セ
ルは、データをシフトインし、コア論理回路へ出力する
ために、追加的に提供する。データを出力する境界走査
セルは、シフト動作中にデータが保持されるように要求
する。この境界走査セルは、Ｍ１が新しいデータをＭ２
に入力するまで、コア／パッドへデータを保持するため
に用いられる第２のメモリ（Ｍ２）を必要とする。

【０００５】要約として、走査パス設計は、集積回路の
ための一般的なテスト技術である。走査パスは、多くの
走査セルを直列に接続することによって作られる。これ
らの走査セルはＩＣ内の機能回路をテストするために、
或いはＩＣｓの入出力（Ｉ／Ｏ）においてテストする境
界走査を行うために用いられる。テストするために、走
査セルは内部回路のノードへ、或いはＩＣｓのＩ／Ｏパ
ッドへ接続されなければならない。走査セルにアクセス
するために、直列の走査パスと制御パスが各々の走査セ
ルに路がつけられる。本発明は、（１）走査セルはＩＣ
を介して路がつけられた直列の走査と制御パスによって
接続され、（２）走査セルはＩＣの内部ノード及び／又
はＩ／Ｏパッドに接続される。本発明は、存在する走査
セルを変更するために小さな数の回路を加えて、走査セ
ルが内部ノード或いはＩ／Ｏパッドの信号の働きをリア
ルタイムで選択的に出力可能にする。走査セルに関連し
たノード或いはＩ／Ｏパッドを選択し、ホフチップの信
号を路づける能力は、今日可能でないテストの多くの形
状を可能にする。本発明は、存在する走査パスの径路指
定（ルーティング）及び走査セル回路を利用するので、
アプローチの経費は低くなる。

【０００６】

【実施の形態】図５は、図１の走査セルが、本発明を実
現するために少量の回路とによって如何に進歩すること
ができるかを示している。影をつけた、追加された回路
は第２のメモリ（Ｍ２）とマルチプレッサを有してい
る。Ｍ２は走査動作に続くＭ１からロードされる。Ｍ２
にあるデータとＣＴＬからの制御は、マルチプレクサ２
へのどの入力がマルチプレクサ２から出力されるかを決
定する。走査動作の間、ＣＴＬは、Ｍ１から次の走査セ
ルのＳＩ（走査）入力へマルチプレクサ２がデータＤＯ
へ常に出力するようにする。スヤンニングが達成されな
い間、ＣＴＬは、マルチプレクサ２がＭ２からのデータ
によってプログラムされるようにリリース（不活性化）
され、マルチプレクサ２から出力されるようにＳＩ或い
はＤＩの何れかを選択する。もし、ＤＩを出力するよう
にプログラムされるなら、組み合わせ論理回路に対する
ＯＵＴノードがマルチプレクサ２から出力され、そうで
なければ、ＳＩが出力される。もし、ＯＵＴが選択され
るなら、走査セルは観察モードオブザベーション・モー
ド）にあり、ＯＵＴノード上の信号アクティビティを次
の走査セルのＳＩ入力へ通過させる。もし、ＳＩが選択
されるなら、走査セルはバイパスモードにあり、ＳＩ入
力を次の走査セルのＳＩ入力へ通過させる。図５の走査
パスにおいて、もし、第１の（最も左の）走査セルが観
察モードにあるようにプログラムされ、続く走査セルが
バイパスモードにあるようにプログラムされるなら、第
１の走査セルに関連されたＯＵＴ信号は、走査パスのＳ
Ｏ出力へ走査パスをとおして通過されることが判る。更
に、もし、第２の走査セルが観察モードにあり、続く走
査セルがバイパスモードにあるなら、第２の走査セルに
関連するＯＵＴ信号はＳＯへ通過される。他の走査セル
がバイパスモードにある間、観察モードに選択された走
査セルを配置するこのプロセスは、ＩＣにおける走査セ
ルと関連するあらゆる信号モードのＳＯにおけるリアル
タイム観察を可能にする。

【０００７】観察は存在する走査パスのワイヤルーチン
に生じ、各走査セルに加えられた回路領域は小さい（Ｍ
２及びマルチプレクサ２）ので、図１に関するこのアプ
ローチの経費は低い。Ｍ２は、Ｍ１が機能的に用いら
れ、従って、マルチプレクサ２へのプログラム入力とし
て用いられないので、図５の完全な走査設計において必
要とされる。ＩＣにおける走査セルと関連したあらゆる
ノードのリアルタイム動作を選択し、検査する能力はこ
の小量の経費によって達成される。本発明は、ＩＣ製造
業者が従来の走査テストのための走査パスを使用するこ
とを可能にし、走査セルと関連した各回路ノードでの内
部アクティビティを見るために、内蔵されたリアルタイ
ム観察構造としての走査パスを再び用いる。ＩＣがテス
ト装置上で機能的にテストされている間、ＩＣの内部ノ
ードを選択し、観察するために、本発明を使用する能力
は素早く機能欠陥を検出し、診断するためにＩＣ製造業
者の能力を改善する新規の型式のテスト方法を提供す
る。テストは、ＩＣがボードに組み立てられた後に、繰
り返される。

【０００８】本発明の他の利点はエミュレーションに関
する。上述の従来のエミュレーションにおいて、状態デ
ータの観察は走査アウト動作を介して実行の終わりに利
用可能である。しかし、その上に、本発明は実行中に状
態データを見ることを可能にする。実行中にＩＣ内の選
択されたノードを見る能力は、新しい範囲をエミュレー
ションの従来技術に加える。機能的なテスト中、或いは
エミュレーション中に内部ノードを素早く見るための図
５のフル走査設計に本発明を用いることは、限定された
特別の走査動作を必要とする。観察／バイパスデータ走
査と呼ばれるこの走査動作は、それがＭ１ｓへ走査され
たデータをＭ２ｓへ更新されるようにする点で、他の走
査と相違する。

【０００９】図５において、Ｍ１ｓが３つの目的を達成
することが判る。第１に、それらはＩＣのための機能メ
モリとして働く。第２に、それらは従来のテスト及びエ
ミュレーション動作のための走査メモリとして働く。第
３に、それらは、観察／バイパスデータをＭ２ｓへロー
ドするために、それらからの入力メモリとして働く。こ
の観察／バイパスデータ走査は、観察されるべきノード
を選択するために用いられたパターンでＭ２ｓをロード
する（更新する）ことを可能にする。観察／バイパスデ
ータパターンをＭ２ｓへロードした後、他の走査動作が
必用とされ、ＩＣが実行を開始する開始データ状態をＭ
１ｓへロードする。開始状態パターンは、テスト或いは
エミュレーション動作が開始する前に、Ｍ１ｓへ走査さ
れる最後のパターンであるので、そのパターンはＭ１か
らＭ２へ更新されない。何故ならこれはＭ２ｓにおける
前に確立した観察／バイパスパターン上に書き込むから
である。

【００１０】典型的な図６（Ａ）は、本発明の他の実施
例を実行するために、図２の走査セルへのマルチプレク
サ３の追加を示している。マルチプレック３のみが必要
とされる理由は、ＩＣが通常の機能モードである間、マ
ルチプレクサ３をプログラムするために用いられること
ができることである。Ｍ２に代わるＭ１を除けば、追加
された回路の構造及び動作は、図５において記載された
ものと同じである。また、図５において記載されたと同
じ利点が図６の走査セル配列にも当てはまる。図６
（Ａ）の走査セル回路はテスト専用であるので、テスト
或いは観察機能を行う走査の間、回路の機能は不能化さ
れない。図６（Ｂ）は、図５のマルチプレクサ２とし
て、或いは図６（Ａ）のマルチプレクッサ３として働く
ことができるマルチプレクサを示す。走査動作の間、Ｃ
ＴＬ入力はＭ１の出力をマルチプレクサの出力へ強制す
る。非走査時の間、ＣＴＬはＭ１（図６）或いはＭ２
（図５）のデータをＳＩか、ＤＩの何れかを出力するた
めに、マルチプレクサをプログラムするようにするため
にリリースされる。

【００１１】典型的な図７及び図８は境界走査設計型式
に適用される本発明を示す。両図において、マルチプレ
クサ２または３は、境界走査セルに観察モードとバイパ
スモードを与える。図７の入力境界走査セルは、図６に
記載した追加のマルチプレクサ２をプログラムするため
にテストメモリＭ１を再び使用する。図７の出力境界走
査セルは、追加のマルチプレクサ３をプログラムするた
めにテストメモリＭ２を再び使用する。図８の入力及び
出力境界走査セルの双方は追加のマルチプレクサをプロ
グラムするために、テストメモリＭ２を再び使用する。
観察回路の構造及び動作は前述と同様である。図６
（Ａ）の走査セルと同様に、図７と図８の境界走査セル
はテスト専用であり、走査ニングはＩＣをディスエーブ
ルすることなく、リアルタイムのパッド観察をするため
に実行することができる。

【００１２】設計者／製造業者は、ＩＣの相互接続をテ
ストするために、従来のＩＣに対して図７と図８の境界
走査パスを使用することができ、その後各ＩＣパッドに
おいて信号のアクティビティをみるために、内蔵された
リアルタイムＩ／Ｏ観察構造として境界走査パスを再び
使用する。この能力は、システム設計者にリアルタイム
でＩＣのＩ／Ｏアクティビティを見る方法を提供するの
で、この能力は製造業者のＩＣへ価値を加える。それ
は、各ＩＣピンに結合された論理アナライザーを持つこ
とと殆ど同じことである。本発明のオンライン監視方法
がシステム問題の早期指示を検出するために用いること
ができる場合、本発明は、フィールド化されたシステム
において有用である。また、本発明は、システムを修理
し、維持するための補助として用いることもできる。更
に、本発明は、システムのソフトウェアのデバッグ、シ
ステムのエミュレーション、及びハードウェア／ソフト
ウェアの統合中に、オンラインＩ／Ｏの可視性を提供す
るために用いることができる。

【００１３】図９（Ａ）−（Ｆ）は、図５と図６の内部
走査パスの設計によって与えられる観察能力を示す。図
９（Ａ）は、全ての走査セル（ＳＣ）がそれらのバイパ
スモードにある場合、ＩＣの直列入力（ＳＩ）と直列出
力（ＳＯ）間のデータパスの流れを示す。図９（Ｂ）
は、他の走査セルがバイパスモードにある間その観察モ
ードにセットされた第１の走査セルを示す。図９（Ｃ）
−図９（Ｆ）は、全ての走査セルに関連した全てのノー
ドが直列出力で監視できることを示している。図１０
（Ａ）−（Ｅ）は、図７と図８の境界走査設計型式によ
って与えられる観察能力を示す。図１０（Ａ）は、全て
の走査セル（ＳＣ）がそれらのバイバスモードにある場
合、ＩＣの境界走査バスの直列入力（ＳＩ）と直列出力
（ＳＯ）間のデータパスの流れを示す。図１０（Ｂ）
は、他の走査セルがバイパスモードにある間、その入力
パッドの観察モードにセットされた第１の走査セルを示
す。図１０（Ｃ）−（Ｅ）は、境界走査セルに関連した
全ての入出力パッドが直列出力で監視できることを示し
ている。

【００１４】図１１は、本発明の観察特徴を用いて、走
査制御装置が如何にボード上の一連のＩＣｓ（１−４）
にアクセルするかのステップを概念的に示している。第
１のステップにおいて、走査制御装置は、本発明のバイ
パスモードにあるＩＣｓの走査パスをとおしてデータを
フレッシュする。第２のステップは、他のＩＣｓがバイ
パスモードにある間、そのＩ／Ｏパッド及び／又は内部
ノードの観察のためセットアップされたＩＣ１を有する
走査制御装置を示す。この配列において、ＩＣ１の全て
のノード或いはＩ／Ｏパッドが観察のために選択され、
ＩＣｓ２，３及び４を介して走査制御装置に出力され
る。他のステップは走査パスの各残りのＩＣが如何にリ
アルタイム観察のためにアクセスされるかを簡単に示し
ている。図１２はＩＣ内の走査パスの従来の並列配置を
示す。IEEE 1149.1 の境界走査標準がこの並列走査パス
配置の使用を教示している。図１２のＭＸはマルチプレ
クサを示す。ＳＩとＳＯ間の真っ直ぐの配線接続は、破
線で示されている。もし、ＳＩとＳＯ間の真っ直ぐの配
線接続が利用可能であれば、先頭のＩＣからのＳＩへ入
力される観察信号は、バイパスモードにある１つの走査
セル（或いは複数のセル）を介してよりむしろ配線をと
おしてＳＯへ単純に行く。IEEE 1149.1 のアーキテクチ
ャにおける本発明の使用は、観察及びバイパスモードが
用いられると、これは走査パスにおいてＩＣｓをとおる
信号の流れを阻止するので、直列出力バッファ１２０が
３つの状態にないことを要求する。

【００１５】図１３は、監視及びバイパスモード中に、
ＩＣからデータを伝送する他の方法を示す。追加のテス
ト出力ピン（或いは端子）ＴＯは、選択された走査パス
の観察及びバイパスモード中にデータを出力するため
に、ＩＣに加えられる。このＴＯピンは３状態であるの
で、多数のＩＣｓはボードレベルでのバス化されたＴＯ
接続を有する。このＴＯピンは、走査制御装置に直接配
線されることにおいてＳＯを用いて改善を与える、即
ち、観察中のデータは図１１に示された走査パスの他の
ＩＣｓを通過される必要がない。多数のＩＣｓを通して
観察データを通過することは、走査制御装置へのデータ
の到着を遅らせることができる。ＴＯを用いると、デー
タはＩＣから走査制御装置へ直接出力される。図１４
は、走査制御装置が本発明の観察特徴とＴＯピンを用い
てボード上に一連のＩＣｓ（１−４）を如何にアクセス
するかのステップを概念的に示す。第１のステップにお
いて、全てのＩＣのＴＯはディスエーブルされる。第２
のステップは、他のＩＣ（ＩＣ１以外）のＴＯがディス
エーブルされている間、ＴＯを用いてそのＩ／Ｏパッド
及び／又は内部ノードの観察のためのＩＣ１をセットア
ップした走査制御装置を示す。この配列において、ＩＣ
１の内部ノード或いはＩ／Ｏパッドからのデータは観察
のために選択され、且つ走査制御装置へＴＯ上へ直接出
力される、これに対して、図１１のデータは走査パスに
おいて、続きの各ＩＣを通過する。他のステップは、走
査パスにおける残りの各ＩＣのＴＯリアルタイム観察の
イネーブリングを簡単に示す。

【００１６】典型的な図１５は図５の走査設計の代わり
のものを示す。この代わりの設計は要求される回路の量
に利点を提供する。図５と同様に、図１５の走査セル
は、第２のメモリ（Ｍ２）とマルチプレクサ２を有す
る。また、Ｍ２は、観察／バイパス走査動作中に、Ｍ１
からロードされ、Ｍ２からの出力は、マルチプレクサ２
へのどの入力がマルチプレクサ２から出力されるかを制
御する。走査動作中に、ＣＴＬは、常にマルチプレクサ
２がＭ１からのデータを次の走査セルのＳＩ入力へ出力
するようにする。走査ニングが行われていない間、ＣＴ
Ｌは、ＳＩ或いはＭ１データの何れかを選択し、マルチ
プレクサ２から出力するように、マルチプレクサ２がＭ
２からのデータによってプログラムされるようにするた
めにリリースされる（図１５（Ａ）のＡＮＤゲート参
照）。もし、Ｍ１データを出力するようにプログラムさ
れるなら、組み合わせ論理回路へＩＮノードがマルチプ
レクサ２ら出力されるであろう、さもなければ、ＳＩが
出力される。もし、ＩＮが選択されるなら、走査セルは
観察モードにあり、ＩＮノード上の信号アクティビティ
を次の走査セルのＳＩ入力へ通過させるであろう。も
し、ＳＩが選択されると、走査セルはバイパスモードに
あり、ＳＩ入力を次の走査セルの入力へ通過させるであ
ろう。

【００１７】図１５のマルチプレクサ２は、図５の３つ
のマルチプレクサと比較すると、２つの入力マルチプレ
クサである必要があるのみである。これは約３３％だけ
マルチプレクサを減少する。２つの入力マルチプレクサ
が図１５において用いられる理由は、組み合わせ論理回
路へのＩＮモードが図５における組み合わせ論理回路か
らのＯＵＴノードに代えて、観察点であるように選択さ
れることである。Ｍ１出力は既にマルチプレクサへの入
力であり、Ｍ１の出力は、組み合わせ論理回路へのＩＮ
ノードであるから、ＯＵＴノードに代えてＩＮノードを
観察することはマルチプレクサの入力を減少する。観察
方法の動作は、他の点では前述と同様である。マルチプ
レクサ回路のこの節約は、図１のようにフル走査設計に
おいては重要である。何故ならば、数千或いは数万のノ
ードがそれぞれのＭ１ｓと電位的に関連しているからで
ある。もし、３つの入力マルチプレクサが２つの入力マ
ルチプレクサの代わりに用いられるなら、本発明の観察
能力を達成するために必要な追加の回路は、各ノード上
で約３３％だけ増加するであろう。この３３％の増加
は、前述のように数千もある回路のノードの数だけ乗じ
られる。

【００１８】Ｍ２として働くメモリの例が図１５（Ｂ）
に示されている。Ｍ２は、最小の出力負荷を有している
ので、また、性能は設計においては重要なファクタでな
いので、スイッチ（Ｓ）とバスホルダー（ＢＨ）はＭ２
として働くことができる。このスイッチは各観察／バイ
パス走査動作中に、制御装置をマルチプレクサ２へ入力
するために絶えず閉じられる。スイッチが開いた後、バ
スホルダーは制御装置をマルチプレクッサ２へ維持す
る。再び、フル走査設計において、Ｍ２が回路の各ＩＮ
ノードに加えられる必要があるので、Ｍ２の回路を最小
にすることは重要である。Ｍ２及びマルチプレクサの回
路は、それらを１つの最適化された回路に統合すること
によって更に減少させることができる。本発明のアプロ
ーチは、それがテストのためのアクセスデータに適用す
るものとして示されているが、このアプローチは他の目
的のためのデータをアクセルするために用いられること
は明らかである。

【００１９】典型的な図１６は、ＩＣの双方向（Ｉ／
Ｏ）パッド上に置かれた境界走査セルを示す。このＩＣ
コア回路はＩ／Ｏパッドに接続された３状態出力バッフ
ァ１６１を制御するイネーブル出力（ＥＮＡ）、この３
状態出力バッファがイネーブルされたときＩ／Ｏパッド
を駆動するデータ出力（ＯＵＴ）、及び入力バッファ１
６３を介してＩ／Ｏからデータを受信する入力（ＩＮ）
を有している。ＥＮＡ、ＯＵＴ、及びＩＮ上の境界走査
セルは、それぞれ図７と図８の境界走査セルにおいて記
載されたリアルタイム観察及びバイパス特徴を有する。
入出力バッファは、Ｉ／Ｏ動作を示すために図１６に示
されている。簡略化のために、入出力バッファは、前の
例には示されていないが、それらが存在することを理解
すべきである。

【００２０】図１６において、入力境界走査セル（下段
のセル）を介してＩ／Ｏパッドからのデータを観察する
ために、本発明を使用することが可能である。また、出
力境界走査セル（中間のセル）を介してＩＣコアの出力
データを観察することが可能である。更に、イネーブル
境界走査セル（上部のセル）を介してＩＣからのイネー
ブル出力を観察することが可能である。入力境界走査セ
ルはＩ／Ｏパッドデータを観察するので、それは、Ｉ／
Ｏパッドをとおしての入力データと出力データの両方の
流れを観察を実際に提供する。出力境界走査セルによっ
て観察可能なＩＣの出力データが、入力境界走査セルか
ら観察可能なＩ／Ｏデータのサブセットであることを認
識すれば、図１７に示された境界走査セルと観察回路を
最適化することが可能である。

【００２１】図１７において、入力境界走査セルはＩ／
Ｏパッドから除かれる。また、出力境界走査セルのマル
チプレクサ１は、追加の入力を有していて、Ｉ／Ｏパッ
ドからのデータ及びイネーブルの境界走査セル出力から
の追加の制御入力を受信する。追加の制御入力は、ＩＣ
コアからのデータ或いはＩ／Ｏパッドからのデータが従
来の境界走査テスト中にマルチプレクサ１を介してＭ１
へ捕獲されるか否かを決定する。更に、出力境界走査セ
ルのマルチプレクサ３は、図１６に示されたＩＣコアか
らの出力データの代わりに、観察データとして接続され
たＩ／Ｏパッドからのデータを有している。図１７の最
適化された境界走査セルの配置において、ＩＣのイネー
ブル出力、或いはＩ／Ｏパッドに現れるデータのみが本
発明を用いてリアルタイムに観察可能であることが判
る。しかし、Ｉ／Ｏパッドに現れるデータはＩＣへの入
力データであり、またＩＣからの出力データであるの
で、データ観察における損失は、図１６に示された非最
適化回路と比較して、図１７に示された回路の最適化か
らは生じない。

【００２２】本発明の典型的な実施の形態が説明された
が、この説明は、本願の範囲を限定するものではなく、
いろいろな実施の形態で置き換えることができる。

【図面の簡単な説明】

【図１】従来の走査セルの配置を示す。

【図２】従来の走査セルの配置を示す。

【図３】従来の走査セルの配置を示す。

【図４】従来の走査セルの配置を示す。

【図５】本発明による典型的な内部の走査セル設計を示
す。

【図６】（Ａ）は、本発明による典型的な内部の走査セ
ル設計を示す。（Ｂ）は、図５と図６（Ａ）のマルチプ
レクサを示す。

【図７】本発明による典型的な境界走査設計を示す。

【図８】本発明による典型的な境界走査設計を示す。

【図９】（Ａ）−（Ｆ）は、図５と図６（Ａ）の内部の
走査設計によって与えられた観察能力を示す。

【図１０】（Ａ）−（Ｅ）は、図７と図８の境界走査設
計によって与えられた観察能力を示す。

【図１１】本発明による観察能力のボードレベルの例で
ある。

【図１２】集積回路における走査パスの従来の配置を示
す。

【図１３】本発明によるバス化されたテスト出力の特徴
を示す。

【図１４】本発明によるバス化されたテスト出力の特徴
を示す。

【図１５】（Ａ）は、図５の内部走査設計の典型的な代
替例を示す。（Ｂ）は、図１５（Ａ）のマルチプレクサ
を示す。（Ｃ）は、図１５（Ａ）のメモリ素子を示す。

【図１６】本発明による、他の典型的な境界走査設計を
示す。

【図１７】本発明による、他の典型的な境界走査設計を
示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】走査セルであって、 走査入力と、 データ入力と、 走査出力と、 前記走査出力、及び前記走査入力とデータ入力間に接続
   されたメモリ回路と、 前記走査入力を直接前記走査出力に接続するために、前
   記メモリ回路をバイパスするための回路、を有すること
   を特徴とする走査セル。
2. 【請求項２】複数の、直列接続された走査セルを動作す
   る方法であって、 観察モードに走査セルの一つを配置するステップ、評価
   されるべき目的回路に接続された走査セルのデータノー
   ドも、前記一つの走査セルの走査出力に直接接続してお
   り、及び前記一つの走査セルが観察モードである間、前
   記走査セルの残りがバイパスモードに配置し、その走査
   出力はその走査入力へ直接接続されることを特徴とする
   方法。