JP2000311931A - Ｉｐテスト回路を備えた半導体集積回路 - Google Patents

Ｉｐテスト回路を備えた半導体集積回路

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JP2000311931A JP11118603A JP11860399A JP2000311931A JP 2000311931 A JP2000311931 A JP 2000311931A JP 11118603 A JP11118603 A JP 11118603A JP 11860399 A JP11860399 A JP 11860399A JP 2000311931 A JP2000311931 A JP 2000311931A
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Takenori Okidaka
毅則 沖高
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 各ＩＰ毎にテストデータ制御端子をＬＳＩに
設ける必要があるので、ＬＳＩへの割付に制限があり、
また複数ＬＳＩの同時測定に制約があった。 【解決手段】 １個のＩＰテストコントローラ１の制御
の基で、テストデータ端子９を介してシリアルにテスト
プログラムを入力し、パラレル変換してＳＲＡＭ５内に
格納し、ＣＰＵ４がバス８に直接に接続されたＩＰ６の
テストを実行し、テストシーケンサ２が、バス８に直接
に接続されていないＩＰ７のテストを実行し、テスト結
果をテストデータ端子９を介して外部へ出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＵＳＢ、ＪＰＥ
Ｇの論理ブロック、ＤＲＡＭ等のＩｎｔｅｌｌｅｃｔｕ
ａｌ ｐｒｏｐｅｒｔｙ ｃｏｒｅ（ＩＰ）を備えた半
導体集積回路（ＬＳＩ）において、これらのＩＰをテス
トするためのＩＰテスト回路を備えた半導体集積回路に
関するものである。
【０００２】
【従来の技術】図１１はＩｎｔｅｌｌｅｃｔｕａｌ ｐ
ｒｏｐｅｒｔｙ ｃｏｒｅ（以下、ＩＰと称す。）を備
えた従来のＬＳＩの構成を示すブロック図であり、図に
おいて、１１３，１１４は例えば、Ｕｎｉｖｅｒｓａｌ
Ｓｅｒｉａｌ Ｂｕｓ（ＵＳＢ）、ＪＰＥＧの論理ブ
ロック、ＤＲＡＭ等のＩＰ、１１１はＣＰＵ、そして１
１０はＣＰＵ１１１，ＩＰ１１３，ＩＰ１１４を搭載し
たＬＳＩである。
【０００３】図１１に示す従来の半導体集積回路装置の
構成では、ＩＰ１１３は、ＣＰＵ１１１に直接に接続さ
れたＩＰであり、ＩＰ１１４は、ＣＰＵ１１１に直接に
接続されていないＩＰである。ＩＰ１１３はテスト制御
端子１１７を介して、また、ＩＰ１１４はテスト制御端
子１１８を介してテスタ等の外部装置と接続されてい
る。
【０００４】次に動作について説明する。図１１に示し
た複数のＩＰを備えた従来のＬＳＩでは、各ＩＰの機能
をテストする場合、テスタ等の外部装置からテストプロ
グラムやテストデータを入力し、各ＩＰの動作テストを
実行し、得られたテスト結果をテスト制御端子１１７を
介してテスタなどの外部装置へ出力していた。
【０００５】そして、ＩＰのテストで使用されるテスト
データや制御信号を入力し、またＩＰバスを介してテス
タ等の外部装置へテスト結果を出力するためのテスト制
御端子は、各ＩＰ毎に備えていた。
【０００６】
【発明が解決しようとする課題】従来のＩＰを備えた半
導体集積回路は以上のように構成されているので、各Ｉ
Ｐ毎のテスト制御端子を半導体集積回路に備える必要が
あった。従って、半導体集積回路に備えるテスト制御端
子の数は、数十本、場合によっては数百本以上となって
いた。また、半導体集積回路内の各ＩＰと外部のテスト
機器を接続するこのテスト制御端子の数は、各ＩＰの数
に比例して増大するので、これらのテスト制御端子を半
導体集積回路上へ割付する場合、割付場所に関して制限
があり、また、テスト制御端子の設置場所やテスト制御
端子数の制約のため複数の半導体集積回路を同時に測定
することが困難となり、また、Ａｔ−Ｓｐｅｅｄテスト
を実施する場合には、高速の高価なテスタが必要である
といった課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、複数のＩＰを備えた半導体集積回
路であっても、各ＩＰのテストに必要とされるテスト制
御端子数を大幅に削減でき、また各ＩＰを効率よくテス
ト可能なＩＰテスト回路を備えた半導体集積回路を得る
ことを目的とする。
【０００８】
【課題を解決するための手段】この発明に係るＩＰテス
ト回路を備えた半導体集積回路は、複数のＩＰと、前記
ＩＰのテストを実行するテストプログラムやテストデー
タを格納する記憶手段と、前記記憶手段内に格納された
前記テストプログラムや前記テストデータを読み出し、
前記ＩＰのテストを実行するＣＰＵと、前記ＩＰの中
で、バスを介して前記ＣＰＵに直接に接続されていない
ＩＰのテストを実行するテストシーケンサと、レジスタ
を有し、前記レジスタ内にモード値が設定されると、前
記ＣＰＵに対して前記ＩＰのテストのための前記テスト
プログラムの実行を指示し、また、前記テストシーケン
サに対して前記ＩＰのテストの実行を指示する制御手段
とを備えたことを特徴とするものであり、これにより、
テストデータ端子数を削減し、１個のＩＰテストコント
ローラの制御の基でＩＰのテストを効率良く実行するも
のである。
【０００９】この発明に係るＩＰテスト回路を備えた半
導体集積回路では、記憶手段はＲＡＭであり、テストデ
ータ端子を介して半導体集積回路の外部からテストプロ
グラムやテストデータを記憶手段内に読み込むため、前
記テストデータ端子と前記ＲＡＭとを接続するセレクタ
と、前記テストデータ端子および前記セレクタを介して
シリアルに入力された前記テストプログラムや前記テス
トデータをパラレルデータへ変換するバスインタフェー
スとをさらに備え、モード値がレジスタ内に設定される
と、制御手段は前記テストデータ端子、前記セレクタ、
および前記バスインタフェースを介して、前記テストプ
ログラムや前記テストデータを前記ＲＡＭ内に格納し、
前記ＣＰＵおよび前記テストシーケンサへ前記ＩＰのテ
ストを実行させ、得られたテスト結果を前記テストデー
タ端子を介して外部へ出力することを特徴とするもので
ある。
【００１０】この発明に係るＩＰテスト回路を備えた半
導体集積回路では、記憶手段はＲＯＭであり、予めテス
トプログラムやテストデータが前記ＲＯＭ内に格納され
ていることを特徴とするものである。
【００１１】この発明に係るＩＰテスト回路を備えた半
導体集積回路は、複数のＩＰと、前記ＩＰのテストを実
行するテストプログラムやテストデータを格納する記憶
手段と、前記記憶手段内に格納された前記テストプログ
ラムや前記テストデータを読み出し、前記ＩＰのテスト
を実行するＣＰＵと、前記ＩＰの中で、バスを介して前
記ＣＰＵに直接に接続されていないＩＰと前記バスとを
接続する第１のバスインタフェースと、レジスタを有
し、前記レジスタ内にモード値が設定されると、前記Ｃ
ＰＵに直接に接続されている前記ＩＰのテストの実行を
前記ＣＰＵに対して指示し、また、前記第１のバスイン
タフェースに対して、前記バスを介して前記ＣＰＵに直
接に接続されていない前記ＩＰと前記バスとを接続させ
て、前記ＣＰＵに前記ＩＰのテストの実行を指示する制
御手段とを備えたことを特徴とするものである。これに
より、テストデータ端子数を削減し、１個のＩＰテスト
コントローラの制御の基でＩＰのテストを効率良く実行
するものである。
【００１２】この発明に係るＩＰテスト回路を備えた半
導体集積回路では、記憶手段はＲＡＭであり、テストデ
ータ端子を介して半導体集積回路の外部からテストプロ
グラムやテストデータを記憶手段内に読み込むために、
前記テストデータ端子と前記ＲＡＭとを接続し、前記テ
ストデータ端子を介してシリアルに入力された前記テス
トプログラムや前記テストデータをパラレルデータへ変
換する第２のバスインタフェースとをさらに備え、モー
ド値がレジスタ内に設定されると制御手段は、前記第２
のバスインタフェースに指示して、前記テストデータ端
子と前記ＲＡＭとを接続させ前記テストプログラムや前
記テストデータを前記ＲＡＭ内に格納させ、前記ＣＰＵ
に対して前記ＩＰのテストを実行させ、得られたテスト
結果を前記テストデータ端子を介して外部へ出力させる
ことを特徴とするものである。
【００１３】この発明に係るＩＰテスト回路を備えた半
導体集積回路では、記憶手段はＲＯＭであり、予めテス
トプログラムやテストデータが前記ＲＯＭ内に格納され
ていることを特徴とするものである。
【００１４】この発明に係るＩＰテスト回路を備えた半
導体集積回路は、ＣＰＵに直接に接続されたＩＰと前記
ＣＰＵに直接に接続されていないＩＰを含む複数のＩＰ
と、前記ＩＰのそれぞれに接続され前記ＩＰのテストを
実行するテストシーケンサと、レジスタを有し、前記レ
ジスタ内に所定のモード値が設定されることで、前記テ
ストシーケンサに対して前記ＩＰのテストの実行を指示
する制御手段とを備え、前記テストシーケンサは、前記
制御手段からの指示を基に、テストデータ端子から得ら
れるテストデータを基に前記ＩＰのテストを実行し、実
行結果を前記テストデータ端子を介して外部へ出力する
ことを特徴とするものである。これにより、テストデー
タ端子数を削減し、１個のＩＰテストコントローラの制
御の基でＩＰのテストを効率良く実行するものである。
【００１５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＩ
Ｐテスト回路を備えた半導体集積回路（ＬＳＩ）の構成
を示すブロック図であり、図において、１は複数のＩＰ
のテストを実行するＩＰテストコントローラ（制御手
段）であり内部にレジスタ２１を備えている。外部から
テストモード制御信号を入力し、モード値をレジスタ２
１内に設定することにより、ＩＰテストコントローラ１
はＩＰテスト動作の制御を行う。２はＣＰＵに接続され
ていないＩＰのためのテストを実行するテストシーケン
サ、３はセレクタである。４はＣＰＵであり、ＩＰテス
トコントローラ１の制御の基でＳＲＡＭ５内に格納され
たテストプログラムを実行し、ＣＰＵバス８に直接に接
続されているＩＰのテストを行う。
【００１６】５はテストプログラムやテストデータを格
納するＳＲＡＭ（記憶手段）、６，７はＵｎｉｖｅｒｓ
ａｌ Ｓｅｒｉａｌ Ｂｕｓ（ＵＳＢ）、ＪＰＥＧの論
理ブロック、ＤＲＡＭ等のＩｎｔｅｌｌｅｃｔｕａｌ
ｐｒｏｐｅｒｔｙ ｃｏｒｅ（以下、ＩＰと称す。）で
ある。ＩＰ６は、ＣＰＵバス（バス）８を介してＣＰＵ
４に直接に接続されたＩＰであり、一方、ＩＰ７は、Ｃ
ＰＵ４に直接に接続されていないＩＰである。尚、実施
の形態１の説明では、ＩＰ６，ＩＰ７の２つを組み込ん
だ半導体集積回路を示しているが、この発明はこれに限
定されず、ＩＰの数は３個以上の複数個であってもよ
い。ここでは説明を簡略にするためＩＰ６，ＩＰ７の２
つを用いて説明を行う。これは、後に説明する実施の形
態２〜実施の形態５の場合でも同様である。
【００１７】８はＣＰＵ４とＩＰ６，ＳＲＡＭ５，バス
インタフェース１１を接続するＣＰＵバス（バス）であ
る。９はテストデータ端子であり、ＩＰ６およびＩＰ７
のテスト時に、テストデータ端子９を介して、テスタ等
の外部装置（図示せず）からテストプログラムやテスト
データをシリアルに入力する。また、テスト完了時に
は、テストデータ端子９を介して、テストシーケンサ２
から出力されるテスト結果を示すＧＯ／ＮＧ信号を、テ
スタ等の外部装置（図示せず）へ出力する。このよう
に、テストデータ端子９を介して、セレクタ３とテスタ
等の外部装置（図示せず）とは１ビットの信号線で接続
されている。
【００１８】１０はテストモード端子であり、複数の端
子から構成されている。テストモード端子１０を構成す
る複数の端子としては、テストモード制御信号であるモ
ード１の信号用の端子、モード２の信号用の端子、そし
て、テスト完了信号用のテスト完了端子がある。テスト
モード端子１０を介して、テストモード制御信号である
モード１の信号、モード２の信号をＩＰテストコントロ
ーラ１のレジスタ２１内へ設定し、テスト完了信号をテ
スト完了端子を介してテスタ等の外部装置へ出力する。
１１はセレクタ３からシリアル信号であるテストプログ
ラムやテストデータを入力し、パラレル信号に変換し、
ＣＰＵバス８を介してＳＲＡＭ５へ出力するバスインタ
フェースである。
【００１９】次に動作について説明する。図２は実施の
形態１のＩＰテスト回路を備えた半導体集積回路におい
て、ＩＰテストコントローラ１のレジスタ２１内に設定
するモード値の組合せを示す説明図である。
【００２０】ＩＰ６，ＩＰ７のテストでは、先ず、テス
タ等の外部装置（図示せず）からテストモード端子１０
を介して、ＩＰテストコントローラ１内のレジスタ２１
内にテストモード制御信号を入力し、レジスタ２１内に
モード１、モード２を設定する（モード設定動作）。ま
た、テスト動作の完了時には、テストエンド値がテスト
モード端子１０内のテスト完了端子からテスタ等の外部
装置（図示せず）へ出力される。テスタ等の外部装置
は、このテスト完了端子を介してＩＰのテストが完了し
たことを確認する。
【００２１】先ず、テストモード端子１０を介して、テ
スタ等の外部装置が、ＩＰテストコントローラ１のレジ
スタ２１内にモード１、モード２を設定する（モード設
定動作）。その後、ＩＰテストコントローラ１は、レジ
スタ２１内に設定された値を読み出して、図２に示すよ
うなモード１およびモード２の値の組合せに従って各種
のテスト動作を制御する。
【００２２】例えば、モード１＝０，モード２＝０の場
合、ＩＰテストコントローラ１は、セレクタ３およびバ
スインタフェース１１へ制御信号を出力し、テストデー
タ端子９とＣＰＵバス８とを接続させ、テスタ等の外部
装置から送信されたシリアル信号であるテストプログラ
ムやテストデータを、テストデータ端子９およびセレク
タ３を介して入力し、バスインタフェース１１において
パラレル信号に変換させ、変換されたテストプログラム
やテストデータをＣＰＵバス８を介してＳＲＡＭ５内へ
格納させる（テストプログラム書き込み動作）。
【００２３】次に、レジスタ２１内にモード１＝１、モ
ード２＝０が設定されたら（モード設定動作）、ＩＰテ
ストコントローラ１は、ＣＰＵ４に対して制御信号を送
り、テスト動作を実行させるためＣＰＵ４を駆動させ
る。これにより、ＣＰＵ４は、ＳＲＡＭ５内に格納され
たテストプログラムやテストデータを読み出し、テスト
プログラムを実行し、ＣＰＵバス８に直接に接続されて
いるＩＰ６のテストを行なう。
【００２４】次に、レジスタ２１内にモード１＝０、モ
ード２＝１が設定されたら（モード設定動作）、ＩＰテ
ストコントローラ１は、テストシーケンサ２に対して制
御信号を送り、テストシーケンサ２を駆動させＩＰ７に
対するテストを実行させる。これにより、テストシーケ
ンサ２は、テストデータ端子９を介して得られるテスト
データを用いて、ＣＰＵバス８に直接に接続されていな
いＩＰ７のテストを行なう。
【００２５】ＩＰ６およびＩＰ７のテストが完了する
と、ＩＰテストコントローラ１は、テストモード端子１
０内のテスト完了端子へテストが完了した事を示す制御
信号を出力し、テストシーケンサ２はテスト結果がＧＯ
か、ＮＧかを示す信号をテストデータ端子９へ出力す
る。テスタ等の外部装置は、テスト完了端子から出力さ
れる値を読むことでＩＰのテスト完了を判定し、次に、
テストデータ端子９を介してテスト結果を得る。
【００２６】以上のように、この実施の形態１によれ
ば、半導体集積回路内に組み込まれているＩＰテストコ
ントローラ１が、レジスタ２１内に設定されたモード値
に従ってＣＰＵ４およびテストシーケンサ２のテスト動
作を制御する。そして、ＣＰＵバス８に直接に接続され
ているＩＰ６に関しては、ＳＲＡＭ５内に格納されたテ
ストプログラムをＣＰＵ４に実行させＩＰ６のテストを
行い、ＣＰＵバス８に直接に接続されていないＩＰ７に
関しては、テストシーケンサ２を制御してＩＰ７のテス
トを実行させる。また、テストデータ端子９を介して、
テストプログラムやテストデータをシリアルに入力し、
テスト結果を半導体集積回路の外部へ出力し、テストモ
ード端子１０を介して、ＩＰテストコントローラ１の動
作を制御するテストモード制御信号を入力するので、１
個のＩＰテストコントローラ１により、半導体集積回路
内の全てのＩＰのテストを行うことができる。さらに、
複数のＩＰのテストに必要なテスト端子の数を大幅に削
減でき、半導体集積回路へテスト端子を容易に割り付け
ることができる。このようにテスト端子を削減すること
ができるので、外部装置であるテスタは、複数の半導体
集積回路内のＩＰのテストを同時に行い、その結果を同
時に判定できる。また、外部装置であるテスタは簡単な
機能を有する簡易テスタでも良く、効率良くテストを実
行できる。
【００２７】実施の形態２．図３はこの発明の実施の形
態２によるＩＰテスト回路を備えた半導体集積回路（Ｌ
ＳＩ）の構成を示すブロック図であり、図において、３
１は複数のＩＰのテストを実行するＩＰテストコントロ
ーラ（制御手段）であり内部にレジスタ４１を備えてい
る。外部からテストモード制御信号を入力し、モード値
をレジスタ４１内に設定することにより、ＩＰテストコ
ントローラ３１は、ＩＰテスト動作の制御を行う。３３
はテストデータ端子９を介して、外部からシリアル信号
であるテストプログラムやテストデータを入力し、パラ
レル信号に変換するバスインタフェース（第２のバスイ
ンタフェース）、３２はＩＰテストコントローラ３１か
ら制御信号を受信し、ＣＰＵ４に接続されているＣＰＵ
バス８とＩＰ７に接続されているバスとの間でバス幅の
変換等を行うバスインタフェース（第１のバスインタフ
ェース）である。その他の構成要素は、実施の形態１の
ものと同じなので、同一の参照符号を用いて、ここでは
それらの説明を省略する。
【００２８】次に動作について説明する。図４は実施の
形態２のＩＰテスト回路を備えた半導体集積回路におい
て、ＩＰテストコントローラ３１内のレジスタ２１内に
設定するモード値の組合せを示す説明図である。
【００２９】ＩＰ６およびＩＰ７のテストでは、先ず、
テスタ等の外部装置（図示せず）からテストモード端子
１０を介して、ＩＰテストコントローラ３１のレジスタ
４１内にテストモード制御信号を入力し、レジスタ４１
内にモード１を設定する（モード設定動作）。また、テ
スト動作の完了時には、テストエンド値がテストモード
端子１０内ののテスト完了端子からテスタ等の外部装置
（図示せず）へ出力される。テスタ等の外部装置は、こ
のテスト完了端子を介してＩＰのテストが完了したこと
を認識する。
【００３０】先ず、テストモード端子１０を介して、テ
スタ等の外部装置が、ＩＰテストコントローラ３１のレ
ジスタ４１内にモード１を設定する（モード設定動
作）。その後、ＩＰテストコントローラ３１は、レジス
タ４１内に設定された値を読み出して、図４に示すよう
なモード１の値に従って各種のテスト動作を制御する。
例えば、モード１＝０の場合、ＩＰテストコントローラ
３１は、バスインタフェース３３へ制御信号を出力し、
テストデータ端子９とＣＰＵバス８とを接続させ、テス
タ等の外部装置から送信されたシリアル信号であるテス
トプログラムやテストデータを、テストデータ端子９を
介して入力し、バスインタフェース３３においてパラレ
ル信号に変換させ、変換されたテストプログラムやテス
トデータを、ＣＰＵバス８を介してＳＲＡＭ５内へ格納
させる（テストプログラム書き込み動作）。
【００３１】次に、レジスタ４１内にモード１＝１が設
定されたら（モード設定動作）、ＩＰテストコントロー
ラ３１は、ＣＰＵ４に対して制御信号を送り、ＩＰ６、
ＩＰ７のテスト動作を実行させるためＣＰＵ４を駆動さ
せる。これにより、ＣＰＵ４は、ＳＲＡＭ５内に格納さ
れたテストプログラムやテストデータを読み出し、テス
トプログラムを実行し、ＣＰＵバス８に直接に接続され
ているＩＰ６のテストを行なう。
【００３２】さらに、ＩＰテストコントローラ３１は、
ＣＰＵ４およびバスインタフェース３２に対して制御信
号を送り、ＣＰＵ４およびバスインタフェース３２を駆
動させＩＰ７に対するテストを実行させる。これによ
り、ＣＰＵ４はＳＲＡＭ５内のテストプログラムを実行
し、ＣＰＵバス８に直接に接続されていないＩＰ７のテ
ストを行なう。ＣＰＵバス８とＩＰ７に直接に接続され
ているバスのバス幅が異なる場合は、バスインタフェー
ス３２が、シリアル／パラレル変換および、パラレル／
シリアル変換を行う。
【００３３】ＩＰ６およびＩＰ７のテストが完了する
と、ＩＰテストコントローラ３１は、テストモード端子
１０内のテスト完了端子へテストが完了した事を示す制
御信号を出力する。さらに、ＩＰテストコントローラ３
１は、テスト結果がＧＯかＮＧかを示す信号を、バスイ
ンタフェース３３を介してテストデータ端子９へ出力す
る。テスタ等の外部装置は、テスト完了端子から出力さ
れる値を読むことでＩＰのテスト完了を判定し、次に、
テストデータ端子９を介してテスト結果を得る。
【００３４】以上のように、この実施の形態２によれ
ば、半導体集積回路内に組み込まれているＩＰテストコ
ントローラ３１が、ＣＰＵ４，バスインタフェース３
２，３３の動作を制御する。そして、ＣＰＵ４がＳＲＡ
Ｍ５内に格納されたテストプログラムを実行して、ＣＰ
Ｕバス８に直接に接続されているＩＰ６およびＣＰＵバ
ス８に直接に接続されていないＩＰ７のテストを行う。
また、テストデータ端子９を介して、テストプログラム
やテストデータをシリアルに入力し、テスト結果を外部
へ出力し、テストモード端子１０を介して、ＩＰテスト
コントローラ３１の動作を制御するテストモード制御信
号を入力するので、１個のＩＰテストコントローラ３１
の制御により、半導体集積回路内のすべてのＩＰのテス
トを実施可能である。さらに、複数のＩＰのテストに使
用するテスト端子の数を削減でき、半導体集積回路へテ
スト端子を容易に割り付けることができる。さらに、テ
スト端子を削減することができるので、外部装置である
テスタは、複数の半導体集積回路内のＩＰのテストを同
時に行い、その結果を同時に判定できる。また、外部装
置であるテスタは簡単な機能を有する簡易テスタでも良
く、効率良くテストを実行できる。
【００３５】実施の形態３．図５はこの発明の実施の形
態３によるＩＰテスト回路を備えた半導体集積回路（Ｌ
ＳＩ）の構成を示すブロック図であり、図において、５
１はＲＯＭ（記憶手段）であり、テストプログラムやテ
ストデータが予め格納されている。その他の構成要素
は、実施の形態１のものと同じなので、同一の参照符号
を用いてそれらの説明をここでは省略する。
【００３６】次に動作について説明する。図６は実施の
形態３のＩＰテスト回路を備えた半導体集積回路におい
て、ＩＰテストコントローラ１のレジスタ２１内に設定
するモード値を示す説明図である。
【００３７】図１および図２に示した実施の形態１のＩ
Ｐテスト回路を備えた半導体集積回路では、テスタ等の
外部機器が、テストモード端子１０を介してＩＰテスト
コントローラ１のレジスタ２１内に、テストモード制御
信号であるモード１の信号、モード２の信号を設定し、
テストプログラムをＳＲＡＭ５内にロードしていたが、
実施の形態３のＩＰテスト回路を備えた半導体集積回路
では、テストプログラムやテストデータを予めＲＯＭ５
１内に格納しておく。従って、レジスタ２１内に設定す
るモード値としては、モード１のみで良い。
【００３８】例えば、テスタ等の外部機器により、レジ
スタ２１内にモード１＝０が設定された場合、ＩＰテス
トコントローラ１は、ＣＰＵ４を駆動し、ＣＰＵ４にＲ
ＯＭ５１内に格納されているテストプログラムの実行を
開始させる。そして、ＣＰＵ４は、ＣＰＵバス８に直接
に接続されているＩＰ６のテストを行う。
【００３９】一方、テスタ等の外部機器により、レジス
タ２１内にモード１＝１が設定された場合、ＩＰテスト
コントローラ１は、テストシーケンサ２を駆動し、テス
トシーケンサ２に、ＣＰＵバス８に直接に接続されてい
ないＩＰ７のテストを実行させる。このような、ＩＰテ
ストコントローラ１の制御に基づくＣＰＵ４のテスト動
作やテストシーケンサ２のテスト動作は、実施の形態１
の場合と同じなので、ここではそれらの説明を省略す
る。
【００４０】以上のように、この実施の形態３によれ
ば、１個のＩＰテストコントローラ１により半導体集積
回路内の全てのＩＰのテストを行うことができ、複数の
ＩＰのテストに必要なテスト端子の数を削減でき、半導
体集積回路へテスト端子を容易に割り付け可能であり、
さらに、テスト端子の削減、複数の半導体集積回路内の
ＩＰのテストを同時に実施可能であるという実施の形態
１の特徴に加えて、ＲＯＭ５１内にテストプログラムや
テストデータを予め格納するようにしたので、テストプ
ログラム等のロードを行う必要が無く、その分迅速にテ
ストを実施できる。また。外部装置であるテスタは簡単
な機能を有する簡易テスタでも良く、テストを効率良く
実行できる。
【００４１】実施の形態４．図７はこの発明の実施の形
態４によるＩＰテスト回路を備えた半導体集積回路（Ｌ
ＳＩ）の構成を示すブロック図であり、図において、５
１はＲＯＭ（記憶手段）であり、テストプログラムやテ
ストデータが予め格納されている。その他の構成要素
は、図３および図４に示した実施の形態２のものと同じ
なので、同一の参照符号を用いてそれらの説明をここで
は省略する。
【００４２】次に動作について説明する。図８は実施の
形態４のＩＰテスト回路を備えた半導体集積回路におい
て、ＩＰテストコントローラ３１のレジスタ４１内に設
定するモード値の組合せを示す説明図である。
【００４３】図３および図４に示した実施の形態２のＩ
Ｐテスト回路を備えた半導体集積回路では、テスタ等の
外部機器がテストモード端子１０を介して、ＩＰテスト
コントローラ３１のレジスタ４１内に、テストモード制
御信号であるモード１の信号を設定し、テストプログラ
ムをＳＲＡＭ５内にロードしていたが、実施の形態４の
ＩＰテスト回路を備えた半導体集積回路では、テストプ
ログラムやテストデータを予めＲＯＭ５１内に格納して
おく。従って、レジスタ４１内に設定する制御値として
は、モード１＝０を設定し、ＣＰＵ４を駆動してＩＰ
６，ＩＰ７のテストプログラムを実行させる設定のみで
良い。
【００４４】例えば、テスタ等の外部機器（図示せず）
により、レジスタ４１内にモード１＝０が設定された場
合、ＩＰテストコントローラ３１は、ＣＰＵ４を駆動
し、ＣＰＵ４にＲＯＭ５１内に格納されているテストプ
ログラムの実行を開始させる。そして、ＣＰＵ４は、Ｃ
ＰＵバス８に直接に接続されているＩＰ６のテスト、お
よび、バスインタフェース３２を介してＣＰＵバス８に
直接に接続されていないＩＰ７のテストを実行させる。
このような、ＩＰテストコントローラ３１によるＣＰＵ
４の駆動、ＣＰＵ４のテスト動作、およびバスインタフ
ェース３２の動作は、実施の形態２の場合と同じなの
で、ここではそれらの説明を省略する。
【００４５】以上のように、この実施の形態４によれ
ば、１個のＩＰテストコントローラ１により半導体集積
回路内の全てのＩＰのテストを行うことができ、複数の
ＩＰのテストに必要なテスト端子の数を削減でき、半導
体集積回路へテスト端子を容易に割り付けることがで
き、さらに、テスト端子の削減、複数の半導体集積回路
内のＩＰのテストを同時に実施可能であるという実施の
形態１、２の特徴に加えて、ＲＯＭ５１内にテストプロ
グラムやテストデータを予め格納するようにしたので、
テストプログラム等のロードを行う必要が無く、その分
迅速にテストを実施できる。また。外部装置であるテス
タは簡単な機能を有する簡易テスタでも良く、テストを
効率良く実行できる。
【００４６】実施の形態５．図９はこの発明の実施の形
態５によるＩＰテスト回路を備えた半導体集積回路（Ｌ
ＳＩ）の構成を示すブロック図であり、図において、９
１は半導体集積回路内に内蔵されている複数のＩＰのテ
ストを実行するＩＰテストコントローラ（制御手段）で
あり内部にレジスタ９５を備えている。外部からテスト
モード制御信号を入力し、モード値をレジスタ９５内に
設定することにより、ＩＰテストコントローラ９１は、
ＩＰテスト動作の制御を行う。９２はＩＰテストコント
ローラ９１の制御に基づいてＩＰ６，ＩＰ７のテストを
実行するテストシーケンサである。４はＣＰＵである。
【００４７】６，７はＵｎｉｖｅｒｓａｌ Ｓｅｒｉａ
ｌ Ｂｕｓ（ＵＳＢ），ＪＰＥＧの論理ブロック、ＤＲ
ＡＭ等のＩｎｔｅｌｌｅｃｔｕａｌ ｐｒｏｐｅｒｔｙ
ｃｏｒｅ（以下、ＩＰと称す。）である。ＩＰ６は、
ＣＰＵバス（バス）８を介してＣＰＵ４に直接に接続さ
れたＩＰであり、一方、ＩＰ７は、ＣＰＵバス（バス）
８を介してＣＰＵ４に直接に接続されていないＩＰであ
る。８はＣＰＵ４とＩＰ６，ＳＲＡＭ５，バスインタフ
ェース１１を接続するＣＰＵバス（バス）である。９
３，９４はそれぞれ、ＩＰ６、ＩＰ７に接続されたＩＰ
バスである。
【００４８】９はテストデータ端子であり、ＩＰ６，Ｉ
Ｐ７のテスト時に、テストデータ端子９を介して、テス
タ等の外部装置（図示せず）からテストデータ等をシリ
アルに入力する。また、テスト完了時には、テストデー
タ端子９を介して、テストシーケンサ９２から出力され
るテスト結果を示すＧＯ／ＮＧ信号を、テスタ等の外部
装置（図示せず）へ出力する。このように、テストデー
タ端子９を介して、テストシーケンサ９２とテスタ等の
外部装置（図示せず）とは１ビットの信号線で接続され
ている。
【００４９】１０はテストモード端子であり、複数の端
子から構成されている。テストモード端子１０を構成す
る複数の端子としては、テストモード制御信号であるモ
ード１の信号用の端子、テスト完了信号用のテスト完了
端子がある。テストモード端子１０を介して、テストモ
ード制御信号であるモード１の信号をＩＰテストコント
ローラ９１のレジスタ９５内へ設定し、テスト完了端子
を介して、テスト完了信号をテスタ等の外部装置へ出力
する。
【００５０】次に動作について説明する。図１０は実施
の形態５のＩＰテスト回路を備えた半導体集積回路にお
いて、ＩＰテストコントローラ１のレジスタ９５内に設
定するモード値の組合せを示す説明図である。
【００５１】ＩＰ６およびＩＰ７のテストでは、先ず、
テスタ等の外部装置（図示せず）からテストモード端子
１０を介して、ＩＰテストコントローラ９１のレジスタ
９５内にテストモード制御信号を入力し、レジスタ９５
内にモード１を設定する（モード設定動作）。また、テ
スト動作の完了時には、ＩＰテストコントローラ９１
が、テストエンド値をテストモード端子１０のテスト完
了端子からテスタ等の外部装置（図示せず）へ出力す
る。テスタ等の外部装置は、このテスト完了端子を介し
てＩＰのテストが完了したことを確認する。
【００５２】先ず、テストモード端子１０を介して、テ
スタ等の外部装置が、ＩＰテストコントローラ９１のレ
ジスタ９５内にモード１を設定する（モード設定動
作）。その後、ＩＰテストコントローラ９１は、レジス
タ９５内に設定された値を読み出して、図１０に示すよ
うなモード１の値に従って各種のテスト動作を制御す
る。例えば、モード１＝０の場合、ＩＰテストコントロ
ーラ９１は、テストシーケンサ９２へ制御信号を出力
し、ＩＰ６，ＩＰ７のテスト動作を行うためテストシー
ケンサ９２を駆動する。
【００５３】テストシーケンサ９２は、ＩＰテストコン
トローラ９１からの制御信号を受け取ると、ＩＰバス９
３およびＩＰバス９４とテストデータ端子９とを接続さ
せる。そして、テスタ等の外部装置から送信されたシリ
アル信号であるテストデータをテストデータ端子９を介
して入力し、テスト動作を実行する。
【００５４】テストシーケンサ９２によるＩＰ６および
ＩＰ７のテストが完了すると、ＩＰテストコントローラ
９１は、テストモード端子１０内のテスト完了端子へテ
ストが完了した事を示す制御信号を出力し、一方テスト
シーケンサ９２は、テスト結果がＧＯか、ＮＧかを示す
信号をテストデータ端子９へ出力する。テスタ等の外部
装置は、テスト完了端子から出力される値を読むことで
ＩＰのテスト完了を判定し、次に、テストデータ端子９
を介してテスト結果を得る。
【００５５】以上のように、この実施の形態５によれ
ば、半導体集積回路内に組み込まれているＩＰテストコ
ントローラ９１が、テストシーケンサ９２の動作を制御
する。そして、テストシーケンサ９２が、ＣＰＵバス８
に直接に接続されているＩＰ６やＣＰＵバス８に直接に
接続されていないＩＰ７のテストを実行する。また、テ
ストデータ端子９を介してテストデータを入力し、テス
ト結果を半導体集積回路の外部へ出力し、テストモード
端子１０を介して、ＩＰテストコントローラ９１の動作
を制御するテストモード制御信号を入力するので、１個
のＩＰテストコントローラ９１により、半導体集積回路
内の全てのＩＰのテストを行うことができる。さらに、
複数のＩＰのテストに必要なテスト端子の数を大幅に削
減でき、半導体集積回路へテスト端子を容易に割り付け
ることができる。さらに、テスト端子を削減することが
できるので、外部装置であるテスタは、複数の半導体集
積回路内のＩＰのテストを同時に行い、その結果を同時
に判定できる。また、外部装置であるテスタは簡単な機
能を有する簡易テスタでも良く、効率良くテストを実行
できる。
【００５６】
【発明の効果】以上のように、この発明によれば、半導
体集積回路内に組み込まれている制御手段としてのＩＰ
テストコントローラが、レジスタ内に設定されたモード
値に従ってＣＰＵおよびテストシーケンサのテスト動作
を制御し、ＣＰＵバスに直接に接続されているＩＰやＣ
ＰＵバスに直接に接続されていないＩＰのテストを実行
させ、また、テストデータ端子を介して、テストプログ
ラムやテストデータをシリアルに入力し、テスト結果を
半導体集積回路の外部へ出力し、テストモード端子を介
して、ＩＰテストコントローラの動作を制御するテスト
モード制御信号を入力するように構成したので、１個の
ＩＰテストコントローラの制御の基で、ＣＰＵやテスト
シーケンサにより、あるいは、ＣＰＵのみで半導体集積
回路内の全てのＩＰのテストを行うことができる。さら
に、複数のＩＰのテストに必要なテスト端子の数を大幅
に削減でき、半導体集積回路へテスト端子を容易に割り
付けることができる。このようにテスト端子を削減する
ことができるので、外部装置であるテスタは、複数の半
導体集積回路内のＩＰのテストを同時に行い、その結果
を同時に判定でき、また、外部装置であるテスタは簡単
な機能を有する簡易テスタでも良く、効率良くテストを
実行できるという効果がある。
【００５７】この発明によれば、ＲＯＭなどの記憶手段
内に予めテストプログラムやテストデータを格納するよ
うに構成したので、テストプログラム等のロードを行う
必要が無く、その分迅速にＩＰのテストを実施できると
いう効果がある。また。外部装置であるテスタは簡単な
機能を有する簡易テスタでも良く、テストを効率良く実
行できる。
【００５８】この発明によれば、半導体集積回路内に組
み込まれている制御手段としてのＩＰテストコントロー
ラが、テストシーケンサの動作を制御し、テストシーケ
ンサが、ＣＰＵバスに直接に接続されているＩＰやＣＰ
Ｕバスに直接に接続されていないＩＰのテストを実行す
る。さらに、テストデータ端子を介してテストデータを
シリアルに入力し、テスト結果を半導体集積回路の外部
へ出力し、テストモード端子を介して、ＩＰテストコン
トローラの動作を制御するテストモード制御信号を入力
するように構成したので、１個のＩＰテストコントロー
ラの制御の基で、テストシーケンサが、半導体集積回路
内の全てのＩＰのテストを行うことができ、さらに、複
数のＩＰのテストに必要なテスト端子の数を大幅に削減
でき、半導体集積回路へテスト端子を容易に割り付ける
ことができる。さらに、テスト端子を大幅に削減するこ
とができるので、外部装置であるテスタは、複数の半導
体集積回路内のＩＰのテストを同時に行い、その結果を
同時に判定できる。また、外部装置であるテスタは簡単
な機能を有する簡易テスタでも良く、効率良くテストを
実行できるという効果がある。
【図面の簡単な説明】
【図１】 この発明による実施の形態１のＩＰテスト回
路を備えた半導体集積回路を示すブロック図である。
【図２】 図１に示すＩＰテスト回路を備えた半導体集
積回路において、ＩＰテストコントローラのレジスタ内
に設定するテストモード値の組合せを示す説明図であ
る。
【図３】 この発明による実施の形態２のＩＰテスト回
路を備えた半導体集積回路を示すブロック図である。
【図４】 図３に示すＩＰテスト回路を備えた半導体集
積回路において、ＩＰテストコントローラのレジスタ内
に設定するテストモード値の組合せを示す説明図であ
る。
【図５】 この発明による実施の形態３のＩＰテスト回
路を備えた半導体集積回路を示すブロック図である。
【図６】 図５に示すＩＰテスト回路を備えた半導体集
積回路において、ＩＰテストコントローラのレジスタ内
に設定するテストモード値の組合せを示す説明図であ
る。
【図７】 この発明による実施の形態４のＩＰテスト回
路を備えた半導体集積回路を示すブロック図である。
【図８】 図７に示すＩＰテスト回路を備えた半導体集
積回路において、ＩＰテストコントローラのレジスタ内
に設定するテストモード値の組合せを示す説明図であ
る。
【図９】 この発明による実施の形態５のＩＰテスト回
路を備えた半導体集積回路を示すブロック図である。
【図１０】 図９に示すＩＰテスト回路を備えた半導体
集積回路において、ＩＰテストコントローラのレジスタ
内に設定するテストモード値の組合せを示す説明図であ
る。
【図１１】 ＩＰを備えた従来の半導体集積回路を示す
ブロック図である。
【符号の説明】
１，３１，９１ ＩＰテストコントローラ（制御手
段）、２，９２ テストシーケンサ、３ セレクタ、４
ＣＰＵ、５ ＳＲＡＭ（記憶手段）、６，７ ＩＰ、
８ ＣＰＵバス（バス）、９ テストデータ端子、１０
テストモード端子、１１ バスインタフェース、２
１，４１，９５ レジスタ、３２ バスインタフェース
（第１のバスインタフェース）、３３ バスインタフェ
ース（第２のバスインタフェース）、５１ ＲＯＭ（記
憶手段）、１００ ＬＳＩ。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 複数のＩＰと、 前記ＩＰのテストを実行するテストプログラムやテスト
    データを格納する記憶手段と、 前記記憶手段内に格納された前記テストプログラムや前
    記テストデータを読み出し、前記ＩＰのテストを実行す
    るＣＰＵと、 前記ＩＰの中で、バスを介して前記ＣＰＵに直接に接続
    されていないＩＰのテストを実行するテストシーケンサ
    と、 レジスタを有し、前記レジスタ内にモード値が設定され
    ると、前記ＣＰＵに対して前記ＩＰのテストのための前
    記テストプログラムの実行を指示し、また、前記テスト
    シーケンサに対して前記ＩＰのテストの実行を指示する
    制御手段と、 を備えたＩＰテスト回路を備えた半導体集積回路。
  2. 【請求項２】 記憶手段はＲＡＭであり、テストデータ
    端子を介して半導体集積回路の外部からテストプログラ
    ムやテストデータを記憶手段内に読み込むため、前記テ
    ストデータ端子と前記ＲＡＭとを接続するセレクタと、
    前記テストデータ端子および前記セレクタを介してシリ
    アルに入力された前記テストプログラムや前記テストデ
    ータをパラレルデータへ変換するバスインタフェースと
    をさらに備え、 モード値がレジスタ内に設定されると、制御手段は前記
    テストデータ端子、前記セレクタ、および前記バスイン
    タフェースを介して、前記テストプログラムや前記テス
    トデータを前記ＲＡＭ内に格納し、前記ＣＰＵおよび前
    記テストシーケンサへ前記ＩＰのテストを実行させ、得
    られたテスト結果を前記テストデータ端子を介して外部
    へ出力することを特徴とする請求項１記載のＩＰテスト
    回路を備えた半導体集積回路。
  3. 【請求項３】 記憶手段はＲＯＭであり、予めテストプ
    ログラムやテストデータが前記ＲＯＭ内に格納されてい
    ることを特徴とする請求項１記載のＩＰテスト回路を備
    えた半導体集積回路。
  4. 【請求項４】 複数のＩＰと、 前記ＩＰのテストを実行するテストプログラムやテスト
    データを格納する記憶手段と、 前記記憶手段内に格納された前記テストプログラムや前
    記テストデータを読み出し、前記ＩＰのテストを実行す
    るＣＰＵと、 前記ＩＰの中で、バスを介して前記ＣＰＵに直接に接続
    されていないＩＰと前記バスとを接続する第１のバスイ
    ンタフェースと、 レジスタを有し前記レジスタ内にモード値が設定される
    と、前記ＣＰＵに直接に接続されている前記ＩＰのテス
    トの実行を前記ＣＰＵに対して指示し、また、前記第１
    のバスインタフェースに対して、前記バスを介して前記
    ＣＰＵに直接に接続されていない前記ＩＰと前記バスと
    を接続させて、前記ＣＰＵに前記ＩＰのテストの実行を
    指示する制御手段と、 を備えたＩＰテスト回路を備えた半導体集積回路。
  5. 【請求項５】 記憶手段はＲＡＭであり、テストデータ
    端子を介して半導体集積回路の外部からテストプログラ
    ムやテストデータを記憶手段内に読み込むために、前記
    テストデータ端子と前記ＲＡＭとを接続し、前記テスト
    データ端子を介してシリアルに入力された前記テストプ
    ログラムや前記テストデータをパラレルデータへ変換す
    る第２のバスインタフェースとをさらに備え、 モード値がレジスタ内に設定されると制御手段は、前記
    第２のバスインタフェースに指示して、前記テストデー
    タ端子と前記ＲＡＭとを接続させ前記テストプログラム
    や前記テストデータを前記ＲＡＭ内に格納させ、前記Ｃ
    ＰＵに対して前記ＩＰのテストを実行させ、得られたテ
    スト結果を前記テストデータ端子を介して外部へ出力さ
    せることを特徴とする請求項４記載のＩＰテスト回路を
    備えた半導体集積回路。
  6. 【請求項６】 記憶手段はＲＯＭであり、予めテストプ
    ログラムやテストデータが前記ＲＯＭ内に格納されてい
    ることを特徴とする請求項４記載のＩＰテスト回路を備
    えた半導体集積回路。
  7. 【請求項７】 ＣＰＵに直接に接続されたＩＰと前記Ｃ
    ＰＵに直接に接続されていないＩＰを含む複数のＩＰ
    と、 前記ＩＰのそれぞれに接続され前記ＩＰのテストを実行
    するテストシーケンサと、 レジスタを有し、前記レジスタ内に所定のモード値が設
    定されることで、前記テストシーケンサに対して前記Ｉ
    Ｐのテストの実行を指示する制御手段とを備え、 前記テストシーケンサは、前記制御手段からの指示を基
    に、テストデータ端子から得られるテストデータを基に
    前記ＩＰのテストを実行し、実行結果を前記テストデー
    タ端子を介して外部へ出力することを特徴とするＩＰテ
    スト回路を備えた半導体集積回路。
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