CN115184781B - 一种芯片测试方法及系统 - Google Patents

Abstract

一种芯片测试方法，其包括：通过JTAG接口对连接测试端和系统级芯片的测试接口进行使能，其中，测试接口包括：通过JTAG管脚与系统级芯片连接的JTAG接口和通过通用输入输出管脚与系统级芯片连接的通用输入输出接口；经由通用输入输出接口同时向系统级芯片发送多组测试向量数据，以对系统级芯片的多个片内资源同时进行测试；响应多个片内资源的执行结果，并同时经由通用输入输出接口向测试端输出多组测试结果数据，多组测试数据对应于多组测试向量数据。本申请还提供一种芯片测试系统，可以提高测试速度。

Description

一种芯片测试方法及系统

技术领域

本申请涉及半导体的芯片测试技术领域，特别是涉及一种芯片测试方法及系统。

背景技术

芯片的ATE（Automatic Test Equipment，自动测试设备）测试是芯片生产的一个重要环节，主要用于筛选合格强壮的芯片，剔除那些在生产过程中由于工艺原因产生劣片。如今电路在芯片内的集成规模越来越大，而工艺制程却越来越小，测试量与测试难度上升，芯片的测试成本越来越高，跟随芯片设计的革新而改进ATE测试方法可以有效解决此类问题，提高测试效率，降低测试成本。

传统的ATE与待测芯片是使用JTAG（Joint Test Action Group，联合测试工作组）作为通讯方式的，而JTAG属于一种串行总线的端口，在同样的芯片性能情况下，相比于并行端口，其测试效率肯定是较低的，且JTAG需要在芯片内根据需求插入JTAG链来完成相应的目标功能，占用了较多的片内资源。

传统芯片利用JTAG测试的方法存在接口速度低（通常JTAG频率为10MHZ~100MHZ），效率慢，且需要较多额外的片内资源（JTAG链）等的问题。

发明内容

为了解决现有技术存在的不足，本申请的目的在于提供一种芯片测试方法及其系统，可以提高测试速度。

为实现上述目的，本申请提供的芯片测试方法，包括，

通过JTAG接口对连接测试端和系统级芯片的测试接口进行使能，其中，所述测试接口包括：通过JTAG管脚与所述系统级芯片连接的所述JTAG接口和通过通用输入输出管脚与所述系统级芯片连接的通用输入输出接口；

经由所述通用输入输出接口同时向所述系统级芯片发送多组测试向量数据，以对所述系统级芯片的多个片内资源同时进行测试；

响应多个所述片内资源的执行结果，并同时经由所述通用输入输出接口向所述测试端输出多组测试结果数据，所述多组测试数据对应于所述多组测试向量数据。

进一步地，所述通过JTAG接口对连接测试端和系统级芯片的测试接口进行使能的步骤，还包括：

对用于控制所述系统级芯片的启动方式的预留的两个管脚进行上电，以使两个所述管脚处于高电平或低电平的状态，以使所述系统级芯片进入测试模式；

利用所述JTAG接口控制所述系统级芯片内的一位寄存器，以使所述寄存器置位，进而使所述测试接口被使能。

进一步地，所述经由所述通用输入输出接口同时向所述系统级芯片发送多组测试向量数据，以对所述系统级芯片的多个片内资源同时进行测试的步骤，还包括：

搭建与所述系统级芯片对应的仿真环境，并将芯片验证代码转换成所述测试接口的代码进行模块仿真，以得到所述测试接口的仿真波形，基于所述仿真波形生成多组所述测试向量数据；

通过所述通用输入输出接口及所述系统级芯片的片内总线向所述系统级芯片的多个所述片内资源分别传输多组所述测试向量数据，所述测试接口具有所述片内总线的超级权限。

进一步地，所述响应多个所述片内资源的执行结果，并同时经由所述通用输入输出接口向所述测试端输出多组测试结果数据，所述多组测试数据对应于所述多组测试向量数据的步骤，还包括：

通过所述片内总线接收多个所述片内资源的测试结果数据；

通过所述通用输入输出接口向所述测试端输出多组所述测试结果数据。

进一步地，还包括：在测试完成后，将在所述系统级芯片内预先设置有仅支持一次烧录的存储器烧写为1，以禁用所述测试接口。

更进一步地，所述通用输入输出接口默认为原有的功能，在进行测试时，所述通用输入输出接口通过多路转换器切换为测试接口的功能。

为实现上述目的，本申请还提供一种芯片测试系统，包括：

测试接口，其包括：通过JTAG管脚与被测试端连接的JTAG接口和通过通用输入输出管脚与所述被测试端连接的通用输入输出接口，所述JTAG接口连接所述被测试端与测试端，并对所述测试接口进行使能；以及

系统级芯片，其为所述被测试端，经由所述通用输入输出接口接收多组测试向量数据，由所述系统级芯片的多个片内资源同时执行并响应执行结果，并同时通过所述通用输入输出接口向所述测试端输出与所述多组测试向量对应的多组测试结果数据。

进一步地，所述系统级芯片还包括多个片内资源和片内总线，所述测试接口具有对所述片内总线的超级权限，以访问多个所述片内资源。

进一步地，所述系统级芯片具有控制启动方式的预留的两个管脚，所述两个管脚被上电而处于高电平或低电平的状态，以使所述系统级芯片进入测试模式，并利用所述JTAG接口控制所述系统级芯片内的一位寄存器，以使所述寄存器置位，进而使所述测试接口被使能。

更进一步地，所述系统级芯片内预先设置有仅支持一次烧录的存储器，在测试完成后，所述存储器从0烧写为1，以使所述测试接口禁用。

为实现上述目的，本申请提供的计算机可读存储介质，其上存储有计算机指令，当计算机指令运行时执行如上所述的芯片测试方法的步骤。

本申请的芯片测试方法及系统，通过通用输入输出管脚连接测试端和被测试端，且并行处理多个测试向量，并复用片内总线进行测试，由此可以提高测试速度。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。

附图说明

附图用来提供对本申请的进一步理解，并且构成说明书的一部分，并与本申请的实施例一起，用于解释本申请，并不构成对本申请的限制。在附图中：

图1为根据本申请的芯片测试系统结构示意图；

图2为表示本申请的生成测试向量的示意图；

图3为表示测试接口的端口及功能的示意图；

图4为根据本申请的测试接口写访问的时序图；

图5为根据本申请的测试接口读访问的时序图；

图6为根据本申请的芯片测试方法流程图。

具体实施方式

下面将参照附图更详细地描述本申请的实施例。虽然附图中显示了本申请的某些实施例，然而应当理解的是，本申请可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本申请。应当理解的是，本申请的附图及实施例仅用于示例性作用，并非用于限制本申请的保护范围。

应当理解，本申请的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本申请的范围在此方面不受限制。

本文使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。其他术语的相关定义将在下文描述中给出。

需要注意，本申请中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。“多个”应理解为两个或以上。

下面，将参考附图详细地说明本申请的实施例。

实施例1

（芯片测试系统）

图1为根据本申请的芯片测试系统结构示意图，如图1所示，芯片测试系统1，包括：测试接口10和系统级芯片20。

测试接口10包括：通过JTAG管脚与系统级芯片20（既，被测试端）连接的JTAG接口和通过通用输入输出（General-purpose input/output；GPIO）管脚与系统级芯片20连接的通用输入输出接口，JTAG接口连接系统级芯片20与自动测试设备（ATE）2（既，测试端），并对测试接口10进行使能。

测试接口10通过通用输入输出管脚与测试接口10连接，通用输入输出接口默认为原有的功能（Function）。在经由自动测试设备2进行测试时，通过预先设置的硬件设计结构对测试接口10进行使能，使得对应的输入输出（IO）通过Mux（Multiplexer，多路转换器）切换为测试接口的功能。其中，Mux用于切换不同通用输入输出的功能，各通用输入输出可以具有多种功能。具体地，通过Mux可将所有的通用输入输出同时切换到相同功能。为了便于测试，对测试接口10赋予片内总线的超级权限，方便访问各种片内资源（例如，后述的多个片内资源22）。在自动测试设备2的测试完成后，可以通过预先设置的硬件设计结构来禁用测试接口10。

通过预先设置的硬件设计结构对测试接口10进行使能是指，在需要经由自动测试设备2进行测试之前，通过对用于控制芯片（系统级芯片20）的启动方式的预留的两个管脚进行上电，以使两个管脚处于高电平或低电平的状态；根据该两个管脚的电平状态，区分芯片的启动模式，例如正常模式、测试模式等；进入测试模式后，利用JTAG接口控制片内的一位寄存器，使该寄存器置位，由此测试接口10在指定的通用输入输出端口上被使能。在本实施例1中，在两个管脚均处于高电平时，设为测试模式，在两个管脚均处于低电平时，设为正常模式，但本申请不限于以上设定，例如，可以在第一个管脚为高电平且第二个管脚为低电平时，设为测试模式，在相反情况时，设为正常模式。另外，在本实施例1中，对通过两个管脚进入测试模式的示例进行了说明，但本申请并不限于此，可以通过三个以上的管脚实现进入测试模式。

另外，预先在系统级芯片20内设置仅支持一次烧录的存储器，烧录后既不再支持更改。在测试完成后，利用测试接口10的端口，将1bit原为0的存储器烧写为1，当此bit存储器被置1时，该测试接口10便被禁用，不再有效。由此，可保证系统级芯片20内原有总线的Security（安全）权限在测试完成后不受影响，仍是安全的。

系统级芯片20通过测试接口10与自动测试设备2连接。系统级芯片20包括：转换模块21、多个片内资源22、片内总线和多个管脚（Pin）（未图示）。系统级芯片20经由通用输入输出接口接收多组测试向量（Test Pattern）数据。转换模块21将测试接口10所定义协议的信号转换为片内总线所支持的信号。由系统级芯片20的多个片内资源22执行并响应执行结果，并同时通过通用输入输出接口向自动测试设备2输出与多组测试向量对应的多组测试结果数据。

在本实施例中，片内资源22可以是如ADC（Analog to Digital Converter，模数转换器）、Flash（闪存）、RAM（Random Access Memory，随机存取存储器）等的目的IP（Intellectual Property）。芯片行业中所说的IP，一般也称为IP核。IP核是指芯片中具有独立功能的电路模块的成熟设计。该电路模块设计可以应用在包含该电路模块的其他芯片设计项目中，从而减少设计工作量，缩短设计周期，提高芯片设计的成功率。一般说来，一个复杂的芯片是由芯片设计者自主设计的电路部分和多个外购的IP核连接构成的。

在本实施例中，利用EDA（Electronic design automation，电子设计自动化）工具，搭建仿真环境。在仿真环境在IP验证和SOC验证阶段时，将芯片验证的Code（代码）转换成测试接口10的Code进行Design（设计）的仿真，以得到测试接口10的仿真波形。并且，基于此波形，生成测试对象（系统级芯片20）所需要的测试向量。图2为表示本申请的生成测试向量的示意图。如图2所示，基于UVM（Universal Verification Methodology，通用验证方法学） TestBench（测试平台）100，获得测试对象所需的测试向量。经由UVM TestBench100的测试接口代理（Agent）101向DUT（Design Under Test，被测试模块）102输入激励信号，并对DUT102的输出波形进行校验，将符合预设条件的输出作为测试接口10的仿真波形，并对所得到的仿真波形进行转存（Dump）。之后，对该仿真波形进行转换，以生成基于自动测试设备的系统级芯片20所需要的测试向量。该仿真波形用于与在芯片测试后得到的测试结果进行比对，以判断该芯片是否合格。

在生成测试向量后，由自动测试设备2经由测试接口10向系统级芯片20灌输所生成的测试向量。在测试过程中，将读出的系统级芯片20的状态（既，测试接口10的端口读操作的读数值）与预期的数值进行比较，比判断功能测试是否通过，进而判断一片芯片的测试是否通过或失败。

图3为表示测试接口的端口及功能的示意图。如图3所示，测试接口10的端口及功能，包括：CLK（时钟）、CMD（Command，命令提示符）、DATA（数据）与ACK（应答）。CLK为系统级芯片20提供Test Clock（测试时钟），其宽度（Width）为1bit（比特）（既，CLK为一根管脚），且其方向（Direction）为输入。CMD控制对系统级芯片20执行的各种操作，其宽度为4bit（既，CDM为四根管脚），且其方向为输入。DATA端口用于向系统级芯片20传递写地址、写数据或者是从系统级芯片20接收读数据，其宽度为8bit、或16bit、或32bit（既，DATA为8根、或16根、或32根管脚），且其方向为双向（Bi-Dir）、既输入/输出。DATA端口将地址、写数据、读数据集中在同一个端口上传输，以节约IO（输入输出）数目。

图4为根据本申请的测试接口写访问的时序图。如图4所示，CMD在第一个时钟周期为空闲；在第二个时钟周期开始至第六个时钟周期，输出写和地址相的指令；在第七时钟周期至第十时钟周期，输出数据相的指令；在第十一时钟周期至第十四时钟周期为等待；在第十五时钟周期至第十六时钟周期为空闲。DATA端口在第二个时钟周期开始至第六个时钟周期，写地址；在第七时钟周期至第十时钟周期，写数据。ACK在第一时钟周期至第六时钟周期为1；在第七时钟周期至第十三时钟周期为0；在第十四时钟周期至第十六时钟周期为1。在本实施1中，对在第十一时钟周期至第十四时钟周期为等待的情况进行了说明，但不限于此，也可以等待更长或更短周期的时长。

图5为根据本申请的测试接口读访问的时序图。如图5所示，CMD在第一个时钟周期为空闲；在第二个时钟周期开始至第六个时钟周期，输出读和地址相的指令；在第七时钟周期至第十时钟周期为等待；在第十一时钟周期至第十四时钟周期，输出数据相的指令；在第十五时钟周期至第十六时钟周期为空闲。DATA端口在第二个时钟周期开始至第六个时钟周期，读地址；在第十一时钟周期至第十四时钟周期，写数据。ACK在第一时钟周期至第六时钟周期为1；在第七时钟周期至第九时钟周期为0；在第十时钟周期至第十六时钟周期为1。在本实施1中，对在第七时钟周期至第十时钟周期为等待的情况进行了说明，但不限于此，也可以等待更长或更短周期的时长。

根据本实施例的芯片测试系统，通过通用输入输出管脚连接测试端和被测试端，且并行处理多个测试向量，并复用片内总线进行测试，由此可以提高测试速度（例如，SDR @150M，32-bit， low lantency）。

根据本实施例的芯片测试系统，通过预先设置的硬件设计结构对测试接口进行使能，由此可以沿用现有的接口，以极小的面积代价实现复用片内总线。

根据本实施例的芯片测试系统，通过基于多个测试向量对多个片内资源同时进行测试且并行反馈测试结果，由此可以复用片内总线，并提高测试速度。

根据本实施例的芯片测试系统，通过预先设置的硬件设计结构对测试接口进行禁用，由此保证系统级芯片内原有总线的Security权限在测试完成后不受影响，仍是安全的。

实施例2

（芯片测试方法）

图6为根据本申请的芯片测试方法流程图，下面将参考图6，对本申请的芯片测试方法进行详细描述。

在步骤101，通过JTAG接口对连接自动测试设备（测试端）和系统级芯片（被测试端）的测试接口进行使能，其中，测试接口包括：通过JTAG管脚与系统级芯片连接的JTAG接口和通过通用输入输出管脚与系统级芯片连接的通用输入输出接口。在步骤101中，对用于控制系统级芯片的启动方式的预留的两个管脚进行上电，以使两个管脚处于高电平或低电平的状态，以使系统级芯片进入测试模式；利用JTAG接口控制系统级芯片内的一位寄存器，以使寄存器置位，进而使测试接口被使能。

在步骤102，经由通用输入输出接口同时向系统级芯片发送多组测试向量数据，以对系统级芯片的多个片内资源同时进行测试。在步骤103中，搭建与系统级芯片对应的仿真环境，并将芯片验证代码转换成测试接口的代码进行模块仿真，以得到测试接口的仿真波形，基于仿真波形生成多组测试向量数据；通过通用输入输出接口及系统级芯片的片内总线向系统级芯片的多个片内资源分别传输多组测试向量数据，测试接口具有片内总线的超级权限。

在步骤103，响应多个片内资源的执行结果，并同时经由通用输入输出接口向测试端输出多组测试结果数据，多组测试数据对应于多组测试向量数据。在步骤103中，通过片内总线接收多个片内资源的测试结果数据；通过通用输入输出接口向测试端输出多组测试结果数据。

在本实施例中，在步骤103后还包括：在测试完成后，将在系统级芯片内预先设置有仅支持一次烧录的存储器烧写为1，以禁用所述测试接口。

在本实施例中，用输入输出接口默认为原有的功能，在进行测试时，通用输入输出接口通过多路转换器切换为测试接口的功能。

根据本实施例的芯片测试方法，通过通用输入输出管脚连接测试端和被测试端，且并行处理多个测试向量，并复用片内总线进行测试，由此可以提高测试速度（例如，SDR @150M，32-bit， low lantency）。

根据本实施例的芯片测试方法，通过预先设置的硬件设计结构对测试接口进行使能，由此可以沿用现有的接口，以极小的面积代价实现复用片内总线。

根据本实施例的芯片测试系统，通过基于多个测试向量对多个片内资源同时进行测试且并行反馈测试结果，由此可以复用片内总线，并提高测试速度。

根据本实施例的芯片测试方法，通过预先设置的硬件设计结构对测试接口进行禁用，由此保证系统级芯片内原有总线的Security权限在测试完成后不受影响，仍是安全的。

实施例3

本实施例中，还提供一种计算机可读存储介质，其上存储有计算机指令，当计算机指令运行时执行上述实施例的芯片测试方法的步骤。

本领域普通技术人员可以理解：以上所述仅为本申请的优选实施例而已，并不用于限制本申请，尽管参照前述实施例对本申请进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种芯片测试方法，其包括：

通过对用于启动系统级芯片而预留的多个管脚进行上电，以使所述系统级芯片进入测试模式；

通过JTAG接口使所述系统级芯片内的一位寄存器置位，来对连接测试端和所述系统级芯片的测试接口进行使能，使得与所述测试接口对应的输入输出通过多路转换器切换为测试接口的功能，其中，所述测试接口包括：通过JTAG管脚与所述系统级芯片连接的所述JTAG接口和通过通用输入输出管脚与所述系统级芯片连接的通用输入输出接口，所述测试接口具有对所述系统级芯片的片内总线的超级权限；

经由所述通用输入输出接口且复用所述片内总线来同时向所述系统级芯片发送多组测试向量数据，以对所述系统级芯片的多个片内资源同时进行测试；

响应多个所述片内资源的执行结果，并同时经由所述通用输入输出接口向所述测试端输出多组测试结果数据，所述多组测试结果数据对应于所述多组测试向量数据；

在测试完成后，通过在所述系统级芯片内预先设置有仅支持一次烧录的存储器，来禁用所述测试接口。

2.根据权利要求1所述的芯片测试方法，其中，所述通过对用于启动系统级芯片而预留的多个管脚进行上电，以使所述系统级芯片进入测试模式的步骤，还包括：

对用于控制所述系统级芯片的启动方式的预留的两个管脚进行上电，以使两个所述管脚均处于高电平或低电平的状态，以使所述系统级芯片进入测试模式。

3.根据权利要求2所述的芯片测试方法，其中，所述经由所述通用输入输出接口同时向所述系统级芯片发送多组测试向量数据，以对所述系统级芯片的多个片内资源同时进行测试的步骤，还包括：

搭建与所述系统级芯片对应的仿真环境，并将芯片验证代码转换成所述测试接口的代码进行模块仿真，以得到所述测试接口的仿真波形，基于所述仿真波形生成多组所述测试向量数据；

通过所述通用输入输出接口及所述系统级芯片的片内总线向所述系统级芯片的多个所述片内资源分别传输多组所述测试向量数据。

4.根据权利要求3所述的芯片测试方法，其中，所述响应多个所述片内资源的执行结果，并同时经由所述通用输入输出接口向所述测试端输出多组测试结果数据，所述多组测试结果数据对应于所述多组测试向量数据的步骤，还包括：

通过所述片内总线接收多个所述片内资源的测试结果数据；

通过所述通用输入输出接口向所述测试端输出多组所述测试结果数据。

5.根据权利要求2至4中任一项所述的芯片测试方法，其中，所述在测试完成后，通过在所述系统级芯片内预先设置有仅支持一次烧录的存储器，来禁用所述测试接口的步骤，还包括：

在测试完成后，将在所述系统级芯片内预先设置有仅支持一次烧录的存储器烧写为1，以禁用所述测试接口。

6.根据权利要求1所述的芯片测试方法，其中，所述通用输入输出接口默认为原有的功能，在进行测试时，所述通用输入输出接口通过多路转换器切换为测试接口的功能。

7.一种芯片测试系统，其包括：

测试接口，其包括通过JTAG管脚与被测试端连接的JTAG接口和通过通用输入输出管脚与所述被测试端连接的通用输入输出接口，所述JTAG接口连接所述被测试端与测试端，所述测试接口具有对系统级芯片的片内总线的超级权限；以及

系统级芯片，其为所述被测试端，所述系统级芯片包括预留的多个管脚、一位寄存器、多个片内资源和片内总线；所述预留的多个管脚用于启动系统级芯片，对所述预留的多个管脚进行上电，以使所述系统级芯片进入测试模式；所述JTAG接口使所述一位寄存器置位，来对所述测试接口进行使能，使得与所述测试接口对应的输入输出通过多路转换器切换为测试接口的功能；经由所述通用输入输出接口且通过复用所述片内总线将用于测试的多组测试向量传输至所述片内资源，由多个所述片内资源同时执行测试并响应执行结果，并由多个所述片内资源通过所述通用输入输出接口向所述测试端输出与所述多组测试向量对应的多组测试结果数据；

所述系统级芯片内预先设置有仅支持一次烧录的存储器，在测试完成后，通过所述存储器使所述测试接口禁用。

8.根据权利要求7所述的芯片测试系统，其中，所述系统级芯片具有控制启动方式的预留的两个管脚，所述两个管脚被上电而均处于高电平或低电平的状态，以使所述系统级芯片进入测试模式。

9.根据权利要求7所述的芯片测试系统，其中，所述系统级芯片内预先设置有仅支持一次烧录的存储器，在测试完成后，所述存储器从0烧写为1，以使所述测试接口禁用。

10.一种计算机可读存储介质，其特征在于，其上存储有计算机指令，当计算机指令运行时执行权利要求1至6中任一项所述的芯片测试方法的步骤。

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