WO2011001462A1 - 試験装置 - Google Patents

試験装置 Download PDF

Info

Publication number
WO2011001462A1
WO2011001462A1 PCT/JP2009/002995 JP2009002995W WO2011001462A1 WO 2011001462 A1 WO2011001462 A1 WO 2011001462A1 JP 2009002995 W JP2009002995 W JP 2009002995W WO 2011001462 A1 WO2011001462 A1 WO 2011001462A1
Authority
WO
WIPO (PCT)
Prior art keywords
test
control unit
function
module
signal input
Prior art date
Application number
PCT/JP2009/002995
Other languages
English (en)
French (fr)
Inventor
山下浩永
増田則之
川崎邦彦
Original Assignee
株式会社アドバンテスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社アドバンテスト filed Critical 株式会社アドバンテスト
Priority to KR1020107013216A priority Critical patent/KR101239658B1/ko
Priority to JP2010522530A priority patent/JPWO2011001462A1/ja
Priority to PCT/JP2009/002995 priority patent/WO2011001462A1/ja
Priority to US12/824,108 priority patent/US20110015890A1/en
Publication of WO2011001462A1 publication Critical patent/WO2011001462A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31907—Modular tester, e.g. controlling and coordinating instruments in a bus based architecture
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor

Definitions

  • the present invention relates to a test apparatus.
  • test apparatuses for testing devices under test such as analog circuits, digital circuits, memories, and system-on-chip (SOC) are known.
  • a computer such as a workstation controls a series of test operations such as setting of the test apparatus and a function test, and realizes an interface with the user.
  • a control device using a computer or the like is required to set appropriate values for many registers of the test apparatus main body and to give instructions at various timings in the test operation. Therefore, it is desired that the test apparatus efficiently perform these operations between the control device and the test apparatus main body.
  • a test apparatus for testing a device under test comprising: a test module for inputting / outputting a signal to / from the device under test; and a device under test.
  • a tester control unit that executes a test program for testing and instructs the test module to execute a function specified by the test program among a plurality of functions of the test module, and the test module includes a device under test.
  • a signal input / output unit for inputting / outputting signals to / from the module, a module control unit for executing a function program corresponding to a function specified by the test program and accessing at least one of a register and a memory in the signal input / output unit; ,
  • a test apparatus is provided.
  • FIG. 1 shows a configuration of a test apparatus 100 according to the present embodiment, together with a device under test 10.
  • the schematic contents of the control processing of the test apparatus 100 according to the present embodiment are shown relatively with the time axis as the horizontal axis.
  • the outline of the functional processing of the test apparatus 100 according to the present embodiment is relatively shown with the time axis as the vertical axis.
  • movement flow of the test apparatus 100 which concerns on this embodiment is shown.
  • FIG. 1 shows a configuration of a test apparatus 100 according to this embodiment together with a device under test 10.
  • the test apparatus 100 tests a device under test 10 such as an analog circuit, a digital circuit, a memory, and a system on chip (SOC).
  • the test apparatus 100 inputs a test signal based on a test pattern for testing the device under test 10 to the device under test 10 and based on an output signal output from the device under test 10 according to the test signal. 10 pass / fail is determined.
  • the test apparatus 100 improves the throughput of the device test with efficient transfer timing and transfer using an appropriate bus for control signals and data signals transmitted and received between the control apparatus and the test apparatus main body.
  • the test apparatus 100 includes a tester control unit 110, a test module 120, and a hub 130.
  • the tester control unit 110 executes a test program for testing the device under test 10 and instructs the test module 120 to execute a function specified by the test program among a plurality of functions of the test module 120.
  • the tester control unit 110 is connected to the hub 130 via at least one general-purpose or dedicated high-speed serial bus.
  • a general-purpose high-speed serial bus for example, Ethernet (registered trademark), USB, SerialSRapidIO, or the like can be used.
  • the tester control unit 110 instructs the test module 120 to execute the function specified by the test program by burst transfer including a plurality of words.
  • the tester control unit 110 may use DMA (Direct Memory Access) transfer, packet transfer, or the like suitable for the purpose of transferring a large amount of data such as a test pattern, a test result fail address, and fail data as burst transfer.
  • DMA Direct Memory Access
  • the test module 120 inputs and outputs signals to and from the device under test 10.
  • the test module 120 has a plurality of functions such as condition setting, test signal output, and reception of a response signal from the device under test 10 for the purpose of testing the device under test 10.
  • the test module 120 includes a signal input / output unit 140 and a module control unit 150.
  • the signal input / output unit 140 inputs / outputs a signal to / from the device under test 10.
  • the signal input / output unit 140 transmits a test signal based on a test pattern for testing the device under test 10 to the device under test 10, and outputs an output signal output from the device under test 10 according to the test signal as an expected value. Compare.
  • the signal input / output unit 140 includes a register and a memory that holds data to be input / output.
  • the register of the signal input / output unit 140 is used for calculation for setting set values such as an operation mode, a timing delay amount, a current, and a voltage, and holding an execution state.
  • the memory of the signal input / output unit 140 stores test patterns, expected value data, fail data, log data, module states, and the like.
  • the module control unit 150 executes a function program corresponding to the function specified by the test program, and accesses at least one of the register and the memory in the signal input / output unit 140.
  • the module control unit 150 may access word units in order to individually set the registers in the signal input / output unit 140.
  • the word unit transfer includes, for example, PIO (Programmed Input / Output) transfer for inputting / outputting data using an I / O port of the CPU itself.
  • Module control unit 150 includes a function program storage unit 160, a function program execution unit 170, and a function program writing unit 180.
  • the function program storage unit 160 stores a plurality of function programs corresponding to a plurality of functions.
  • the function program stored in the function program storage unit 160 includes, as an example, condition setting according to a test for at least one register and / or memory possessed by the test module 120, test signal output, and response signal from the device under test 10. Including a program for executing a plurality of functions such as reception of a message.
  • the function program execution unit 170 reads out the function program corresponding to the function designated from the tester control unit 110 from the function program storage unit 160 and executes it.
  • the function program execution unit 170 transfers at least one or more instructions described in the read function program to, for example, a register and memory in the signal input / output unit 140 in units of words and sequentially executes them.
  • the function program writing unit 180 receives the function program code from the tester control unit 110 and writes it to the function program storage unit 160 prior to the test.
  • the function program writing unit 180 desirably receives the function program from the tester control unit 110 by burst transfer, and it is desirable that the function program can be rewritten.
  • the hub 130 connects a plurality of tester control units 110 and / or a plurality of test modules 120 to each other with cables, and relays respective transmission signals.
  • the hub 130 is preferably connected to each of the plurality of tester control units 110 and / or the plurality of test modules 120 via a general-purpose or dedicated high-speed serial bus.
  • FIG. 2 shows the outline of the control processing of the test apparatus 100 according to the present embodiment relatively with the time axis as the horizontal axis. It is desirable that the control processing of the test apparatus 100 is mainly divided into control by the tester control unit 110 and control by the module control unit 150.
  • the tester control unit 110 instructs the at least one or more test modules 120 to execute the function specified by the test program.
  • the tester control unit 110 transmits the function ID assigned to each function, the parameters used to execute the function, the test pattern, and the like to the intended test module 120 by burst transfer.
  • the tester control unit 110 may transmit a plurality of packets including a plurality of words. In the example in the figure, this corresponds to the control processing indicated as “preprocessing”. Further, the tester control unit 110 receives data of the measurement result from the intended test module 120 by burst transfer. In the example in the figure, this corresponds to the control process indicated as “post-processing”.
  • Each module control unit 150 included in the plurality of test modules 120 executes a specified function. For example, the module control unit 150 calls a function program based on the function ID, and changes the operation and the setting value using the designated parameter. The module control unit 150 can execute a function program corresponding to the designated function using machine word access in units of one word for the signal input / output unit 140.
  • the module control unit 150 executes the operations indicated as “condition setting”, “measurement start”, “waiting for end”, and “result acquisition” in the example in the figure by the function program.
  • the control process from the tester control unit 110 to the test module 120 can be executed by burst transfer with reduced transfer in units of words, and the control process executed in the test module 120 can be executed by data transfer in units of words.
  • FIG. 3 shows the outline of the functional processing of the test apparatus 100 according to the present embodiment relative to the time axis as the vertical axis.
  • the tester control unit 110 sequentially instructs the module control unit 150 to execute the plurality of functions, and the module control unit 150 sequentially executes the function programs based on the instructed functions. It may be executed.
  • the test apparatus 100 shows an example in which the function A, the function B, and the function C are sequentially processed.
  • the tester control unit 110 transfers the types of two or more functions to be executed to the module control unit 150 and the parameters of the two or more functions to the module control unit 150 by one burst transfer. You may send it.
  • the module control unit 150 may sequentially execute function programs corresponding to a plurality of functions included in the burst transfer.
  • the module control unit 150 may execute a plurality of function programs in parallel.
  • the module control unit 150 responds to the signal input / output unit 140 in two or more function programs corresponding to two or more functions in response to the execution of two or more functions specified by the tester control unit 110. It is desirable that the setting part for performing the setting is executed in parallel, and the operation part for inputting / outputting signals between the signal input / output unit 140 and the device under test 10 is sequentially executed.
  • the module control unit 150 may execute, in parallel, a routine whose execution order is determined and a routine whose execution order is specified among the function programs.
  • the signal input / output unit 140 may have operations that cannot be performed in parallel. For example, real-time operations such as routines that require a response within a predetermined time are difficult to execute in parallel with other operations. Therefore, the module control unit 150 sequentially processes operations that cannot be executed in parallel, which are indicated by diagonal lines in the drawing.
  • the module control unit 150 has a portion in which processing that cannot be executed in parallel for the functions A and B exists in time. Are processed sequentially.
  • the module control unit 150 reads out the function programs for the functions A to C, and processes the functions A to C in parallel for the portions that can be executed in parallel.
  • module control unit 150 selects function A and sequentially processes it.
  • the module control unit 150 follows that if described in the test program, and in the order in which the function programs are read if not described. Alternatively, the priority order may be registered in advance and selected according to the registered order. Further, when the function C can be processed in parallel with the function A, the module control unit 150 may execute the function A and the function C at the same time.
  • the module control unit 150 After the sequential processing of the function A is completed, the module control unit 150 confirms whether the parallel processing of the functions A to C can be performed, and then restarts the parallel processing. The module control unit 150 appropriately switches between parallel processing and sequential processing until the processing of all function programs is completed, and improves the overall processing speed of a plurality of functions of the test module 120 to be executed.
  • FIG. 4 shows an operation flow of the test apparatus 100 according to the present embodiment.
  • the test apparatus 100 repeats steps S400 to S450, which are loops for the test in the drawing, and sequentially processes a test program corresponding to the test.
  • the tester control unit 110 instructs the module control unit 150 in the test module 120 to execute at least one or a plurality of functions specified by the test program by burst transfer including a plurality of words (S410).
  • the tester control unit 110 transmits the types of two or more functions to be executed to the module control unit 150 and the parameters of the two or more functions to the module control unit 150 by one burst transfer. Also good.
  • the module control unit 150 executes all the function programs corresponding to the two or more functions in parallel with the signal input / output unit 140. It is determined whether it can be executed (S420). As an example, the module control unit 150 may determine the number of programs that include operations that cannot be executed in parallel among all the function programs.
  • the module control unit 150 determines that all the programs can be executed in parallel and proceeds to step S430.
  • the module control unit 150 proceeds to step S430 since there is no processing to be executed in parallel.
  • the module control unit 150 causes the signal input / output unit 140 to execute all function programs in parallel (S430).
  • the module control unit 150 may transfer the control signal supplied to the signal input / output unit 140 in units of words.
  • step S460 the module control unit 150 repeats the processing from step S460 to step S480, which is a loop for the function program.
  • the module control unit 150 executes in parallel the parts that can be executed in parallel from the top of all the function programs (S460). For example, the module control unit 150 executes in parallel a routine for setting parameters, checking a set value, or a routine for which the execution order is determined and / or a routine for which the execution order is specified.
  • the module control unit 150 sequentially executes the portions of the function program that cannot be executed in parallel (S470). For example, when executing the function of waiting for a response of the device under test 10 or the function of testing the device under test 10 by locking the module control unit 150, the module control unit 150 acquires the exclusive right of the program and sequentially executes it.
  • the module control unit 150 confirms that a portion that cannot be executed in parallel in each function to be executed first has been executed at the beginning of the portion that cannot be executed in parallel. After confirming that the part to be executed first has been executed, the module control unit 150 executes the next part that cannot be executed in parallel. The module control unit 150 continues the sequential execution until the portion where the parallel execution is impossible is finished.
  • the module control unit 150 returns to step S460 and switches to parallel execution (S480). In this way, the module control unit 150 appropriately switches between parallel execution and sequential execution, and executes the designated function program. When all the function programs to be executed are completed, the module control unit 150 proceeds to step S440 (S480).
  • the module control unit 150 acquires the output signal output from the device under test 10 according to the test signal as a result of executing the function program from the signal input / output unit 140 in units of words as necessary (S440). Instead, the module control unit 150 may acquire word units as necessary from the signal input / output unit 140 in step S430 or steps S460 and S470 in which the function program is being executed.
  • the module control unit 150 performs burst transfer of the output signal of the device under test 10 to the tester control unit 110.
  • the module control unit 150 may perform burst transfer within the loop of the test program from Steps S400 to S450, or instead, may perform burst transfer of all data after all tests are completed. .
  • the test module 120 repeats the loop from step S400 to step S450, and sequentially executes the designated functions until the test program ends.
  • the test apparatus 100 ends the test in response to the end of the test program, and displays and / or records a test result based on at least one measurement result received by the tester control unit 110 by burst transfer.
  • the test apparatus 100 transmits and receives between the tester control unit 110 and the module control unit 150 by burst transfer, and the module control unit 150 and the signal input / output unit 140.
  • the transmission / reception can be performed in units of words and the test can be executed. Therefore, in transmission / reception between the tester control unit 110 and the module control unit 150, an increase in latency due to the transfer of a small amount of data can be prevented, and the test apparatus 100 can perform high-speed transfer using a general-purpose high-speed serial bus. Performance can be used effectively.
  • the test apparatus 100 can effectively transmit and receive data between the module control unit 150 and the signal input / output unit 140 using a low-latency parallel bus that does not generate parallel / serial conversion and encoding overhead. Can do.
  • the test apparatus 100 can separate the physical distance between the tester control unit 110 and the module control unit 150 by using a general-purpose high-speed serial bus, the module control unit 150 is input with a signal. It can be mounted in the immediate vicinity of the output unit 140. That is, the test apparatus 100 can make the clock of the parallel bus between the module control unit 150 and the signal input / output unit 140 faster. As described above, the test apparatus 100 transmits and receives a large amount of data using a general-purpose high-speed serial bus suitable for transmission and reception of a large amount of data, and uses a parallel bus suitable for transmission and reception of data in units of words. By transmitting and receiving data, the throughput of device testing can be improved.
  • the test apparatus 100 when executing the function of the test module 120, the test apparatus 100 can divide the operation that can be executed in parallel with the operation that cannot be executed in time and can execute the operation by appropriately switching between parallel processing and sequential processing. Thereby, the test apparatus 100 can improve the throughput of device measurement.
  • one tester control unit 110 and two test modules 120 are provided in the test apparatus 100, respectively, and one device under test 10 is tested as an example.
  • the plurality of test modules 120 may independently test the plurality of devices under test 10, and / or the plurality of test modules 120 may test one device under test 10. .
  • test modules 120 when a plurality of test modules 120 each perform a test in parallel, at least two or more test modules 120 may perform the test while synchronizing them.
  • the function program execution units 170 in the plurality of test modules 120 may exchange information via the hub 130.
  • the plurality of test modules 120 can directly communicate without passing through the tester control unit 110, and can execute a synchronous operation with high accuracy.
  • At least two or more function program execution units 170 may separately provide a synchronization network for synchronization. Thereby, since the plurality of test modules 120 can directly transmit and receive the synchronization signal, the synchronization operation can be executed with higher accuracy.
  • the module control unit 150 has been described as an example of executing the function program and accessing the signal input / output unit 140. Therefore, prior to setting or operating the signal input / output unit 140 according to the function program, the module control unit 150 reads the state of the signal input / output unit 140 and the signal input / output unit 140 sets the setting. It may be confirmed whether it is in a state where it can be accepted or the operation can be started. When the signal input / output unit 140 is in a state where it cannot accept the setting for the device under test 10, the test apparatus 100 executes the setting for the device under test 10 after waiting until the signal can be accepted.
  • the power function can be executed in an operable state at all times, and a stable operation can be performed.

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

　被試験デバイスを試験する試験装置であって、被試験デバイスとの間で信号を入出力する試験モジュールと、被試験デバイスを試験するための試験プログラムを実行して、試験モジュールが有する複数の機能のうち試験プログラムにより指定された機能の実行を試験モジュールに指示するテスタ制御部と、を備え、試験モジュールは、被試験デバイスとの間で信号を入出力する信号入出力部と、試験プログラムにより指定された機能に応じた機能プログラムを実行して、信号入出力部内のレジスタおよびメモリの少なくとも一方をアクセスするモジュール制御部と、を有する試験装置を提供する。

Description

試験装置
　本発明は、試験装置に関する。
　従来、アナログ回路、デジタル回路、メモリ、およびシステム・オン・チップ（ＳＯＣ）等の被試験デバイスを試験する試験装置が知られている。
国際公開第２００７／０１８０２０号パンフレット
　ところで、このような試験装置において、ワークステーション等のコンピュータは、試験装置の設定および機能試験等の一連の試験動作等を制御するとともに、ユーザとのインターフェースを実現する。こうしたコンピュータ等による制御装置は、試験装置本体の多くのレジスタに対して適切な値をセットすることと、試験動作において様々なタイミングで指示を与えることが求められる。したがって試験装置は、制御装置と試験装置本体との間で、これらを効率良く行うことが望まれる。
　上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスとの間で信号を入出力する試験モジュールと、被試験デバイスを試験するための試験プログラムを実行して、試験モジュールが有する複数の機能のうち試験プログラムにより指定された機能の実行を試験モジュールに指示するテスタ制御部と、を備え、試験モジュールは、被試験デバイスとの間で信号を入出力する信号入出力部と、試験プログラムにより指定された機能に応じた機能プログラムを実行して、信号入出力部内のレジスタおよびメモリの少なくとも一方をアクセスするモジュール制御部と、を有する試験装置を提供する。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る試験装置１００の構成を、被試験デバイス１０とともに示す。 本実施形態に係る試験装置１００の制御処理の概略内容を、時間軸を横軸にして相対的に示す。 本実施形態に係る試験装置１００の機能処理の概略内容を、時間軸を縦軸にして相対的に示す。 本実施形態に係る試験装置１００の動作フローを示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本実施形態に係る試験装置１００の構成を、被試験デバイス１０とともに示す。試験装置１００は、アナログ回路、デジタル回路、メモリ、およびシステム・オン・チップ（ＳＯＣ）等の被試験デバイス１０を試験する。試験装置１００は、被試験デバイス１０を試験するための試験パターンに基づく試験信号を被試験デバイス１０に入力して、試験信号に応じて被試験デバイス１０が出力する出力信号に基づいて被試験デバイス１０の良否を判定する。
　試験装置１００は、制御装置と試験装置本体との間で送受信される制御信号およびデータ信号等について、効率の良い転送タイミングおよび適切なバスによる転送で、デバイス試験のスループットを向上させる。試験装置１００は、テスタ制御部１１０と、試験モジュール１２０と、ハブ１３０とを備える。
　テスタ制御部１１０は、被試験デバイス１０を試験するための試験プログラムを実行して、試験モジュール１２０が有する複数の機能のうち試験プログラムにより指定された機能の実行を試験モジュール１２０に指示する。テスタ制御部１１０は、少なくとも１つ以上の汎用のまたは専用の高速シリアルバス等を介してハブ１３０に接続される。汎用の高速シリアルバスとしては、一例として、Ethernet（登録商標）、ＵＳＢ、Serial RapidIO等を用いることができる。
　テスタ制御部１１０は、試験プログラムにより指定された機能の実行を、複数のワードを含むバースト転送で試験モジュール１２０に指示することが望ましい。テスタ制御部１１０は、バースト転送として、テストパターン、試験結果のフェイルアドレス、フェイルデータといった大量のデータを転送する目的に適した、ＤＭＡ（Direct Memory Access）転送、パケット転送等を用いてよい。
　試験モジュール１２０は、被試験デバイス１０との間で信号を入出力する。試験モジュール１２０は、被試験デバイス１０を試験する目的で、条件設定、試験信号出力、被試験デバイス１０からの応答信号の受信等といった複数の機能を持つ。試験モジュール１２０は、信号入出力部１４０と、モジュール制御部１５０とを有する。
　信号入出力部１４０は、被試験デバイス１０との間で信号を入出力する。信号入出力部１４０は、被試験デバイス１０を試験するための試験パターンに基づく試験信号を被試験デバイス１０に送信して、試験信号に応じて被試験デバイス１０が出力する出力信号を期待値と比較する。信号入出力部１４０は、レジスタと、入出力するデータを保持するメモリを含む。
　信号入出力部１４０のレジスタは、動作モード、タイミング遅延量、電流、および電圧等の設定値を設定するための演算および実行状態の保持に用いられる。信号入出力部１４０のメモリは、試験パターン、期待値データ、フェイルデータ、ログデータ、およびモジュールの状態等を記憶する。
　モジュール制御部１５０は、試験プログラムにより指定された機能に応じた機能プログラムを実行して、信号入出力部１４０内のレジスタおよびメモリの少なくとも一方をアクセスする。モジュール制御部１５０は、信号入出力部１４０内のレジスタを個別に設定すべく、ワード単位でアクセスしてよい。ワード単位の転送は、例えばＣＰＵ自身のＩ／Ｏポートを利用してデータを入出力するＰＩＯ（Programmed Input / Output）転送等を含む。モジュール制御部１５０は、機能プログラム記憶部１６０と、機能プログラム実行部１７０と、機能プログラム書込部１８０とを含む。
　機能プログラム記憶部１６０は、複数の機能に応じた複数の機能プログラムを記憶する。機能プログラム記憶部１６０が記憶する機能プログラムは、一例として試験モジュール１２０が持つ、少なくとも１つ以上のレジスタおよび／またはメモリに対する試験に応じた条件設定、試験信号出力、被試験デバイス１０からの応答信号の受信等といった複数の機能を実行させるプログラムを含む。
　機能プログラム実行部１７０は、テスタ制御部１１０から指定された機能に応じた機能プログラムを機能プログラム記憶部１６０から読み出して実行する。機能プログラム実行部１７０は、読み出した機能プログラムに記述された少なくとも１つ以上の命令を、例えば信号入出力部１４０の内のレジスタおよびメモリにワード単位で転送して順次実行する。
　機能プログラム書込部１８０は、試験に先立って、テスタ制御部１１０から機能プログラムのコードを受信して、機能プログラム記憶部１６０に書き込む。ここで機能プログラム書込部１８０は、テスタ制御部１１０から機能プログラムをバースト転送により受け取ることが望ましく、これより機能プログラムが書き換えできることが望ましい。
　ハブ１３０は、複数のテスタ制御部１１０および／または複数の試験モジュール１２０を互いにケーブルで接続して、それぞれの伝送信号を中継する。ハブ１３０は、複数のテスタ制御部１１０および／または複数の試験モジュール１２０のそれぞれと、汎用もしくは専用の高速シリアルバスで接続されることが望ましい。
　図２は、本実施形態に係る試験装置１００の制御処理の概要を、時間軸を横軸にして相対的に示す。試験装置１００の制御処理は、主にテスタ制御部１１０による制御と、モジュール制御部１５０による制御に分割されることが望ましい。テスタ制御部１１０は、少なくとも１つ以上の試験モジュール１２０に対して、試験プログラムにより指定された機能の実行を指示する。
　例えばテスタ制御部１１０は、意図した試験モジュール１２０に対して、それぞれの機能に割り当てられた機能ＩＤと、機能の実行に用いるパラメータ、および試験パターン等をバースト転送により送信する。これに代えて、テスタ制御部１１０は、複数ワードを含む複数のパケット送信により送信してもよい。図中の例では、「前処理」として示した制御処理に相当する。またテスタ制御部１１０は、意図した試験モジュール１２０からの測定結果のデータをバースト転送により受信する。図中の例では、「後処理」として示した制御処理に相当する。
　複数の試験モジュール１２０に有するそれぞれのモジュール制御部１５０は、それぞれ指定された機能を実行する。例えば、モジュール制御部１５０は、機能ＩＤを基に機能プログラムを呼び出して、指定されたパラメータを用いて動作および設定値を変える。モジュール制御部１５０は、指定された機能に応じた機能プログラムを信号入出力部１４０に対して１ワード単位のマシンワードアクセスを用いて実行しうる。
　一例として、モジュール制御部１５０は、図中の例において、「条件設定」、「測定開始」、「終了待ち」、および「結果取得」と示した動作を、機能プログラムによって実行する。以上より、テスタ制御部１１０から試験モジュール１２０への制御処理はワード単位の転送を減らしたバースト転送で実行でき、試験モジュール１２０内部で実行される制御処理はワード単位のデータ転送で実行できる。
　図３は、本実施形態に係る試験装置１００の機能処理の概要を、時間軸を縦軸にして相対的に示す。試験プログラムにより指定された機能が複数ある場合、テスタ制御部１１０は複数の機能の実行をモジュール制御部１５０に順次指示して、モジュール制御部１５０は、指示された機能に基づく機能プログラムを逐次的に実行してもよい。図中において、試験装置１００は、機能Ａと、機能Ｂと、および機能Ｃとを、逐次処理する例を示した。
　これに代えて、テスタ制御部１１０は、モジュール制御部１５０に対して実行すべき２以上の機能のそれぞれの種類および２以上の機能のそれぞれのパラメータを一のバースト転送によりモジュール制御部１５０へと送信してもよい。モジュール制御部１５０は、バースト転送に含まれる複数の機能に応じた機能プログラムを、逐次的に実行してもよい。
　また、これに代えてモジュール制御部１５０は、複数の機能プログラムを並行して実行してもよい。この場合、モジュール制御部１５０は、テスタ制御部１１０から２以上の機能の実行を指定されたことに応じて、２以上の機能に対応する２以上の機能プログラムにおける、信号入出力部１４０に対して設定を行う設定部分を並行して実行し、信号入出力部１４０と被試験デバイス１０との間で信号を入出力する動作部分を逐次実行することが望ましい。モジュール制御部１５０は、機能プログラムのうち、実行順序が決まっているルーチンおよび実行順序に指定があるルーチン等を並行して実行してよい。
　信号入出力部１４０は、被試験デバイス１０との間で信号を入出力する動作においては、並行して行えない動作がありうる。例えば、所定時間以内のレスポンスが求められるルーチンといったリアルタイム性のある動作は、他の動作と並行して実行することは困難である。したがって、図中で一例として斜線で示した並行して実行できない動作については、モジュール制御部１５０は、逐次処理をする。
　例えば、モジュール制御部１５０は、図中の機能Ａ～Ｃを並行処理させる例の場合、機能Ａおよび機能Ｂについては並行に実行できない処理が時間的に重なる部分が存在するので、重なっている動作を逐次処理する。モジュール制御部１５０は、機能Ａ～Ｃの機能プログラムをそれぞれ読み出して、並行に実行できる部分について機能Ａ～Ｃを並行に処理する。次に、並行に実行できない部分である機能Ａおよび機能Ｂを実行する段階で、モジュール制御部１５０は、機能Ａを選択して逐次的に処理する。
　ここでモジュール制御部１５０は、並行に実行できない機能のうち、先に実行する機能を選択する方法として、試験プログラムに記述されていればそれに従い、記述されていなければ機能プログラムを読み出した順番にしてもよく、またこれに代えて、予め優先順位を登録して、登録した順番に従って選択しても良い。また、機能Ｃの処理が機能Ａと並行処理できる場合、モジュール制御部１５０は、機能Ａおよび機能Ｃを同時に実行してよい。
　機能Ａの逐次処理が終了した後に、モジュール制御部１５０は、機能Ａ～Ｃの並行処理ができるかどうかを確認してから並行処理を再開させる。モジュール制御部１５０は、全ての機能プログラムの処理が終了するまで、並行処理と逐次処理を適切に切り換えて実行させ、実行すべき試験モジュール１２０の複数の機能の総合的な処理速度を向上させる。
　図４は、本実施形態に係る試験装置１００の動作フローを示す。試験装置１００は、図中の試験についてのループであるステップＳ４００からステップＳ４５０をそれぞれ繰り返して、試験に応じた試験プログラムを逐次的に処理する。
　テスタ制御部１１０は、試験プログラムにより指定された少なくとも１または複数の機能の実行を、複数のワードを含むバースト転送で試験モジュール１２０内のモジュール制御部１５０に指示する（Ｓ４１０）。ここでテスタ制御部１１０は、モジュール制御部１５０に対して実行すべき２以上の機能のそれぞれの種類および２以上の機能のそれぞれのパラメータを一のバースト転送によりモジュール制御部１５０へと送信してもよい。
　モジュール制御部１５０は、テスタ制御部１１０から少なくとも２以上の機能の実行を指定されたことに応じて、２以上の機能に対応する全ての機能プログラムが、信号入出力部１４０に対して並行に実行できるかどうかを判断する（Ｓ４２０）。一例として、モジュール制御部１５０は、全ての機能プログラムのうち、並行して実行できない動作が含まれるプログラムの数で判断して良い。
　例えば、モジュール制御部１５０は、並行して実行できない動作が含まれるプログラムが１つ以下の場合は、全てのプログラムが並行実行できると判断してステップＳ４３０に進む。ここで、モジュール制御部１５０は、テスタ制御部１１０から１つの機能の実行を指定された場合、並行に実行する処理がないのでこの場合もステップＳ４３０に進む。モジュール制御部１５０は、信号入出力部１４０に対して全ての機能プログラムを並行して実行させる（Ｓ４３０）。ここでモジュール制御部１５０は、信号入出力部１４０に供給する制御信号はワード単位で転送してよい。
　モジュール制御部１５０は、指定された機能プログラムが並行実行できない場合、機能プログラムについてのループであるステップＳ４６０からステップＳ４８０の処理を繰り返す。モジュール制御部１５０は、全ての機能プログラムについて、先頭から並行に実行が可能な部分を並行実行する（Ｓ４６０）。例えば、モジュール制御部１５０は、パラメータの設定であったり、設定値の確認であったり、実行順序が決まっているルーチンおよび／または実行順序に指定があるルーチンについて並行実行する。
　次に、モジュール制御部１５０は、並行実行できない機能プログラムの部分について、逐次実行する（Ｓ４７０）。例えば、モジュール制御部１５０は、被試験デバイス１０の応答待ちの機能、あるいは被試験デバイス１０にロックをかけて試験する機能等を実行する場合、当該プログラムの排他権を取って逐次実行する。
　次に、モジュール制御部１５０は、並行実行できない部分の先頭において、先に実行すべき各機能における並行実行できない箇所が実行済みであることを確認する。モジュール制御部１５０は、先に実行すべき箇所が実行済みであることを確認した後に、次の並行実行できない箇所を実行する。モジュール制御部１５０は、並行実行できない箇所が実行終了するまで、逐次実行を続ける。
　モジュール制御部１５０は、指定された機能プログラムの実行が終了していなければ、ステップＳ４６０に戻り、並行実行に切り換える（Ｓ４８０）。こうしてモジュール制御部１５０は、並行実行と逐次実行を適切に切り換えて、指定された機能プログラムを実行する。モジュール制御部１５０は、実行すべき機能プログラムが全て終了した場合、ステップＳ４４０に移行する（Ｓ４８０）。
　モジュール制御部１５０は、試験信号に応じて被試験デバイス１０が出力する出力信号を、機能プログラムの実行結果として、信号入出力部１４０より必要によりワード単位で取得する（Ｓ４４０）。これに代えて、モジュール制御部１５０は、機能プログラムを実行中であるステップＳ４３０もしくはステップＳ４６０およびＳ４７０において、信号入出力部１４０より必要によりワード単位で取得してもよい。モジュール制御部１５０は、被試験デバイス１０の出力信号をテスタ制御部１１０にバースト転送する。ここでモジュール制御部１５０は、ステップＳ４００からＳ４５０の試験プログラムのループ内においてバースト転送してもよく、これに代えて全ての試験が終了してから全てのデータをまとめてバースト転送してもよい。
　試験モジュール１２０は、ステップＳ４００からステップＳ４５０のループを繰り返して、試験プログラムが終了するまで指定された機能を順次実行させる。試験装置１００は、試験プログラムが終了したことに応じて試験を終了させ、テスタ制御部１１０がバースト転送で受け取った少なくとも１つ以上の測定結果に基づく試験結果を表示および／または記録する。
　以上の本実施形態に係る試験装置１００の動作によれば、試験装置１００は、テスタ制御部１１０とモジュール制御部１５０との間の送受信はバースト転送で、モジュール制御部１５０と信号入出力部１４０との間の送受信はワード単位の転送で、試験を実行することができる。したがって、テスタ制御部１１０とモジュール制御部１５０との間の送受信には、少量データの転送によるレイテンシーの増加を防ぐことができ、試験装置１００は、汎用の高速シリアルバスを用いて、高速転送の性能を効果的に利用できる。また、試験装置１００は、モジュール制御部１５０と信号入出力部１４０との間の送受信を、パラレル・シリアル変換および符号化のオーバーヘッドを発生させない、低レイテンシーのパラレルバスで効果的にデータ転送することができる。
　また、試験装置１００は、テスタ制御部１１０とモジュール制御部１５０との間を汎用の高速シリアルバスを用いることで、両者の物理的な距離を離すことができるので、モジュール制御部１５０を信号入出力部１４０の直近に実装させることができる。即ち、試験装置１００は、モジュール制御部１５０と信号入出力部１４０との間のパラレルバスのクロックをより高速にすることができる。以上により試験装置１００は、試験実行において、大量データの送受信に適した汎用の高速シリアルバスを用いて大量データを送受信して、ワード単位のデータの送受信に適したパラレルバスを用いてワード単位のデータを送受信することで、デバイス試験のスループットを向上させることができる。
　また、試験装置１００は、試験モジュール１２０の機能を実行する場合に、時間的に並行に実行できる動作とできない動作を分け、並行処理と逐次処理とを適切に切り換えて実行させることができる。これにより、試験装置１００は、デバイス測定のスループットを向上させることができる。
　以上の本実施形態に係る試験装置１００において、１つのテスタ制御部１１０および２つの試験モジュール１２０がそれぞれ試験装置１００内に備わって、１つの被試験デバイス１０について試験することを例として説明した。しかしながら試験装置１００は、複数の試験モジュール１２０がそれぞれ複数の被試験デバイス１０を独立に試験してもよく、および／または、複数の試験モジュール１２０で１つの被試験デバイス１０を試験してもよい。
　また、複数の試験モジュール１２０がそれぞれ並列に試験を実行する場合、少なくとも２つ以上の試験モジュール１２０は、同期を取りながら試験を実行してもよい。例えば、複数の試験モジュール１２０内のそれぞれの機能プログラム実行部１７０は、ハブ１３０を介して情報交換してよい。これにより、複数の試験モジュール１２０は、テスタ制御部１１０の経由を省いて直接通信でき、精度良く同期動作を実行できる。
　また、少なくとも２つ以上の試験モジュール１２０が同期を取りながら試験を実行する場合、少なくとも２つ以上の機能プログラム実行部１７０は、同期用の同期ネットワークを別に設けてもよい。これにより、複数の試験モジュール１２０は、同期信号を直接送受信できるので、さらに精度良く同期動作を実行することができる。
　以上の本実施形態に係る試験装置１００において、モジュール制御部１５０は、機能プログラムを実行して、信号入出力部１４０にアクセスすることを例として説明した。そこでさらに、モジュール制御部１５０は、機能プログラムに応じて信号入出力部１４０を設定し、または動作させるのに先立って、信号入出力部１４０の状態を読み出して、信号入出力部１４０が設定を受け付け、または動作を開始することができる状態であるか否かを確認してもよい。信号入出力部１４０が被試験デバイス１０に対して設定の受け付け等をできない状態の場合、受け付け可能となるまで待ってから設定することにより、試験装置１００は、被試験デバイス１０に対して実行すべき機能を常に動作可能な状態で実行させ、安定な動作をさせることができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
　特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０　被試験デバイス
１００　試験装置
１１０　テスタ制御部
１２０　試験モジュール
１３０　ハブ
１４０　信号入出力部
１５０　モジュール制御部
１６０　機能プログラム記憶部
１７０　機能プログラム実行部
１８０　機能プログラム書込部

Claims (7)

  1. 　被試験デバイスを試験する試験装置であって、
    　前記被試験デバイスとの間で信号を入出力する試験モジュールと、
    　前記被試験デバイスを試験するための試験プログラムを実行して、前記試験モジュールが有する複数の機能のうち前記試験プログラムにより指定された機能の実行を前記試験モジュールに指示するテスタ制御部と、
    　を備え、
    　前記試験モジュールは、
    　前記被試験デバイスとの間で信号を入出力する信号入出力部と、
    　前記試験プログラムにより指定された機能に応じた機能プログラムを実行して、前記信号入出力部内のレジスタおよびメモリの少なくとも一方をアクセスするモジュール制御部と、
    　を有する試験装置。
  2. 　前記テスタ制御部は、前記モジュール制御部に対して実行すべき機能の種類および当該機能のパラメータを、複数のワードを含むバースト転送により前記モジュール制御部へと送信し、
    　前記モジュール制御部は、前記信号入出力部内のレジスタおよびメモリをワード単位でアクセスする
    　請求項１に記載の試験装置。
  3. 　前記テスタ制御部は、前記モジュール制御部に対して実行すべき２以上の機能のそれぞれの種類および当該２以上の機能のそれぞれのパラメータを一のバースト転送により前記モジュール制御部へと送信する請求項２に記載の試験装置。
  4. 　前記モジュール制御部は、前記機能プログラムに応じて前記信号入出力部を設定し、または動作させるのに先立って、前記信号入出力部の状態を読み出して、前記信号入出力部が当該設定を受け付け、または当該動作を開始することができる状態であるか否かを確認する請求項１から３のいずれかに記載の試験装置。
  5. 　前記モジュール制御部は、前記テスタ制御部から２以上の機能の実行を指定されたことに応じて、当該２以上の機能に対応する２以上の前記機能プログラムにおける、前記信号入出力部に対して設定を行う設定部分を並行して実行し、前記信号入出力部と前記被試験デバイスとの間で信号を入出力する動作部分を逐次実行する請求項１から４のいずれかに記載の試験装置。
  6. 　複数の前記試験モジュールのうち少なくとも２以上の前記試験モジュールは、同期通信により互いに同期を取って、少なくとも１つの前記被試験デバイスの試験を実行する請求項１から４のいずれかに記載の試験装置。
  7. 　前記モジュール制御部は、
    　前記複数の機能に応じた複数の前記機能プログラムを記憶する機能プログラム記憶部と、
    　前記テスタ制御部から指定された機能に応じた前記機能プログラムを前記機能プログラム記憶部から読み出して実行する機能プログラム実行部と、
    　前記テスタ制御部から前記機能プログラムのコードを受信して、前記機能プログラム記憶部に書き込む機能プログラム書込部と、
    　を有する請求項１から５のいずれかに記載の試験装置。
PCT/JP2009/002995 2009-06-29 2009-06-29 試験装置 WO2011001462A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020107013216A KR101239658B1 (ko) 2009-06-29 2009-06-29 시험 장치
JP2010522530A JPWO2011001462A1 (ja) 2009-06-29 2009-06-29 試験装置
PCT/JP2009/002995 WO2011001462A1 (ja) 2009-06-29 2009-06-29 試験装置
US12/824,108 US20110015890A1 (en) 2009-06-29 2010-06-25 Test apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/002995 WO2011001462A1 (ja) 2009-06-29 2009-06-29 試験装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/824,108 Continuation US20110015890A1 (en) 2009-06-29 2010-06-25 Test apparatus

Publications (1)

Publication Number Publication Date
WO2011001462A1 true WO2011001462A1 (ja) 2011-01-06

Family

ID=43410565

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/002995 WO2011001462A1 (ja) 2009-06-29 2009-06-29 試験装置

Country Status (4)

Country Link
US (1) US20110015890A1 (ja)
JP (1) JPWO2011001462A1 (ja)
KR (1) KR101239658B1 (ja)
WO (1) WO2011001462A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013181833A (ja) * 2012-03-01 2013-09-12 Advantest Corp 試験装置および試験モジュール
JP2013181834A (ja) * 2012-03-01 2013-09-12 Advantest Corp 試験装置および試験モジュール
JP2015501428A (ja) * 2011-10-25 2015-01-15 テラダイン・インコーポレーテッドＴｅｒａｄｙｎｅ Ｉｎｃｏｒｐｏｒａｔｅｄ 試験ブロックの並行性を制御するための簡略化された構成をサポートする試験システム
JP2015526700A (ja) * 2012-06-05 2015-09-10 ライトポイント・コーポレイションＬｉｔｅＰｏｉｎｔ Ｃｏｒｐｏｒａｔｉｏｎ ユーザーが定義した計測器コマンドシーケンスを複数のハードウェア及び分析モジュールを用いて実行するためのシステム及び方法
US9201750B2 (en) 2012-03-01 2015-12-01 Advantest Corporation Test apparatus and test module
US9223670B2 (en) 2012-03-01 2015-12-29 Advantest Corporation Test apparatus and test module

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8258802B2 (en) * 2010-01-26 2012-09-04 Advantest Corporation Test apparatus and test method
WO2016095993A1 (de) * 2014-12-17 2016-06-23 Siemens Aktiengesellschaft Überprüfen eines funktionsmoduls einer automatisierungsanlage
CN107978338B (zh) * 2016-10-21 2020-09-08 深圳市中兴微电子技术有限公司 一种测试信号产生方法及装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6486076A (en) * 1987-09-28 1989-03-30 Advantest Corp Ic testing system
JPH11510250A (ja) * 1995-08-01 1999-09-07 テラダイン・インコーポレーテッド 低コストｃｍｏｓテスタ
WO2005036402A1 (ja) * 2003-10-07 2005-04-21 Advantest Corporation テストプログラムデバッグ装置、半導体試験装置、テストプログラムデバッグ方法、及び試験方法
JP2007010606A (ja) * 2005-07-04 2007-01-18 Matsushita Electric Ind Co Ltd Ｌｓｉ検査モジュール、ｌｓｉ検査モジュールの制御方法、ｌｓｉ検査モジュールとｌｓｉ検査装置との通信方法、およびｌｓｉ検査方法
WO2008068994A1 (ja) * 2006-12-04 2008-06-12 Advantest Corporation 試験装置及びデバイスインターフェイス

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4393498A (en) * 1981-01-22 1983-07-12 The Boeing Company Method and apparatus for testing systems that communicate over digital buses by transmitting and receiving signals in the form of standardized multi-bit binary encoded words
JP2001083216A (ja) * 1999-09-14 2001-03-30 Toshiba Corp 半導体試験装置
US7290192B2 (en) * 2003-03-31 2007-10-30 Advantest Corporation Test apparatus and test method for testing plurality of devices in parallel
US7184917B2 (en) * 2003-02-14 2007-02-27 Advantest America R&D Center, Inc. Method and system for controlling interchangeable components in a modular test system
EP1612572B1 (en) * 2003-03-19 2007-08-01 Advantest Corporation Test device and setting method
EP1666904A4 (en) * 2003-05-21 2010-09-08 Advantest Corp TEST APPARATUS AND TEST MODULE
US6925408B2 (en) * 2003-09-08 2005-08-02 Texas Instruments Incorporated Mixed-signal core design for concurrent testing of mixed-signal, analog, and digital components
JP5068739B2 (ja) * 2005-03-18 2012-11-07 ラムバス・インコーポレーテッド 集積回路試験モジュール
DE602006017446D1 (de) * 2006-08-04 2010-11-18 Verigy Pte Ltd Singapore Testmodul mit blöcken universeller und spezifischer ressourcen
US7743305B2 (en) * 2007-03-20 2010-06-22 Advantest Corporation Test apparatus, and electronic device
JP2009025138A (ja) * 2007-07-19 2009-02-05 Yokogawa Electric Corp 半導体試験装置
JP2009069047A (ja) * 2007-09-14 2009-04-02 Yokogawa Electric Corp 半導体試験装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6486076A (en) * 1987-09-28 1989-03-30 Advantest Corp Ic testing system
JPH11510250A (ja) * 1995-08-01 1999-09-07 テラダイン・インコーポレーテッド 低コストｃｍｏｓテスタ
WO2005036402A1 (ja) * 2003-10-07 2005-04-21 Advantest Corporation テストプログラムデバッグ装置、半導体試験装置、テストプログラムデバッグ方法、及び試験方法
JP2007010606A (ja) * 2005-07-04 2007-01-18 Matsushita Electric Ind Co Ltd Ｌｓｉ検査モジュール、ｌｓｉ検査モジュールの制御方法、ｌｓｉ検査モジュールとｌｓｉ検査装置との通信方法、およびｌｓｉ検査方法
WO2008068994A1 (ja) * 2006-12-04 2008-06-12 Advantest Corporation 試験装置及びデバイスインターフェイス

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015501428A (ja) * 2011-10-25 2015-01-15 テラダイン・インコーポレーテッドＴｅｒａｄｙｎｅ Ｉｎｃｏｒｐｏｒａｔｅｄ 試験ブロックの並行性を制御するための簡略化された構成をサポートする試験システム
US10048304B2 (en) 2011-10-25 2018-08-14 Teradyne, Inc. Test system supporting simplified configuration for controlling test block concurrency
JP2013181833A (ja) * 2012-03-01 2013-09-12 Advantest Corp 試験装置および試験モジュール
JP2013181834A (ja) * 2012-03-01 2013-09-12 Advantest Corp 試験装置および試験モジュール
US9201750B2 (en) 2012-03-01 2015-12-01 Advantest Corporation Test apparatus and test module
US9223670B2 (en) 2012-03-01 2015-12-29 Advantest Corporation Test apparatus and test module
US9342425B2 (en) 2012-03-01 2016-05-17 Advantest Corporation Test apparatus and test module
JP2015526700A (ja) * 2012-06-05 2015-09-10 ライトポイント・コーポレイションＬｉｔｅＰｏｉｎｔ Ｃｏｒｐｏｒａｔｉｏｎ ユーザーが定義した計測器コマンドシーケンスを複数のハードウェア及び分析モジュールを用いて実行するためのシステム及び方法

Also Published As

Publication number Publication date
JPWO2011001462A1 (ja) 2012-12-10
KR20110005768A (ko) 2011-01-19
KR101239658B1 (ko) 2013-03-11
US20110015890A1 (en) 2011-01-20

Similar Documents

Publication Publication Date Title
WO2011001462A1 (ja) 試験装置
US7743304B2 (en) Test system and method for testing electronic devices using a pipelined testing architecture
US7043390B2 (en) Circuit testing with ring-connected test instruments modules
JP5260758B2 (ja) 汎用プロトコルエンジン
US20110184687A1 (en) Test apparatus and test method
JP4864163B2 (ja) 試験装置
CN101840368B (zh) 多核处理器的jtag实时片上调试方法及其系统
CN103376400A (zh) 芯片测试方法及芯片
CN115184781B (zh) 一种芯片测试方法及系统
CN101329385A (zh) 一种片上系统的调测系统、调测方法以及片上系统
CN110515891B (zh) 一种fpga芯片及其配置方法
CN106773954A (zh) 一种微控制器芯片中的工作模式控制方法
WO2014031257A1 (en) Systems and methods for concatenating multiple devices
US20110057663A1 (en) Test apparatus synchronous module and synchronous method
CN103903651A (zh) 双线串行端口内建自测电路及其通讯方法
CN104614659A (zh) 自动化测试系统和方法
JP2011198356A (ja) 複数の独立したシーケンスプログラムを並列実行するプログラマブルコントローラ
WO2009153996A1 (ja) 試験装置および試験方法
CN106326172B (zh) 一种APB总线slave接口扩展电路及其使用方法
CN113496108B (zh) 一种应用于仿真的cpu模型
US8692566B2 (en) Test apparatus and test method
CN108228517A (zh) I3c电路设备、系统及通信方法
CN203573309U (zh) 嵌入式系统存储器的测试结构
CN103605590A (zh) 新颖的嵌入式系统存储器的测试结构及方法
CN113496107B (zh) 一种可综合的cpu模型

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2010522530

Country of ref document: JP

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 20107013216

Country of ref document: KR

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09846758

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09846758

Country of ref document: EP

Kind code of ref document: A1