JP2013181833A - 試験装置および試験モジュール - Google Patents

Abstract

【課題】試験時間を短くする。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスとの間で信号を伝送して被試験デバイスを試験する複数の試験部を有する少なくとも１つの試験モジュールと、試験部の動作を制御する制御装置と、を備え、制御装置は、被試験デバイスを試験するための複数の試験プログラムを並列に実行して、複数の試験プログラムのそれぞれに割り当てられた複数の試験部のそれぞれの動作を並列に制御し、複数の試験部は、被試験デバイスとの間で並列に信号を伝送して、被試験デバイスを試験する試験装置を提供する。
【選択図】図１

Description

本発明は、試験装置および試験モジュールに関する。

被試験デバイス（ＤＵＴ）を試験する試験装置は、少なくとも１つの試験モジュールを備える。少なくとも１つの試験モジュールのそれぞれは、複数の試験部を有する。複数の試験部のそれぞれは、ＤＵＴの端子と伝送線路を介して接続され、ＤＵＴとの間で信号を伝送してＤＵＴを試験する。

また、試験装置は、試験モジュールを制御するサイトコントローラ（制御装置）を備える。制御装置は、試験プログラムを実行して、ＤＵＴに接続された試験部の動作を制御する。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１１−１５４０２５号公報
［特許文献２］ 国際公開第２０１１／００１４６２号

ところで、制御装置は、１つのＤＵＴに対して複数の試験を実行する場合、それぞれの試験に対応する試験プログラムを逐次に実行していた。このため、例えば、複数の独立したコアを備えるＤＵＴ等を試験する場合であっても、試験装置は、複数のコアを１つずつ選択して試験を実行しなければならなかった。従って、試験装置は、このようなＤＵＴを試験する場合、試験期間が長期化していた。

本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験する複数の試験部を有する少なくとも１つの試験モジュールと、前記複数の試験部の動作を制御する制御装置と、を備え、前記制御装置は、前記被試験デバイスを試験するための複数の試験プログラムを並列に実行して、前記複数の試験プログラムのそれぞれに割り当てられた前記複数の試験部のそれぞれの動作を並列に制御し、前記複数の試験部は、前記被試験デバイスとの間で並列に信号を伝送して、前記被試験デバイスを試験する試験装置、および、この試験装置に備えられる試験モジュールを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る試験装置１０の構成を複数のＤＵＴ３００とともに示す。 並列試験を実行する場合における、試験装置１０内の制御の流れおよび試験装置１０とＤＵＴ３００との間の信号の流れの一例を示す。 並列試験を実行する場合における、試験プログラムの実行順序の一例を示す。 同一種類の２つのＤＵＴ３００に対して並列試験を実行する場合における、試験装置１０内の制御の流れおよび試験装置１０とＤＵＴ３００との間の信号の流れの一例を示す。 複数種類のＤＵＴ３００を並列に試験する場合における、試験装置１０内の制御の流れおよび試験装置１０とＤＵＴ３００との間の信号の流れの一例を示す。 ３種類のＤＵＴ３００を並列に試験する場合において、１つの試験モジュール２０内の複数の試験部３２のそれぞれに対する制御装置１８への割り当ての一例を示す。 本実施形態に係るインターフェイス部３４の構成を示す。 割当記憶部６２が記憶する識別情報の一例を示す。 制御装置１８から試験モジュール２０へと送信されるコマンドのフォーマットの一例を示す。 試験モジュール２０と４つのＤＵＴ３００との接続例を示す。 ピンマップテーブル６６による論理アドレスから物理アドレスへの変換の一例を示す。 ＤＵＴマップテーブル６８に記憶された、試験対象のＤＵＴ３００を特定する物理アドレスの候補の一例を示す。 アンド回路７２での処理の一例を示す。 並列試験を実行する場合における制御装置１８の処理の一例を示す。 複数の試験プログラムを逐次に実行させる場合における、プログラム編集画面８０の一例を示す。 複数の試験プログラムを並列に実行させる場合における、プログラム編集画面８０の一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を複数のＤＵＴ３００とともに示す。本実施形態に係る試験装置１０は、少なくとも１つの被試験デバイス（ＤＵＴ）３００を試験する。

試験装置１０は、一例として、１つのＤＵＴ３００を試験してもよいし、同一種類の複数のＤＵＴ３００を並列に試験してもよい。また、試験装置１０は、一例として、異なる複数の種類のＤＵＴ３００を同時に試験してもよい。

試験装置１０は、複数の制御装置１８と、複数の試験モジュール２０と、接続部２４と、システム制御部２６と、複数の編集装置２８とを備える。試験装置１０は、１つの種類のＤＵＴ３００のみを試験する場合においては、複数の制御装置１８に代えて、１つの制御装置１８のみを備える構成であってもよい。

複数の制御装置１８のそれぞれは、試験プログラムを実行して、対応するＤＵＴ３００の試験を制御する。複数の制御装置１８のそれぞれは、ＤＵＴ３００の種類毎に対応して設けられる。また、複数の制御装置１８のそれぞれは、複数のスレッド４０を並列に実行する。複数の制御装置１８のそれぞれは、１つの試験プログラムに対応して１つのスレッド４０を実行する。従って、複数の制御装置１８のそれぞれは、複数のスレッド４０を実行することにより、複数の試験プログラムを並列に実行することができる。

複数の試験モジュール２０のそれぞれは、例えばテストヘッド内に装着される基板である。複数の試験モジュール２０のそれぞれは、複数の試験部３２と、インターフェイス部３４とを有する。

複数の試験部３２のそれぞれは、何れか１つのＤＵＴ３００における何れかの端子に接続される。複数の試験部３２のそれぞれは、ＤＵＴ３００における接続された端子との間で信号を伝送して、当該ＤＵＴ３００を試験する。

また、複数の試験部３２のそれぞれは、何れか１つの制御装置１８の何れか１つのスレッド４０に割り当てられている。複数の試験部３２のそれぞれは、割り当てられたスレッド４０によって制御される。そして、複数の試験部３２のそれぞれは、割り当てられた制御装置１８に対応するＤＵＴ３００に接続されている。即ち、複数の試験部３２のそれぞれは、割り当てられている制御装置１８のスレッド４０に対応する試験プログラムによって制御され、割り当てられている制御装置１８に対応するＤＵＴ３００との間で信号を伝送して、当該ＤＵＴ３００を試験する。

なお、１つの試験モジュール２０内の複数の試験部３２のそれぞれは、互いに異なる種類のＤＵＴ３００に接続されてもよい。また、複数のＤＵＴ３００のそれぞれは、互い異なる試験モジュール２０に接続されてもよい。

インターフェイス部３４は、制御装置１８から送信されたコマンドを受信する。そして、インターフェイス部３４は、受信したコマンドに応じて、当該コマンドを送信した制御装置１８のスレッド４０に割り当てられた試験部３２に、受信したコマンドに応じたアクセスをする。より具体的には、インターフェイス部３４は、コマンドを受信したことに応じて、当該コマンドにより指定される試験部３２の内部レジスタに、当該コマンドに含まれるデータを書き込む。そして、試験部３２は、内部レジスタにデータが書き込まれたことに応じて、書き込まれたデータに応じた動作を実行する。

また、インターフェイス部３４は、読み出しコマンドを受信した場合には、当該コマンドにより指定される試験部３２の内部レジスタからデータを読み出す。そして、インターフェイス部３４は、読み出したデータを含むメッセージを、コマンドの送信元となる制御装置１８のスレッド４０へと送信する。

接続部２４は、複数の制御装置１８のそれぞれと複数の試験モジュール２０のそれぞれとの間を接続する。接続部２４は、一例として、複数の制御装置１８のそれぞれと複数の試験モジュール２０との間の接続を切り替えるスイッチコントローラ等であってよい。

システム制御部２６は、複数の制御装置１８のそれぞれと接続され、当該試験装置１０の全体を制御する。システム制御部２６と複数の制御装置１８との間は、一例として、汎用または専用の高速シリアルバス等により接続される。

複数の編集装置２８のそれぞれは、複数の制御装置１８のそれぞれに対応して設けられる。複数の編集装置２８のそれぞれは、対応する制御装置１８により実行される試験プログラムをユーザに編集させる。複数の編集装置２８のそれぞれは、一例として、当該制御装置１８により実行される試験プログラムの実行順をユーザに編集させる。

ここで、複数の制御装置１８は、ＤＵＴ３００を試験するための複数の試験プログラムを並列に実行して、複数の試験プログラムのそれぞれに割り当てられた複数の試験部３２のそれぞれの動作を並列に制御する。より具体的には、複数の制御装置１８のそれぞれは、複数のスレッド４０を並列に実行して、それぞれのスレッド４０において対応する１つの試験プログラムを実行する。そして、このような制御装置１８により制御される複数の試験部３２は、ＤＵＴ３００との間で並列に信号を伝送して、ＤＵＴ３００を試験する。

また、この場合において、複数の制御装置１８のそれぞれは、それぞれが互いに独立した試験をする複数の試験プログラムを並列に実行する。即ち、複数の制御装置１８のそれぞれは、互いに依存関係の無い試験をする複数の試験プログラムを並列に実行する。これにより、試験装置１０によれば、ＤＵＴ３００に対して複数の試験を実行する場合において、試験時間を短くすることができる。

また、複数の制御装置１８のそれぞれは、互いに異なるユーザにより管理される試験プログラムを実行可能であり、割り当てられた試験部３２の動作を制御する。これにより、試験装置１０によれば、複数のユーザのそれぞれに対して、対応する編集装置２８を用いて対応する制御装置１８により実行される試験プログラムを同時に編集させることができる。

図２は、並列試験を実行する場合における、試験装置１０内の制御の流れおよび試験装置１０とＤＵＴ３００との間の信号の流れの一例を示す。ＤＵＴ３００は、一例として、異なる回路機能を実現する第１のコア４２−１および第２のコア４２−２を有する。試験装置１０は、第１のコア４２−１および第２のコア４２−２のそれぞれに対して互いに依存しない独立した試験を並列に実行する。

第１の試験モジュール２０−１は、一例として、第１の試験部３２−１および第２の試験部３２−２を有する。第２の試験モジュール２０−２は、一例として、第３の試験部３２−３および第４の試験部３２−４を有する。

制御装置１８は、一例として、第１のコア４２−１を試験するための試験プログラムに対応する第１のスレッド４０−１、および、第２のコア４２−２を試験するための試験プログラムに対応する第２のスレッド４０−２を並列に実行する。これにより、制御装置１８は、ＤＵＴ３００を試験するための複数の試験プログラムを複数のスレッド４０により並列に実行することができる。

第１の試験部３２−１および第３の試験部３２−３は、第１のスレッド４０−１に割り当てられているとともに、第１のコア４２−１に接続される。また、第２の試験部３２−２および第４の試験部３２−４は、第２のスレッド４０−２に割り当てられているとともに、第２のコア４２−２に接続される。

このような例において、第１のスレッド４０−１は、第１の試験部３２−１および第３の試験部３２−３のそれぞれにコマンドを送信して、これらの動作を制御する。また、第２のスレッド４０−２は、第２の試験部３２−２および第４の試験部３２−４のそれぞれにコマンドを送信して、これらの動作を制御する。これにより、制御装置１８は、複数の試験プログラムのそれぞれに対応する複数の試験部３２のそれぞれを並列に制御することができる。そして、複数の試験部３２は、ＤＵＴ３００との間で並列に信号を伝送して、ＤＵＴ３００を試験することができる。

図３は、並列試験を実行する場合における、試験プログラムの実行順序の一例を示す。例えば、試験装置１０は、第１〜第４の試験プログラムを実行してＤＵＴ３００を試験する。さらに、この場合において、第２の試験プログラムと第３の試験プログラムとは、互いに依存関係が無く独立しているとする。

このような場合、制御装置１８は、第２の試験プログラムに対応するスレッド４０および第３の試験プログラムに対応するスレッド４０を並列に実行する。これにより、試験装置１０は、図３に示されるように、第２の試験プログラムによる試験と第３の試験プログラムによる試験とを並列に試験することができる。従って、試験装置１０は、試験期間を短くすることができる。

図４は、同一種類の２つのＤＵＴ３００に対して並列試験を実行する場合における、試験装置１０内の制御の流れおよび試験装置１０とＤＵＴ３００との間の信号の流れの一例を示す。試験装置１０は、一例として、同一種類の第１のＤＵＴ３００−１および第２のＤＵＴ３００−２を同時に試験する。

第１のＤＵＴ３００−１および第２のＤＵＴ３００−２のそれぞれは、異なる回路機能を実現する第１のコア４２−１および第２のコア４２−２を有する。試験装置１０は、第１のＤＵＴ３００−１および第２のＤＵＴ３００−２のそれぞれにおける第１のコア４２−１および第２のコア４２−２のそれぞれに対して、互いに依存しない独立した試験を並列に実行する。

第１の試験モジュール２０−１は、一例として、第１〜第４の試験部３２−１〜３２−４を有する。第２の試験モジュール２０−２は、一例として、第５〜第８の試験部３２−５〜３２−８を有する。

制御装置１８は、一例として、第１のコア４２−１を試験するための試験プログラムに対応する第１のスレッド４０−１、および、第２のコア４２−２を試験するための試験プログラムに対応する第２のスレッド４０−２を並列に実行する。これにより、制御装置１８は、第１のＤＵＴ３００−１および第２のＤＵＴ３００−２を試験するための複数の試験プログラムを複数のスレッド４０により並列に実行することができる。

第１の試験部３２−１および第３の試験部３２−３は、第１のスレッド４０−１に割り当てられているとともに、第１のＤＵＴ３００−１の第１のコア４２−１に接続される。第５の試験部３２−５および第７の試験部３２−７は、第１のスレッド４０−１に割り当てられているとともに、第２のＤＵＴ３００−２の第１のコア４２−１に接続される。

第２の試験部３２−２および第４の試験部３２−４は、第２のスレッド４０−２に割り当てられているとともに、第１のＤＵＴ３００−１の第２のコア４２−２に接続される。第６の試験部３２−６および第８の試験部３２−８は、第２のスレッド４０−２に割り当てられているとともに、第２のＤＵＴ３００−２の第２のコア４２−２に接続される。

このような例において、第１のスレッド４０−１は、第１の試験部３２−１、第３の試験部３２−３、第５の試験部３２−５および第７の試験部３２−７のそれぞれにコマンドを送信して、これらの動作を制御する。また、第２のスレッド４０−２は、第２の試験部３２−２、第４の試験部３２−４、第６の試験部３２−６および第８の試験部３２−８のそれぞれにコマンドを送信して、これらの動作を制御する。

これにより、制御装置１８は、第１のＤＵＴ３００−１および第２のＤＵＴ３００−２を同時に試験することができる。これとともに、制御装置１８は、複数の試験プログラムのそれぞれに対応する複数の試験部３２のそれぞれを並列に制御することができる。そして、複数の試験部３２は、第１のＤＵＴ３００−１および第２のＤＵＴ３００−２の間で並列に信号を伝送して、試験をすることができる。

図５は、複数の種類のＤＵＴ３００を並列に試験する場合における、試験装置１０内の制御の流れおよび試験装置１０とＤＵＴ３００との間の信号の流れの一例を示す。試験装置１０は、異なる種類の複数のＤＵＴ３００を同時に試験してもよい。

試験装置１０は、一例として、第１の種類のＤＵＴ３００−１１および第２の種類の試験モジュール２００−１２を同時に試験する。この場合、試験装置１０は、第１の種類のＤＵＴ３００−１１に対応した第１の制御装置１８−１と、第２の種類のＤＵＴ３００−１２に対応した第２の制御装置１８−２とを備える。

第１の試験モジュール２０−１は、一例として、第１の試験部３２−１および第２の試験部３２−２を有する。第２の試験モジュール２０−２は、一例として、第３の試験部３２−３および第４の試験部３２−４を有する。

第１の試験部３２−１および第３の試験部３２−３は、第１の制御装置１８−１に割り当てられているとともに、第１の種類のＤＵＴ３００−１１に接続される。また、第２の試験部３２−２および第４の試験部３２−４は、第２の制御装置１８−２に割り当てられているとともに、第２の種類のＤＵＴ３００−１２に接続される。

このような例において、第１の制御装置１８−１は、第１の試験部３２−１および第３の試験部３２−３のそれぞれにコマンドを送信して、これらの動作を制御する。また、第２の制御装置１８−２は、第２の試験部３２−２および第４の試験部３２−４のそれぞれにコマンドを送信して、これらの動作を制御する。

これにより、第１の制御装置１８−１および第２の制御装置１８−２は、第１の種類のＤＵＴ３００−１１および第２の種類のＤＵＴ３００−１２を並列に試験するための２つの試験プログラムを並列に実行して、２つの試験プログラムのそれぞれに対応する複数の試験部３２のそれぞれの動作を同時に制御することができる。そして、複数の試験部３２は、第１の種類のＤＵＴ３００−１１および第２の種類のＤＵＴ３００−１２との間で並列に信号を伝送して、第１の種類のＤＵＴ３００−１１および第２の種類のＤＵＴ３００−１２を同時に試験することができる。

図６は、３種類のＤＵＴ３００を並列に試験する場合において、１つの試験モジュール２０内の複数の試験部３２のそれぞれに対する制御装置１８への割り当ての一例を示す。１つの試験モジュール２０内の複数の試験部３２のそれぞれは、互いの異なる制御装置１８に割り当てられてもよい。

この場合、１つの試験モジュール２０内の複数の試験部３２のそれぞれは、互いに異なる種類のＤＵＴ３００に接続される。これにより、複数の制御装置１８のそれぞれは、同一の試験モジュール２０内の異なる試験部３２をリソースとして用いて、試験を実行することができる。

図７は、本実施形態に係るインターフェイス部３４の構成を示す。インターフェイス部３４は、割当記憶部６２と、入出力部６４と、ピンマップテーブル６６と、ＤＵＴマップテーブル６８と、ポインタ記憶部７０と、アンド回路７２と、アクセス部７４とを有する。

割当記憶部６２は、当該試験モジュール２０が有する複数の試験部３２に割り当てられている制御装置１８およびスレッド４０の組を示す識別情報を記憶する。割当記憶部６２には、試験プログラムの実行に先立って、対応する制御装置１８により排他的に識別情報が書き込まれる。なお、割当記憶部６２に記憶されている識別情報の一例については、図８を参照して更に説明する。

入出力部６４は、制御装置１８から送信されたコマンドを受信する。また、入出力部６４は、試験部３２から読み出されたデータを含むメッセージを、対応する制御装置１８へと送信する。入出力部６４は、受信したコマンドのうち、当該試験モジュールが有する試験部３２に割り当てられた制御装置１８およびスレッド４０から送信されたコマンドのみを取得する。

入出力部６４は、取得したコマンドに含まれる論理アドレスをピンマップテーブル６６に供給する。また、入出力部６４は、取得したコマンドに含まれるサイト番号およびコンテキスト番号をピンマップテーブル６６およびＤＵＴマップテーブル６８に供給する。なお、コマンドの内容および入出力部６４の処理の詳細については、図９を参照して更に説明する。

ピンマップテーブル６６は、当該試験モジュール２０が有する複数の試験部３２とＤＵＴ３００の各端子との接続関係を記憶する。ピンマップテーブル６６は、論理アドレスを受け取ったことに応じて、接続関係を参照して、論理アドレスにより特定されるＤＵＴ３００の端子が接続された１または複数の試験部３２を特定する物理アドレスを出力する。

また、ピンマップテーブル６６は、制御装置１８毎に（即ち、接続されているＤＵＴ３００の種類毎に）接続関係を記憶しており、コマンドを送信した制御装置１８毎に参照する接続関係を切り換えて物理アドレスを出力してもよい。さらに、ピンマップテーブル６６は、スレッド４０毎に接続関係を記憶し、コマンドを送信したスレッド４０毎に参照する接続関係を切り換えて物理アドレスを出力してもよい。なお、ピンマップテーブル６６については、図１０および図１１を参照して更に説明する。

ＤＵＴマップテーブル６８は、当該試験モジュール２０に接続されたＤＵＴ３００のうち、試験対象となるＤＵＴ３００の端子が接続された試験部３２を特定する物理アドレスを出力する。ＤＵＴマップテーブル６８は、一例として、試験対象となる一以上のＤＵＴ３００の一以上の端子を特定する物理アドレス（ＤＵＴマップと称する）の複数の候補を記憶する。ＤＵＴマップテーブル６８が記憶するＤＵＴマップの複数の候補のそれぞれは、サイト番号およびコンテキスト番号の組に対応する。そして、ＤＵＴマップテーブル６８は、複数の候補のうち入出力部６４が取得したコマンドに含まれるサイト番号およびコンテキスト番号の組に対応したＤＵＴマップを出力する。より具体的には、ＤＵＴマップテーブル６８は、試験対象となるＤＵＴ３００が接続された試験部３２を特定する物理アドレスの候補を複数個記憶して、ポインタ記憶部７０に記憶されたポインタにより指定された物理アドレスを出力する。なお、ＤＵＴマップテーブル６８については、図１２を参照して更に説明する。

ポインタ記憶部７０は、ＤＵＴマップテーブル６８が記憶している複数のＤＵＴマップの候補のうち、出力すべきＤＵＴマップを指定するポインタを記憶する。ポインタ記憶部７０は、制御装置１８毎に（即ち、接続されているＤＵＴ３００の種類毎に）ポインタを記憶しており、コマンドを送信した制御装置１８毎にポインタを切り換えて出力してもよい。さらに、ポインタ記憶部７０は、制御装置１８およびスレッド４０の組毎にポインタを記憶し、コマンドに含まれるサイト番号およびコンテキスト番号の組に応じて、コマンドを送信した制御装置１８およびスレッド４０の組毎にポインタを切り換えて出力してもよい。これにより、ポインタ記憶部７０は、試験対象となるＤＵＴ３００の端子を特定するＤＵＴマップを制御装置１８及びスレッド４０の組毎に切り換えてＤＵＴマップテーブル６８から出力させることができる。ポインタ記憶部７０は、試験プログラムの実行に先立って、対応する制御装置１８によりポインタが書き込まれる。また、ポインタ記憶部７０には、サイト番号およびコンテキスト番号の組と、ポインタ（またはＤＵＴマップ）との対応を示す情報が、試験プログラムの実行に先立って、対応する制御装置１８から書き込まれる。当該情報は、使用者等により制御装置１８に設定されてよい。

アンド回路７２は、ピンマップテーブル６６から出力された物理アドレスにより指定される１または複数の試験部３２のうち、ＤＵＴマップテーブル６８から出力されたＤＵＴマップにより特定される端子に対応する試験部３２のみを特定する物理アドレスを出力する。より具体的には、アンド回路７２は、ピンマップテーブル６６から出力された物理アドレス（制御対象の端子に接続された試験部３２を特定する物理アドレス）とＤＵＴマップテーブル６８から出力された物理アドレス（試験対象のＤＵＴ３００に接続された試験部３２を特定する物理アドレス）とのビット毎の論理積を演算する。これにより、アンド回路７２は、試験において、ＤＵＴ３００との間で信号を伝送すべき試験部３２を示す物理アドレスを出力することができる。また、試験対象となるＤＵＴ３００を、スレッド４０毎に切り替えることができる。そして、アンド回路７２は、演算結果を出力アドレスとしてアクセス部７４に供給する。なお、アンド回路７２の処理の一例については、図１３を参照して更に説明する。

アクセス部７４は、入出力部６４により取得されたコマンドに応じて、アンド回路７２から出力された出力アドレスにより特定される試験部３２に対してアクセスする。アクセス部７４は、一例として、入出力部６４が取得したコマンドに含まれるデータを、アンド回路７２から出力された出力アドレスにより特定される試験部３２の内部レジスタに書き込む。これにより、内部レジスタにデータが書き込まれた試験部３２は、書き込まれたデータに応じた動作を実行することができる。

また、入出力部６４が取得したコマンドが読み出しコマンドである場合には、更に、アクセス部７４は、アンド回路７２から出力された出力アドレスにより特定される試験部３２から、データを読み出す。そして、アクセス部７４は、読み出したデータを入出力部６４に返信する。入出力部６４は、取得したコマンドが読み出しコマンドである場合には、アクセス部７４から受け取ったデータを含むメッセージを、コマンドを送信した制御装置１８へと返信する。

以上のようにインターフェイス部３４は、制御装置１８から送信されたコマンドを取得することができる。そして、インターフェイス部３４は、取得したコマンドを送信した制御装置１８のスレッド４０に割り当てられた試験部３２に対して、取得したコマンドに応じたアクセスをすることができる。

また、インターフェイス部３４は、ＤＵＴマップテーブル６８、ポインタ記憶部７０およびアンド回路７２により、受信したコマンドによって試験対象として指定される１または複数の被試験デバイスのうちのサイト番号およびコンテキスト番号の組に対応する１または複数の被試験デバイスを試験する試験部３２に対してアクセスすることができる。換言すると、インターフェイス部３４は、受信したコマンドによって試験対象として指定される１または複数の被試験デバイスのうちのサイト番号およびコンテキスト番号の組に対応する１または複数の被試験デバイス以外の被試験デバイスへのアクセスをマスクする。

図８は、割当記憶部６２が記憶する識別情報の一例を示す。割当記憶部６２は、一例として、識別情報を格納する複数のエントリを有する。

複数の制御装置１８のそれぞれには、他の制御装置１８と識別するためのサイト番号が付けられる。また、各制御装置１８において実行される複数のスレッド４０のそれぞれには、当該制御装置１８内における他のスレッド４０と識別するためのコンテキスト番号が付けられる。

識別情報は、制御装置１８を識別するためのサイト番号およびスレッド４０を識別するためのコンテキスト番号の組により表される。割当記憶部６２の各エントリは、このようなサイト番号およびコンテキスト番号の組により表される識別情報を格納する。

各制御装置１８は、新たな試験プログラムに対応するスレッド４０の実行に先立って、当該制御装置１８および当該スレッド４０を識別するための識別情報（サイト番号およびコンテキスト番号の組）を、当該スレッド４０が制御する試験部３２（即ち、リソースとして使用する試験部３２）を有する各試験モジュール２０の割当記憶部６２に書き込む。この場合において、各制御装置１８は、対応する割当記憶部６２の先頭のエントリから順次にアクセスして空きエントリを探し、最初の空きエントリに対して識別情報を格納する。

さらに、各制御装置１８は、対応する割当記憶部６２に対して排他的にアクセスして、識別情報を格納する。また、各制御装置１８は、試験プログラムに対応するスレッド４０の実行を終了した場合、当該制御装置１８および当該スレッド４０を識別するための識別情報を割当記憶部６２のエントリから削除する。これにより、インターフェイス部３４は、異なる２以上のスレッド４０の間において、同一の試験部３２の重複使用を禁止することができる。

図９は、制御装置１８から試験モジュール２０へと送信されるコマンドのフォーマットの一例を示す。各制御装置１８は、一例として、図９に示されるようなフォーマットのコマンドを生成して各試験モジュール２０へと送信する。

コマンドは、一例として、サイト番号、コンテキスト番号、モジュール番号、Ｒ／Ｗフラグ、論理アドレスおよびデータを含む。サイト番号は、当該コマンドを送信した制御装置１８を識別するための番号である。コンテキスト番号は、当該コマンドを送信したスレッド４０を制御装置１８内において識別するための番号である。モジュール番号は、当該コマンドの送信先である試験モジュール２０を識別するための番号である。

Ｒ／Ｗフラグは、当該コマンドが書き込みコマンドであるか、読み出しコマンドであるかを識別するフラグである。論理アドレスは、ＤＵＴ３００が有する１または複数の端子の位置を指定する情報であり、当該コマンドにより制御をすべき試験部３２を示す。データは、論理アドレスにより指定した端子に接続された試験部３２に対して与える命令等の情報である。当該データは、論理アドレスにより指定した端子に接続された試験部３２の内部レジスタに書き込まれる。

各試験モジュール２０の入出力部６４は、このようなコマンドを各制御装置１８から受信する。入出力部６４は、コマンドを受信した場合、受信したコマンドに含まれるモジュール番号が当該入出力部６４を有する試験モジュール２０のモジュール番号と一致するか否かを判断する。入出力部６４は、モジュール番号が一致しなければ、受信したコマンドを破棄する。

入出力部６４は、モジュール番号が一致した場合、更に、受信したコマンドに含まれるサイト番号およびコンテキスト番号の組が、割当記憶部６２のエントリに記憶されている識別情報（サイト番号およびコンテキスト番号の組）の何れかに一致するか否かを判断する。入出力部６４は、サイト番号およびコンテキスト番号の組が一致しなければ、受信したコマンドを破棄する。

そして、入出力部６４は、サイト番号およびコンテキスト番号の組が一致すれば、受信したコマンドを取得する。これにより、入出力部６４は、当該試験モジュール２０が有する何れかの試験部３２が割り当てられている制御装置１８およびスレッド４０からコマンドを受信した場合には、当該コマンドを取得することができる。即ち、入出力部６４は、割り当てられていない制御装置１８およびスレッド４０からコマンドを受信した場合には、当該コマンドを破棄することができる。

入出力部６４は、取得したコマンドに含まれる論理アドレス、サイト番号およびコンテキスト番号をピンマップテーブル６６に供給する。また、入出力部６４は、Ｒ／Ｗフラグをアクセス部７４に供給する。また、入出力部６４は、取得したコマンドに含まれるサイト番号およびコンテキスト番号をＤＵＴマップテーブル６８に供給する。

図１０は、試験モジュール２０と４つのＤＵＴ３００との接続例を示す。例えば、図１０に示されるように、１つの試験モジュール２０に接続されたＤＵＴ３００の端子のそれぞれには、当該試験モジュール２０が有する何れか１つの試験部３２に対応するピンが接続される。

また、ＤＵＴ３００の各端子には、論理ピン番号が付けられている。論理アドレスは、１または複数の論理ピン番号を指定するための情報である。

また、試験モジュール２０の各試験部３２には、それぞれ物理ピン番号が付けられている。物理アドレスは、１または複数の物理ピン番号を指定するための情報である。

ピンマップテーブル６６は、このような当該試験モジュール２０が有する複数の試験部３２と、各ＤＵＴ３００の端子のそれぞれとの接続関係を記憶する。例えば、図１０のように、８個の端子を有する４つのＤＵＴ３００を同時に試験する場合の例においては、ピンマップテーブル６６は、ＤＵＴ３００の１番目の端子（論理ピン番号＝１）に当該試験モジュールの１番目、９番目、１７番目および２５番目のピン（物理ピン番号＝１、９、１７、２５）が接続されていることを記憶する。また、例えば、ピンマップテーブル６６は、ＤＵＴ３００の２番目の端子（論理ピン番号＝２）に当該試験モジュールの２番目、１０番目、１８番目および２６番目のピン（物理ピン番号＝２、１０、１８、２６）が接続されていることを記憶する。同様に、ピンマップテーブル６６は、ＤＵＴ３００の３番目から８番目についても接続関係を記憶する。

図１１は、ピンマップテーブル６６による論理アドレスから物理アドレスへの変換の一例を示す。ピンマップテーブル６６は、入出力部６４から論理アドレスが供給されると、複数の試験部３２とＤＵＴ３００の端子との接続関係を参照して、当該論理アドレスを対応する物理アドレスに変換する。

即ち、ピンマップテーブル６６は、論理アドレスを受け取ったことに応じて、論理アドレスにより特定されるＤＵＴ３００の端子が接続された、１または複数の試験部３２を特定する物理アドレスを出力する。これにより、ピンマップテーブル６６は、取得したコマンドによる制御対象の端子に接続された試験部３２を特定する物理アドレスを出力することができる。

例えば、ピンマップテーブル６６は、図１１に示されるように、ＤＵＴ３００の１番目の端子を特定する論理アドレスを受け取ったとする。このような場合、ＤＵＴマップテーブル６８は、受け取った論理アドレスを、各ＤＵＴ３００における１番目の端子に接続された全ての試験部３２を特定する物理アドレスに変換して、出力する。

例えば、図１０に示した接続例において、ＤＵＴ３００における１番目の端子を指定する論理アドレスを受け取った場合には、ピンマップテーブル６６は、各ＤＵＴ３００における１番目の端子に接続された、当該試験モジュールの１番目、９番目、１７番目および２５番目のピン（物理ピン番号＝１、９、１７、２５）を特定する物理アドレスを出力する。

なお、ピンマップテーブル６６は、制御装置１８毎に（即ち、接続されているＤＵＴ３００の種類毎に）およびスレッド４０毎に、参照する接続関係を切り換えてもよい。即ち、ピンマップテーブル６６は、入出力部６４から供給されたサイト番号およびコンテキスト番号に応じて、参照する接続関係を切り換えて、物理アドレスを出力してもよい。

図１２は、ＤＵＴマップテーブル６８に記憶された、試験対象のＤＵＴ３００を特定する物理アドレスの候補の一例を示す。ＤＵＴマップテーブル６８は、当該試験モジュール２０に接続された複数のＤＵＴ３００のうち、試験対象となる１または複数のＤＵＴ３００が接続された試験部３２を特定する物理アドレスを出力する。

図１２の例においては、ＤＵＴマップテーブル６８は、４個の物理アドレスの候補を記憶している。より具体的には、この場合、ＤＵＴマップテーブル６８は、４個のＤＵＴ３００のうちの１番目のＤＵＴ３００が試験対象となった場合における物理アドレス、２番目のＤＵＴ３００が試験対象となった場合における物理アドレス、１番目および３番目のＤＵＴ３００が試験対象となった場合における物理アドレス、および、全てのＤＵＴ３００が試験対象となった場合における物理アドレスの候補を記憶している。

ＤＵＴマップテーブル６８は、記憶した複数の候補の物理アドレスのうちポインタ記憶部７０に記憶されているポインタにより指定される１つの物理アドレスを、試験対象となるＤＵＴ３００が接続された試験部３２を特定する物理アドレスとして出力する。制御装置１８は、試験プログラムの実行に先立って、試験対象とするＤＵＴ３００を選択し、選択したＤＵＴ３００を試験対象とするべくポインタ記憶部７０にポインタを書き込む。これにより、ＤＵＴマップテーブル６８は、試験プログラムが試験対象とするＤＵＴ３００を特定する物理アドレスを出力することができる。

なお、ポインタ記憶部７０は、制御装置１８毎およびスレッド４０毎にポインタを記憶する。そして、ポインタ記憶部７０は、入出力部６４から供給されたサイト番号およびコンテキスト番号に応じてポインタを切り換えて出力する。これにより、ＤＵＴマップテーブル６８は、制御装置１８毎に（即ち、接続されているＤＵＴ３００の種類毎に）およびスレッド４０毎に、試験対象とするＤＵＴ３００を切り替えることができる。

図１３は、アンド回路７２での処理の一例を示す。アンド回路７２は、ピンマップテーブル６６から出力された物理アドレス（制御対象の端子に接続された試験部３２を特定する物理アドレス）とＤＵＴマップテーブル６８から出力された物理アドレス（試験対象のＤＵＴ３００に接続された試験部３２を特定する物理アドレス）との、対応するビット毎の論理積を演算する。

例えば、図１３に示されるように、８個の端子を有する４つのＤＵＴ３００を同時に試験する場合において、アンド回路７２は、４つのＤＵＴ３００の全ての１番目の端子を特定する物理アドレスをピンマップテーブル６６から受け取ったとする。また、この場合において、アンド回路７２は、４つのＤＵＴ３００のうちの１番目および３番目のＤＵＴ３００を指定する物理アドレスをＤＵＴマップテーブル６８から受け取ったとする。

この場合、アンド回路７２は、２つの物理アドレスのビット毎の論理積を演算して、１番目のＤＵＴ３００の１番目の端子および３番目のＤＵＴ３００の１番目の端子を指定する出力アドレスを出力する。これにより、アンド回路７２は、試験において、ＤＵＴ３００との間で信号を伝送すべき試験部３２を示す物理アドレスを、アクセス部７４に対して供給することができる。

図１４は、並列試験を実行する場合における制御装置１８の処理の一例を示す。制御装置１８は、複数の試験プログラムを並列に実行する場合、それぞれの試験プログラムを別個のスレッド４０により実行する。

並列処理の実行を開始する場合、それぞれのスレッド４０は、以下のステップＳ１１からステップＳ１５の処理を実行する。まず、ステップＳ１１において、各スレッド４０は、自身のコンテキスト番号を新たに取得する。この場合、各スレッド４０は、当該制御装置１８内において他のスレッド４０とは重複しない番号を取得する。

続いて、ステップＳ１２において、各スレッド４０は、アクセスする試験部３２（即ち、リソースとして使用する試験部３２）を備える試験モジュール２０の割当記憶部６２に対して、自身の識別情報（サイト番号およびコンテキスト番号の組）を書き込む。この場合において、各スレッド４０は、割当記憶部６２における先頭から１番目に現れる空きエントリに自身の識別情報を排他的に記憶させる。これにより、各スレッド４０は、異なる２以上のスレッドの間において、同一の試験部３２を重複して使用しないように登録することができる。

続いて、ステップＳ１３において、各スレッド４０は、試験プログラムを実行する。これにより、複数のスレッド４０のそれぞれにおいて試験プログラムが実行されるので、制御装置１８は、複数の試験プログラムを並列に実行することができる。

ステップＳ１３の処理が終了すると、ステップＳ１４において、各スレッド４０は、アクセスした試験部３２を備える試験モジュール２０の割当記憶部６２から、自身の識別情報を削除する。これにより、各スレッド４０は、リソースとして使用していた試験部３２を他のスレッド４０に開放することができる。

続いて、ステップＳ１５において、各スレッド４０は、取得しているコンテキスト番号を開放する。各スレッド４０は、ステップＳ１５の処理を終えると、並列処理を終了する。以上のように、制御装置１８によれば、複数の試験プログラムを並列に実行することができる。

図１５は、複数の試験プログラムを逐次に実行させる場合における、プログラム編集画面８０の一例を示す。編集装置２８は、対応する制御装置１８において実行される複数の試験プログラムの実行順序をユーザの操作に応じて編集することができる。

例えば、編集装置２８は、編集画面８０上に、各試験プログラムの存在を示すアイコン８２を表示する。図１５の例においては、編集装置２８は、編集画面８０上に、第１〜第４の試験プログラムのそれぞれに対応する第１〜第４のアイコン８２−１〜８２−４を表示する。

編集装置２８は、例えば、ユーザによって複数のアイコン８２を直列に接続する操作がされた場合、当該操作を、これら複数のアイコン８２に対応する複数の試験プログラムを逐次に実行すべきことの指示として取得する。図１５の例においては、第１のアイコン８２−１→第２のアイコン８２−２→第３のアイコン８２−３→第４のアイコン８２−４の順に直列に接続する操作がされたので、編集装置２８は、当該操作を、第１の試験プログラム→第２の試験プログラム→第３の試験プログラム→第４の試験プログラムの順にこれらの試験プログラムを逐次に実行すべきことの指示として受け取る。

そして、制御装置１８は、対応する編集装置２８で複数の試験プログラムを逐次に実行すべきことの指示を受けた場合には当該複数の試験プログラムを逐次に実行する。図１５の例においては、制御装置１８は、第１の試験プログラム→第２の試験プログラム→第３の試験プログラム→第４の試験プログラムの順に、これらの試験プログラムを逐次に実行する。このように制御装置１８は、ユーザの操作に応じて複数の試験プログラムを逐次に実行することができる。

図１６は、複数の試験プログラムを並列に実行させる場合における、プログラム編集画面８０の一例を示す。また、編集装置２８は、例えば、ユーザによって複数のアイコン８２を並列に接続する操作がされた場合、当該操作を、これら並列に接続された複数のアイコン８２に対応する複数の試験プログラムを並列に実行すべきことの指示として受け取る。図１６の例においては、第２のアイコン８２−２および第３のアイコン８２−３を並列に接続する操作がされたので、編集装置２８は、第２の試験プログラムおよび第３の試験プログラムを並列に実行すべきことの指示として受け取る。

そして、制御装置１８は、対応する編集装置２８で複数の試験プログラムを並列に実行すべきことの指示を受けた場合には当該複数の試験プログラムを並列に実行する。図１６の例においては、制御装置１８は、第２の試験プログラムおよび第３の試験プログラムを並列に実行する。このように制御装置１８は、ユーザの操作に応じて複数の試験プログラムを並列に実行することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 試験装置、１８ 制御装置、２０ 試験モジュール、２４ 接続部、２６ システム制御部、２８ 編集装置、３２ 試験部、３４ インターフェイス部、４０ スレッド、４２ コア、６２ 割当記憶部、６４ 入出力部、６６ ピンマップテーブル、６８ ＤＵＴマップテーブル、７０ ポインタ記憶部、７２ アンド回路、７４ アクセス部、８０ 編集画面、８２ アイコン、３００ ＤＵＴ

Claims (12)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験する複数の試験部を有する少なくとも１つの試験モジュールと、
   前記複数の試験部の動作を制御する制御装置と、
   を備え、
   前記制御装置は、前記被試験デバイスを試験するための複数の試験プログラムを並列に実行して、前記複数の試験プログラムのそれぞれに割り当てられた前記複数の試験部のそれぞれの動作を並列に制御し、
   前記複数の試験部は、前記被試験デバイスとの間で並列に信号を伝送して、前記被試験デバイスを試験する
   試験装置。
2. 前記制御装置は、互いに独立した試験をする前記複数の試験プログラムを並列に実行する
   請求項１に記載の試験装置。
3. 前記制御装置は、前記複数の試験プログラムのそれぞれに対応して複数のスレッドを並列に実行し、
   前記複数の試験部のそれぞれは、何れか１つのスレッドに割り当てられ、
   前記少なくとも１つの試験モジュールのそれぞれは、前記制御装置から受信したコマンドに応じて、当該コマンドを送信した前記スレッドに割り当てられた試験部にアクセスするインターフェイス部を更に有する請求項２に記載の試験装置。
4. 前記インターフェイス部は、当該試験モジュールが有する前記複数の試験部に割り当てられている前記スレッドを示す識別情報を記憶する割当記憶部を更に有する
   請求項３に記載の試験装置。
5. 前記割当記憶部は、前記識別情報を格納する複数のエントリを含み、
   前記制御装置は、新たな試験プログラムの前記スレッドの実行に先立って、当該スレッドを識別するための識別情報を前記割当記憶部の空きエントリに排他的に記憶させる
   請求項４に記載の試験装置。
6. 前記制御装置は、当該制御装置を示すサイト番号および当該スレッドを示すコンテキスト番号の組を含む前記コマンドを前記試験モジュールへと送信し、
   前記割当記憶部は、当該試験モジュールが有する前記複数の試験部に割り当てられている前記制御装置および前記スレッドの前記サイト番号および前記コンテキスト番号の組により表される前記識別情報を記憶し、
   前記インターフェイス部は、受信した前記コマンドに含まれる前記サイト番号および前記コンテキスト番号の組が、前記割当記憶部に記憶されている前記識別情報に含まれている場合には、前記コマンドを取得する入出力部を更に有する
   請求項５に記載の試験装置。
7. 前記制御装置は、当該制御装置を示すサイト番号および当該スレッドを示すコンテキスト番号の組を含む前記コマンドを前記試験モジュールへと送信し、
   前記インターフェイス部は、受信した前記コマンドによって試験対象として指定される１または複数の被試験デバイスのうちの前記サイト番号および前記コンテキスト番号の組に対応する１または複数の被試験デバイス以外の被試験デバイスへのアクセスをマスクする
   請求項３に記載の試験装置。
8. 前記制御装置は、前記被試験デバイスの１または複数の端子を特定する論理アドレスを含む前記コマンドを前記試験モジュールへと送信し、
   前記インターフェイス部は、当該試験モジュールが有する前記複数の試験部と前記被試験デバイスの端子との接続関係を記憶するピンマップテーブルを更に有し、
   前記入出力部は、取得した前記コマンドに含まれる論理アドレスを前記ピンマップテーブルに供給し、
   前記ピンマップテーブルは、前記論理アドレスを受け取ったことに応じて、前記論理アドレスにより特定される前記被試験デバイスの端子が接続された１または複数の試験部を特定する物理アドレスを出力する
   請求項６に記載の試験装置。
9. 前記インターフェイス部は、
   試験対象となる前記被試験デバイスの端子を特定する物理アドレスの複数の候補であって、前記サイト番号および前記コンテキスト番号の組に対応する前記物理アドレスの複数の候補を記憶し、前記複数の候補のうち前記入出力部が取得した前記コマンドに含まれる前記サイト番号よび前記コンテキスト番号の組に対応した物理アドレスを出力するＤＵＴマップテーブルと、
   前記ピンマップテーブルから出力された物理アドレスにより指定される１または複数の試験部のうち、前記ＤＵＴマップテーブルから出力された物理アドレスにより特定される端子に対応する試験部のみを特定する物理アドレスを出力するアンド回路と、
   を更に有する請求項８に記載の試験装置。
10. 前記インターフェイス部は、前記コマンドに応じて、前記物理アドレスにより特定される１または複数の前記試験部に対してアクセスするアクセス部を更に有する
    請求項８に記載の試験装置。
11. 前記制御装置により実行される前記複数の試験プログラムの実行順をユーザに編集させる編集装置を更に備え、
    前記制御装置は、
    前記編集装置で複数の試験プログラムを並列に実行すべきことの指示を受けた場合には当該複数の試験プログラムを並列に実行し、
    前記編集装置で複数の試験プログラムを逐次に実行すべきことの指示を受けた場合には当該複数の試験プログラムを逐次に実行する
    請求項１に記載の試験装置。
12. 請求項１に記載の試験装置に備えられる試験モジュール。

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