CN116879724B - 一种三维芯片测试优化方法及系统 - Google Patents

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Abstract

本发明公开了一种三维芯片测试优化方法及系统，属于三维芯片测试技术领域。本发明的测试优化方法，包括对原始测试集进行预处理并压缩，将压缩过的测试数据存储进ATE中后由ATE将测试数据移入到被测电路中进行测试，其中包括：利用遗传算法计算三维芯片测试向量的相容性进而对测试向量进行分类；确定三维芯片测试过程中的温度和TAM宽带约束条件；基于温度和TAM宽带约束条件，在三维芯片测试并行路线和三维芯片层之间的串行路线的基础上，利用串行并行联合优化算法通过测试设备实现三维芯片测试。本发明在控制芯片测试时的温度的同时保证测试的效率。

Description

一种三维芯片测试优化方法及系统
技术领域
本发明涉及芯片测试技术领域，具体为一种三维芯片测试优化方法及系统。
背景技术
随着计算机技术的不断发展与进步，传统的二维芯片逐渐的满足不了芯片功能的需求，这就使得三维芯片应运而生。三维芯片是在芯片之间利用TSV技术实现层间垂直互连，三维芯片的立体结构使得它在整个系统芯片中的传输时延、传输带宽、传输性能、系统性能与系统集成度等方面，相比于传统的二维芯片都占据了很大的优势，并且其产品已经普遍应用到医疗、军事和通信等很多领域，并逐渐成为半导体产业发展的必然趋势。
但由于三维芯片采用 TSV 垂直堆叠的集成方式，使得其制作工艺及测试过程具有极高的复杂度。由于三维芯片采用嵌入式IP核复用技术，其测试过程非常复杂，测试成本十分昂贵且测试引脚全部位于最底层晶片上，致使三维芯片的可测试性下降。现有技术中经常采用多核并行测试的方法以减少测试时间，但将使其测试功耗进一步增大。过大的测试功耗可能在芯片中引起局部过热的现象，同时漏电流也会随温度的增长呈指数级增长，会恶化被测芯片的可靠性，甚至直接导致被测芯片被烧毁。因此如何在提高三维芯片的测试效率的同时能够控制芯片测试时的温度就变得至关重要。
发明内容
本发明的目的在于提供一种三维芯片测试优化方法及系统，基于温度和TAM宽带约束条件，合理的对规划测试路线，使之在控制芯片测试时的温度的同时保证测试的效率。
为了解决上述技术问题，本发明提供如下技术方案:一种三维芯片测试优化方法，其步骤包括对原始测试集进行预处理并压缩，将压缩过的测试数据存储进ATE中后由ATE将测试数据移入到被测电路中进行测试，其中，
利用遗传算法计算三维芯片测试向量的相容性进而对测试向量进行分类；
确定三维芯片测试过程中的温度和TAM宽带约束条件；
基于温度和TAM宽带约束条件，在三维芯片测试并行路线和三维芯片层之间的串行路线的基础上，利用串行并行联合优化算法实现三维芯片测试。
根据上述技术方案，所述三维芯片底层向上计算测试向量的相容性，若所述三维芯片相邻层的测试向量相容的，那么相邻层中底层的测量向量称为并行测试向量，相邻层中不相容的测试向量称为串行测量向量。所述向量相容包括同向测试相容和反向测试相容，当识别到是并行测试向量时，并行测试向量对应的相邻两层开始同时测试即并行测试。
根据上述技术方案，所述温度和TAM宽带约束条件为：
；
其中，表示为IP核/>最终分配的TAM宽度，/>表示为TAM总宽度，/>表示t时刻芯片测试过程中的整体温度，/>表示为芯片整体最大限制温度。
根据上述技术方案，所述串行并行联合优化算法步骤包括：
S1、ATE 将分类好的测试向量通过芯片底部的引脚移入三维芯片中，通过层间的TSV 将测试向量移入不同的层，到达层内的测试向量再通过不同的连线移入到对应的IP核进行测试；
S2、以三维芯片最底层为初始层，在三维芯片层内通过循环寄存器，根据测试向量进行初始IP核测试；
S3、根据测试向量通过循环寄存器确定层内和层间下一步的芯片测试的IP核，计算下一步测试时所有IP核的模拟热代价；
S4、将下一步测试的所有IP核的模拟热代价与模拟热代价限制最大值/>进行比较；
若，则判断是否存在并行测试，若存在并行测试下一步中断并行测试，利用荧光素计算公式确定串行测试的IP核；若下一步中不存在并行测试则判断当前测试是否存在并行测试，若存在并行测试下一步中断并行测试，利用荧光素计算公式确定串行测试的IP核，若不存在并行测试则当前测试进入等待状态且散热模块开始工作直至模拟热代价低于/>，则中断状态结束，对中断测试的 IP 核重新进行测试并跳转到步骤 S3 中继续执行，直至三维芯片中所有 IP 核测试完成；
若，则根据测试向量进行下一步的芯片测试，并跳转到步骤S3中继续执行，直至三维芯片中所有IP核测试完成。
根据上述技术方案，所述模拟热代价的表达式为：
；
其中，表示第s步芯片测试的模拟热代价，/>表示在s步测试时所有工作的IP核产生的等效热阻，/>表示第s步芯片测试产生的总功耗，/>表示测试时间。
根据上述技术方案，所述荧光素计算公式表示为：
；
其中，表示荧光素浓度，/>表示IP核i测试后的荧光素浓度，/>代表衰减系数，/>代表IP核i测试的位置，/>代表IP核i在迭代后的目标函数，/>表示为测试时间权重因子，/>表示为模拟热代价因子，/>表示测试时间，/>表示IP核i测试时的模拟热代价。
根据上述技术方案，所述散热模块是通过风扇加快芯片周边的空气流动，带走热量，所述散热模块的工作时间及工作状态是由当前测试对应的热代价决定的。
散热模块可以通过风扇、散热器等进行散热，当热代价小于阈值时，散热模块关闭工作状态，进入等待模式，当热代价大于阈值/>小于阈值/>时，散热模块处于二级工作状态及散热程度属于中等水平，当热代价大于阈值/>时处于一级工作状态，即散热程度最大化状态。
还包括一种三维芯片测试优化系统，包括电源设备，用于向测试设备提供电压；测试设备，与所述电源设备通信连接，用于执行上述方法对三维芯片进行测试。
与现有技术相比，本发明所达到的有益效果是：本发明利用遗传算法计算三维芯片测试向量的相容性，通过测试向量的相容性实现并行测试，同时在温度和TAM宽带约束条件，利用串行并行联合优化算法在控制芯片测试时的温度的同时实现测试路线优化，使之在对芯片高效测试的同时能够一定程度上避免因为测试产生的热量使芯片内部温度升高进而导致芯片损坏。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1是本实施例一种三维芯片测试优化方法的步骤流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供技术方案，一种三维芯片测试优化方法，包括对原始测试集进行预处理并压缩，将压缩过的测试数据存储进自动化测试设备(Automatic Test Equipment,ATE)中后由ATE将测试数据移入到被测电路中进行测试，其中步骤包括：
L1、利用遗传算法计算三维芯片测试向量的相容性进而对测试向量进行分类，具体为从所述三维芯片底层向上计算测试向量的相容性，若所述三维芯片相邻层的测试向量相容的，那么相邻层中底层的测量向量称为并行测试向量，相邻层中不相容的测试向量称为串行测量向量。
L2、确定三维芯片测试过程中的温度和测试访问机制(Test Access Mechanism,TAM)宽带约束条件；所述温度和TAM宽带约束条件为：
M宽带约束条件为：
；
其中，表示为IP核/>最终分配的TAM宽度，/>表示为TAM总宽度，/>表示t时刻芯片测试过程中的整体温度，/>表示为芯片整体最大限制温度。
L3、基于温度和TAM宽带约束条件，在三维芯片测试并行路线和三维芯片层之间的串行路线的基础上，利用串行并行联合优化算法实现三维芯片测试，具体为：
S1、ATE 将分类好的测试向量通过芯片底部的引脚移入三维芯片中，通过层间的TSV 将测试向量移入不同的层，到达层内的测试向量再通过不同的连线移入到对应的知识产权核(Intellectual Property core, IP核)进行测试；
S2、以三维芯片最底层为初始层，在三维芯片层内通过循环寄存器，根据测试向量进行初始IP核测试；
S3、根据测试向量通过循环寄存器确定层内和层间下一步的芯片测试的IP核，计算下一步测试时所有IP核的模拟热代价；所述模拟热代价/>的表达式为：
；
其中，表示第s步芯片测试的模拟热代价，/>表示在s步测试时所有工作的IP核产生的等效热阻，/>表示第s步芯片测试产生的总功耗，/>表示测试时间；
S4、将下一步测试的所有IP核的模拟热代价与模拟热代价限制最大值/>进行比较；
若，则判断是否存在并行测试，若存在并行测试下一步中断并行测试，利用荧光素计算公式确定串行测试的IP核；若下一步中不存在并行测试则判断当前测试是否存在并行测试，若存在并行测试下一步中断并行测试，利用荧光素计算公式确定串行测试的IP核，若不存在并行测试则当前测试进入等待状态且散热模块开始工作直至模拟热代价低于/>，则中断状态结束，对中断测试的 IP 核重新进行测试并跳转到步骤 S3 中继续执行，直至三维芯片中所有 IP 核测试完成；所述散热模块是利用风扇加快芯片周边的空气流动，带走热量，所述散热模块的工作时间及工作状态是由当前测试对应的热代价决定的；
所述荧光素计算公式表示为：
；
其中，表示荧光素浓度，/>表示IP核i测试后的荧光素浓度，/>代表衰减系数，/>代表IP核i测试的位置，/>代表IP核i在迭代后的目标函数，/>表示为测试时间权重因子，/>表示为模拟热代价因子，/>表示测试时间，/>表示IP核i测试时的模拟热代价；
若，则根据测试向量进行下一步的芯片测试，并跳转到步骤S3中继续执行，直至三维芯片中所有IP核测试完成。
还包括另一实施例，一种三维芯片测试优化系统包括：电源设备，用于向测试设备提供电压；测试设备，与所述电源设备通信连接，用于执行上述方法对三维芯片进行测试。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种三维芯片测试优化方法，包括对原始测试集进行预处理并压缩，将压缩过的测试数据存储进ATE中后由ATE将测试数据移入到被测电路中进行测试，其特征在于，
利用遗传算法计算三维芯片测试向量的相容性进而对测试向量进行分类；
确定三维芯片测试过程中的温度和TAM宽带约束条件；
基于温度和TAM宽带约束条件，在三维芯片测试并行路线和三维芯片层之间的串行路线的基础上，利用串行并行联合优化算法实现三维芯片测试；
其中，所述串行并行联合优化算法步骤包括：
S1、ATE 将分类好的测试向量通过芯片底部的引脚移入三维芯片中，通过层间的 TSV将测试向量移入不同的层，到达层内的测试向量再通过不同的连线移入到对应的IP核进行测试；
S2、以三维芯片最底层为初始层，在三维芯片层内通过循环寄存器，根据测试向量进行初始IP核测试；
S3、根据测试向量通过循环寄存器确定层内和层间下一步的芯片测试的IP核，计算下一步测试时所有IP核的模拟热代价；
S4、将下一步测试的所有IP核的模拟热代价与模拟热代价限制最大值/>进行比较；
若，则判断是否存在并行测试，若存在并行测试下一步中断并行测试，利用荧光素计算公式确定串行测试的IP核；若下一步中不存在并行测试则判断当前测试是否存在并行测试，若存在并行测试下一步中断并行测试，利用荧光素计算公式确定串行测试的IP核，若不存在并行测试则当前测试进入等待状态且散热模块开始工作直至模拟热代价低于/>，则中断状态结束，对中断测试的 IP 核重新进行测试并跳转到步骤 S3 中继续执行，直至三维芯片中所有 IP 核测试完成；
若，则根据测试向量进行下一步的芯片测试，并跳转到步骤S3中继续执行，直至三维芯片中所有IP核测试完成。
2.根据权利要求1所述的一种三维芯片测试优化方法，其特征在于，从所述三维芯片底层向上计算测试向量的相容性，若所述三维芯片相邻层的测试向量相容的，那么相邻层中底层的测量向量称为并行测试向量，相邻层中不相容的测试向量称为串行测量向量。
3.根据权利要求1所述的一种三维芯片测试优化方法，其特征在于，所述温度和TAM宽带约束条件为：
；
其中，表示为IP核/>最终分配的TAM宽度，/>表示为TAM总宽度，/>表示t时刻芯片测试过程中的整体温度，/>表示为芯片整体最大限制温度。
4.根据权利要求1所述的一种三维芯片测试优化方法，其特征在于，所述模拟热代价的表达式为：
；
其中，表示第s步芯片测试的模拟热代价，/>表示在s步测试时所有工作的IP核产生的等效热阻，/>表示第s步芯片测试产生的总功耗，/>表示测试时间。
5.根据权利要求1所述的一种三维芯片测试优化方法，其特征在于，所述荧光素计算公式表示为：
；
其中，表示荧光素浓度，/>表示IP核i测试后的荧光素浓度，/>代表衰减系数，/>代表IP核i测试的位置，/>代表IP核i在迭代后的目标函数，/>表示为测试时间权重因子，/>表示为模拟热代价因子，/>表示测试时间，/>表示IP核i测试时的模拟热代价。
6.根据权利要求1所述的一种三维芯片测试优化方法，其特征在于，所述散热模块是通过加快芯片周边的空气流动，带走热量，所述散热模块的工作时间及工作状态是由当前测试对应的热代价决定的。
7.一种三维芯片测试优化系统，其特征在于，包括
电源设备，用于向测试设备提供电压；
测试设备，与所述电源设备通信连接，用于执行权利要求1至6中任一项所述的方法对三维芯片进行测试。
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