JP2000088922A - 半導体集積回路検査装置 - Google Patents

Abstract

(57)【要約】 【課題】 マトリクス回路を設けず、予め実行メモリ上
に複数の被試験ＬＳＩに相当するテストパターンデータ
をソフトウェア的に生成し、並列に測定できるＬＳＩ数
が増加し、対応ピン番号を自由に設定できる半導体集積
回路検査装置を提供する。 【解決手段】 本発明による半導体集積回路装置は、タ
イミング発生部１と、テストパターンメモリ部２と、Ｄ
ＵＴ３と、ドライバ回路４、コンパレータ回路５と、フ
ェイルメモリ部６と、データレベル制御部７、試料用電
源部８、ＤＣ測定ユニット９および負荷回路５０から構
成されている。このうち、ドライバ回路４、コンパレー
タ回路５および負荷回路５０は、ピンエレクトロニクス
カード１０上に形成され、テストヘッド１１に格納され
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同時に複数の半導
体集積回路の電気的特性および機能を試験する並列測定
機能を有する半導体集積回路検査装置に関するものであ
る。

【０００２】

【従来の技術】従来のロジック半導体集積回路（以下、
ＬＳＩとする）用検査装置について、図を参照して説明
する。第６図は、従来のロジックＬＳＩ用検査装置の構
成を示すブロック図である。従来のＬＳＩ検査装置は、
次に示す各部で構成されている。

【０００３】１はタイミング発生部であり、ＬＳＩをテ
ストする信号のタイミングを発生する。２はテストパタ
ーンメモリ部（以下、パターンメモリとする）であり、
ＬＳＩの検査用パターンを蓄える。３は被試験ＬＳＩ
（以下、ＤＵＴとする）である。４は、ドライバ回路で
あり、パターンメモリ２の内容に応じてテスト信号を所
定の電圧レベルに変換し、タイミング発生部１で生成さ
れるタイミングでＤＵＴ３に印加する。

【０００４】５はコンパレータ回路であり、ＤＵＴ３か
らの出力信号をタイミング発生部１で生成されるタイミ
ングで所定の電圧レベルと比較し、テスト信号を生成
し、パターンメモリ２に格納される期待値データと比較
判定する。６はフェイルメモリ部であり、テストパター
ンアドレスに応じた比較判定結果を記憶する。７はデー
タレベル制御部であり、上記所定電圧レベルを制御す
る。

【０００５】８は試料電源部であり、ＤＵＴ３に電源を
供給する。９はＤＣ測定部である。ドライバ回路４とコ
ンパレータ回路５とは、ピンエレクトロニクスカード
（以下、ＰＥとする）１０上に形成され、テストベッド
１１に格納されている。また、ＰＥ１０は並列制御回路
１２を介してパターンメモリ２と接続されるとともにタ
イミング発生部１、データレベル制御部７、フェイルメ
モリ部６と接続されている。

【０００６】タイミング発生部１、パターンメモリ２、
フェイルメモリ部６、データレベル制御部７、試料電源
部８、ＤＣ測定部９、並列制御回路１２はテストプロセ
ッサ部（以下、プロセッサとする）１８でテストプログ
ラムに応じて制御される。また、１４はプログラムメモ
リであり、テストプロセッサ部１３が実行する制御プロ
グラム並びにテストプログラムを格納する。２０は外部
記憶機器であり、テストプログラム並びにテストパター
ンを格納する。

【０００７】次に、第７図は、パターンメモリ２の構成
を示すブロック図である。この図において、１５は低速
な大容量メモリであり、１６は高速な実行メモリであ
る。１７はメモリ制御部であり、大容量メモリ１５と実
行メモリ１６との制御を行う。１８および１９はレジス
タであり、それぞれメモリ１６、１７のピン番号を指定
するデータが格納されている。

【０００８】第８図は、並列制御回路の構成を示すブロ
ック図である。並列制御回路１２は、図８に示すマトリ
クス回路で構成され、パターンメモリ２とＰＥ１０を接
続し、被測定ＬＳＩの並列測定個数に応じて、２個同時
測定時には２つのＰＥ１０と接続され、４個同時測定時
には、４つのＰＥ１０と接続される。ＤＴ２、ＤＴ４は
それぞれ２個、４個並列測定時にアクティブとなる制御
信号である。２１はノア回路であり、制御信号ＤＴ２と
制御信号ＤＴ４との論理和を演算し、演算結果の反転信
号を出力する。

【０００９】次に、図６、７および８に示すＬＳＩ検査
装置の動作を第９図に示すフローチャートを参照して説
明する。ステップＳ１０１において、テストプロセッサ
部１３は、テストプログラムとテストパターンを外部記
憶機器２０から読み込み、それぞれのデータをプログラ
ムメモリ１８ならびに大容量メモリ１５へ書き込む。

【００１０】次に、ステップＳ１０において、テストプ
ロセッサ部１３は、外部からの指示により、読み込まれ
たテストプログラムに従い、以下の処理を実行する。ス
テップＳ１０２において、テストプロセッサ部１３は、
テストプログラムの内容に応じて、タイミング、電圧を
所定の値にすべくタイミング発生部１、データレベル制
御部７、試料電源部８、ＤＣ測定部９を制御し、大容量
メモリ１５に記憶されているテストパ夕一ンに基づきＤ
ＵＴ３に対するテストを実行する。

【００１１】次に、ステップＳ１２において、大容量メ
モリ１５上のテストパターンは、実行メモリ１６に複写
され、ＤＵＴ３に対するテストに用いられる。このステ
ップＳ１２における複写の動作を詳細に説明する。ま
ず、ステップＳ１０３において、テストプロセッサ部１
３は、最初にメモリ制御部１７を介してレジスタ１８に
複写したいパターンデータのピン番号のデータを書き込
む。そして、テストプロセッサ部１３は、レジスタ１９
にレジスタ１８に書き込まれたのと同一のピン番号のデ
ータを書き込む。

【００１２】次に、ステップＳ１０４において、テスト
プロセッサ部１３は、レジスタ１８に記憶されているピ
ン番号のデータが示す領域にあるテストパターンデータ
を大容量メモリ１５から読み出す。そして、テストプロ
セッサ部１３は、レジスタ１９に記憶されているピン番
号のデータが示す実行メモリ１６の所定の領域にに書き
込む。

【００１３】次に、ステップＳ１０５において、テスト
プロセッサ部１３は、必要なピン数分のテストパターン
データが実行メモリ１６へ書き込まれたかどうかの確認
を行う。ステップＳ１０５において、テストプロセッサ
部１３が必要なピン数分のテストパターンデータが実行
メモリ１６へ書き込まれたことを確認した場合、処理は
ステップＳ１０７へ進められる。

【００１４】一方、ステップＳ１０５において、テスト
プロセッサ部１３が必要なピン数分のテストパターンデ
ータが実行メモリ１６へ書き込まれていないことを確認
した場合、処理はステップＳ１０６へ進められる。次
に、ステップＳ１０６において、テストプロセッサ部１
３は、順次、レジスタ１８およびレジスタ１９に記憶さ
れているピン番号をインクリメントし、ステップＳ１０
３へ処理を進める。

【００１５】次に、ステップＳ１０７において、テスト
プロセッサ部１３は、テストパターンの実行段階で、こ
のテストパターンの内容はパターンメモリ２からＰＥ１
０に送る。これにより、あらかじめタイミング発生部１
およびデータレベル制御部７に設定された電圧とタイミ
ングとでＤＵＴ３にドライバ回路４から電気信号が印加
される。

【００１６】次に、ステップＳ１０８において、ドライ
バ回路４から印加された電気信号に応じてＤＵＴ３は、
動作させられ、結果として出力信号を応答する。そし
て、コンパレータ回路５は、この出力信号とデータレベ
ル制御部７で設定された電圧とを比較し、その結果とパ
ターンメモリ２の内容との比較判定を行う。

【００１７】次に、ステップＳ１０９において、テスト
プロセッサ部１３は、比較判定内容が一致しない場合
に、ＤＵＴ３を不良と判定する。そして、テストプロセ
ッサ部１３は、得られたＤＵＴ３の不良情報をフェイル
メモリ６に書きみ、処理をステップＳ１１０へ進める。

【００１８】次に、ステップＳ１１０において、テスト
プロセッサ部１３は、一連のテスト動作が完結したかど
うかの確認を行う。ここで、ステップＳ１１０におい
て、テストプロセッサ部１３によりプログラムが終了し
ていないと判断された場合、処理は終了する。一方、ス
テップＳ１１０において、テストプロセッサ部１３がプ
ログラムが終了していないと判断した場合、処理はステ
ップＳ１１１へ進められる。

【００１９】次に、ステップＳ１１１において、テスト
プロセッサ部１３は、新たなテスト条件でテスト動作を
行うべく、テストプログラムの次の命令を解読し、新た
なタイミング、電圧をタイミング発生部１、データレベ
ル制御部７、試料電源部８、ＤＣ測定部９を設定し、テ
ストパターンを実行する。ここで、既に実行メモリ１６
上にテストパターンが複写されている場合、テストプロ
セッサ部１３は、大容量メモリ１５からテストパターン
を複写せずにテストのみを実行する。

【００２０】また、実行メモリ１６上にテストパターン
が存在しない場合に限り、テストプロセッサ部１３は、
大容量メモリ１５からパターンデータを大容量メモリ１
５へ複写する。こうして、テストプロセッサ部１３は、
プログラムが続く限り、上述した一連の動作フローを繰
り返す。

【００２１】次に、２個並列測定動作の場合を説明す
る。ここで第１の被測定ＬＳＩをＤＵＴ３ａ、第２の被
測定ＬＳＩをＤＵＴ３ｂとする。この場合、２個並列測
定時には、制御信号２１がアクティブとなり、パターン
メモリ２は２箇所のＰＥ１１と接続され、例えば２５６
ピンシステムの場合、１番ピンＰ１とともに１２９番ピ
ンＰ１２９と接続、同時に２番ピンＰ２は１２０番ピン
Ｐ１２０と接続され、８番ピンＰ８→１２１番ピンＰ１
２１、・・・・、１２８番ピンＰ１２８→２５６番ピン
Ｐ２５６に接続される。その結果、ＤＵＴ３ａは、１番
ピンＰ１〜１２８番ピンＰ１２８に接続され、ＤＵＴ３
ｂは１２９番ピンＰ１２９〜２５６番ピンＰ２５６に接
続される。

【００２２】そして、１個測定時と同様にパタンメモリ
２の内容に応じて、ＤＵＴ３ａ、ＤＵＴ３ｂともに信号
が供給されると共に、それぞれの出力結果に関してもパ
タンメモリ２の内容と比較判定され、不良結果がフェイ
ルメモリ６に書き込まれる。同様にして、４個並列測定
の場合には、制御信号２２がアクティブとなり、１番ピ
ンＰ１とともに６５番ピンＰ６５、１２９番ピンＰ１２
９、１９３番ピンＰ１９３にも接続され、それぞれパタ
ーンメモリ２と接続され、１個測定の場合と同様な測定
が４個の場合も同時に可能となる。

【００２３】

【発明が解決しようとする課題】上述したように、従来
の半導体集積回路検査装置は、マトリクス回路からなる
並列制御回路においてハードウェア的にパターンメモリ
とＰＥとを接続することにより、並列測定を実現してい
るため、並列測定時のピン番号の割付が固定となってい
た。すなわち、上述の２５６ピンシステムで、２個同時
測定時の場合には、半導体集積回路検査装置のピンの１
番ピンＰ１と１２９番ピンＰ１２９がペアとなり、順
次、２番ピンＰ２→１３０番ピンＰ１３０、・・・、１
２８番ピンＰ１２８→２５６番ピンＰ２５６と対応して
いる。

【００２４】その結果、１個測定時には、ドライバ回路
とコンパレータ回路とからソケットまでの配線が最適
（例えば、最小距離）となっていても、複数個測定時に
は、最適とならない。また、場合によっては配線同士が
交差するため、テストボードの配線層を増やす必要があ
り、さらに、配線にケーブル等を用いる必要がある。特
に、半導体集積回路がウェハー状態である場合の測定で
は、さらにプローブカード上の二一ドルの制限から、よ
り測定環境における制約が大きい。

【００２５】また、パターンメモリとＰＥとの接続をハ
ードウェア的に実現しているため、実装されるピン数に
応じて柔軟に並列測定個数を変更することが困難であ
る。例えば、１２８ピンシステムでは、２個並列の場合
には６４ピン単位、４個並列の場合には８２ピン単位に
パターンメモリとＰＥとの接続を変更する必要があり、
２５６ピンシステムとハードウェアの接続とを変更しな
ければならないと云う制約がある。さらに、メモリテス
タの用に並列測定個数をもっと増やす場合には、並列制
御回路での接続数が増えるため高価になると云う欠点が
ある。

【００２６】本発明はこのような背景の下になされたも
ので、マトリクス回路を設けることなく、予め実行メモ
リ上に複数の被試験ＬＳＩに相当するテストパターンデ
ータをソフトウェア的に生成し、並列に測定できる半導
体集積回路数を増加させ、対応するピン番号を自由に設
定できる半導体集積回路検査装置を提供することにあ
る。

【００２７】

【課題を解決するための手段】請求項１記載の発明は、
半導体集積回路検査装置において、半導体集積回路の動
作テストに用いられるテストパターンを記憶する第１の
パターンメモリと、前記動作テスト時に前記第１のテス
トパターンから被測定半導体集積回路の端子に与えるテ
ストパターンを読みだし、読み出された前記テストパタ
ーンを所定の領域に記憶する第２のパターンメモリと、
この第２のパターンメモリに記憶される被測定半導体集
積回路の所定の端子に対応するテストパターンに基づ
き、前記被測定半導体集積回路の動作テストを行うテス
ト信号を生成し、生成された前記テスト信号を前記被測
定半導体集積回路の前記所定の端子へ出力するドライバ
回路と、前記テスト信号に基づき前記被測定半導体集積
回路の端子から出力されるテスト結果パターンと前記第
２のパターンメモリに記憶されている期待値パターンと
を比較し、比較結果として一致および不一致のいずれか
を示す判定信号を出力するコンパレータ回路とを具備す
ることを特徴とする。

【００２８】請求項２の発明は、請求項１記載の半導体
集積回路検査装置において、複数の半導体集積回路の試
験を同時に行う場合、前記第２のパターンメモリが複数
の半導体集積回路に対応して前記第１のパターンメモリ
に記憶されているテストパターンを読みだし、読み出し
たテストパターンを対応する領域へ記憶させることを特
徴とする。

【００２９】請求項３記載の発明は、請求項１または請
求項２記載の半導体集積回路検査装置において、前記の
第２のパターンメモリの前記領域アドレスを指定するレ
ジスタと、前記半導体集積回路の前記端子の番号のデー
タを記憶させる第１のメモリ領域とを具備し、前記第１
のパターンメモリの情報を前記第２のパターンメモリ複
写する時に前記メモリ領域の前記データを参照すること
を特徴とする。

【００３０】請求項４記載の発明は、請求項３記載の半
導体集積回路検査装置において、複数の半導体集積回路
を同時に試験する場合、複数の半導体集積回路それぞれ
に対応する前記第１のメモリの領域に半導体集積回路の
端子の番号のデータが記憶させられ、前記第１のパター
ンメモリの情報を前記第２のパターンメモリ複写する際
に前記第１のメモリ領域の前記データが参照されること
を特徴とする。

【００３１】請求項５記載の発明は、請求項１記載の半
導体集積回路検査装置において、被測定半導体集積回路
の端子番号のデータと前記第１のメモリパターンの複数
の端子番号のデータとが記憶される第２のメモリを具備
し、前記第２のメモリに記憶されているそれぞれの端子
番号のデータを参照し、半導体集積回路検査装置に接続
される複数のテストパターンが蓄積されている外部記憶
機器から所定のテストパターンを前記第１のパターンメ
モリの対応する領域に複写し、複数の半導体集積回路を
同時に検査することを特徴とすることを特徴とする。

【００３２】請求項６記載の発明は、請求項１記載の半
導体集積回路検査装置において、複数のテストパターン
に対して、被測定半導体集積回路のピン番号とともに前
記パターンの複数のピン番号を記憶する第３のメモリを
具備し、前記第３のメモリに記憶されているそれぞれの
端子番号のデータを参照し、半導体集積回路検査装置に
接続される複数のテストパターンが蓄積されている外部
記憶機器から所定のテストパターンを読み出し、テスト
プログラムの内容に基づき順番を入れ替えつつ、前記第
１のパターンメモリの対応する領域にこのテストパター
ンを複写することを特徴とする。

【００３３】請求項７記載の発明は、請求項１記載の半
導体集積回路検査装置において、複数のテストパターン
に対して、被測定半導体集積回路のピン番号とともに前
記パターンの複数のピン番号を記憶する第３のメモリを
具備し、前記第３のメモリに記憶されているそれぞれの
端子番号のデータを参照し、半導体集積回路検査装置に
接続される複数のテストパターンが蓄積されている外部
記憶機器から複数のテストパターンを読み出し、第１の
テストパターンで使用されるピン番号及び第２のテスト
パターンで使用されるピン番号とを比較し、重なるピン
番号が無いと判定された場合、前記第１のパターンメモ
リの対応する領域にこの第１のテストパターンを複写
し、かつ、この第１のパターンメモリの対応する同一領
域に前記第２のテストパターンを複写し、また重なるピ
ン番号があると判定された場合、第３のテストパターン
で使用されるピン番号と前記第１のテストパターンで使
用されるピン番号との比較を行うことを特徴とする。

【００３４】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる半導体集積回路検査装置の構成を示すブロック図で
ある。この図において、従来例と同様に、一実施形態
は、タイミング発生部１と、テストパターンメモリ部２
と、ＤＵＴ３と、ドライバ回路４、コンパレータ回路５
と、フェイルメモリ部６と、データレベル制御部７、試
料用電源部８、ＤＣ測定ユニット９および負荷回路５０
から構成されている。このうち、ドライバ回路４、コン
パレータ回路５および負荷回路５０は、ＰＥ１０上に形
成され、テストヘッド１１に格納されている。

【００３５】ドライバ回路４は、テストプロセッサ部１
３のデータレベル選択部７から読み出すしきい値電圧デ
ータＶＩＨおよびしきい値電圧データＶＩＬが入力さ
れ、この与えられたデータの電圧レベルに変換し、タイ
ミング発生部１で生成されるタイミングでＤＵＴ３へ印
加する。また、ドライバ回路４は、テストプロセッサ部
１３からの制御信号Ｉ／Ｏ-ＣＯＮＴＲＯＬおよびテス
トパターンメモリ部２から読み出されるパターンメモリ
データ信号ＤＲＶ-Ｈ／Ｌにより、ＤＵＴ３に対して与
える信号レベルを「Ｈ」または「Ｌ」いずれかとするか
が制御される。

【００３６】コンパレータ回路５は、テストプロセッサ
部１３のデータレベル選択部７から読み出すしきい値電
圧データＶＯＨおよびしきい値電圧データＶＯＬが入力
され、ドライバ回路４の出力する駆動信号に基づき出力
されるＤＵＴ３の出力信号が「Ｈ」または「Ｌ」のいず
れかであるかをタイミング発生部１で生成されるタイミ
ングにおいて判定し、判定結果を出力信号ＣＯＭＰ-Ｄ
ＡＴＡ-Ｈおよび出力信号ＣＯＭＰ-ＤＡＴＡ-Ｌとして
出力する。また、コンパレータ回路５は、この判定結果
を受けてパターンメモリ部２に記憶されている期待値デ
ータと比較する。

【００３７】負荷回路５０は、与えられる負荷電流およ
びしきい値電圧をデータレベル選択部７から読み出され
る入力電流値データＩＩＬ、入力電流値データＩＩＨお
よびしきい値電圧データＶＴに基づきＤＵＴ３ヘ与え
る。

【００３８】また、ＰＥ１０は、直接にテストパターン
メモリ部２と接続されるとともに、タイミング発生部
１、データレベル制御部７、フェイルメモリ部６とも接
続されている。タイミング発生部１、パターンメモリ
２、フェイルメモリ部６、データレベル制御部７、試料
電源部８、ＤＣ測定部ユニット９は、プロセッサ１３に
よりテストプログラムに応じて制御される。また、１４
はプログラムメモリでありテストプロセッサ部１３が実
行する制御プログラム並びにテストプログラムを格納す
る。

【００３９】２０は外部記憶機器であり、テストプログ
ラム並びにテストパターンを格納する。パターンメモリ
２は、図７に示すように低速な大容量メモリ１５と高速
な実行メモリ１６、メモリ制御部１７から構成されてい
る。また、１８、１９はレジスタであり、それぞれメモ
リ１５、１６のピン番号を指定するデータが記憶されて
いる。また、２８はピン番号メモリであり、実行メモリ
１６の複数の複写先ピン番号が記憶されている。

【００４０】ここで制御の流れを第２図に示すフローチ
ャートを参照して説明する。しかしながら、ＤＵＴ３を
１個測定の場合には、従来の制御の流れと相違がないた
め、これを省略する。ここでは、特にＤＵＴ３の並列測
定の場合についての説明を行う。まず、図に示すピン番
号メモリ２３を使用しない状態において、従来と同一に
ＬＳＩを２個並列測定動作が可能であることを説明す
る。この場合、従来の治工具がそのまま使用でき軽微な
ソフトウェアの変更で対応できる。

【００４１】ここで、第１の被測定ＬＳＩをＤＵＴ３
ａ、第２の被測定ＬＳＩをＤＵＴ３ｂとする。ステップ
１０１において、テストプロセッサ部１３は、テストプ
ログラムとテストパ夕一ンとを外部記憶機器２０から読
み込み、それぞれプログラムメモリ１４ならびに大容量
メモリ１５に書き込む。

【００４２】次に、ステップＳ１０ａにおいて、テスト
プロセッサ部１３は、外部からの指示により、読み込ま
れたテストプログラムに従い、以下の処理を実行する。

【００４３】ステップＳ１０２において、そして、テス
トプロセッサ部１３は、テストプログラムの内容に基づ
き、タイミング、電圧を所定の値にすべくタイミング発
生部１、データレベル制御部７、試料電源部８、ＤＣ測
定部９を制御し、大容量メモリ１５に記憶されているテ
ストパ夕一ンに基づきＤＵＴ３に対するテストを実行す
る。

【００４４】次に、ステップＳ１２ａにおいて、テスト
プロセッサ部１３は、テストパターンの実行時点では、
上述した大容量メモリ１５から実行メモリ１６の複数領
域にテストパターンを複写する。このステップＳ１２ａ
における複写の動作を詳細に説明する。ステップＳ１０
３ａにおいて、テストパターンデータが複写される動作
は、１個測定と同様にして、テストプロセッサ部１３が
ＤＵＴ３ａ用のテストパターンデータを大容量メモリ１
５から読み込み、実行メモリ１６に書き込む。すなわ
ち、複写元のピン番号をレジスタ１８に書き込み、複写
先の同一のピン番号をレジスタ１９に書き込む。

【００４５】次に、ステップＳ１０３ｂにおいて、テス
トプロセッサ部１３は、ＤＵＴ３ｂ用のテストパ夕一ン
データをＤＵＴ３ａと同様にして大容量メモリ１５から
読み込まれるテストパターンデータを実行メモリ１６に
書き込むが、このときレジスタ１９の再上位ビット（ｂ
６）を「１」にセットする。このレジスタ１９の再上位
ビット（ｂ６）を「１」にセットする実現方法である
が、ソフトウェア的に処理する場合には、図２のフロー
チャートに示すように、レジスタ１８の内容に加算され
た結果をレジスタ１９に書き込むことにより実現でき
る。

【００４６】すなわち、テストプロセッサ部１３が［レ
ジスタ１８の内容］＋［１００００００］→［レジスタ
１９］の演算を行うことで実現される。ここで、ハード
ウェア的に回路を付加することも可能であるが、後述す
るピン番号を任意に設定する際の制限となるため好まし
くない。これにより、例えば、大容量メモリ１５上の１
番ピンＰ１のデータは、レジスタ１９のビットｂ６が
「１」となっている。

【００４７】このため、ステップＳ１０４において、大
容量メモリ１５上の１番ピンＰ１のデー夕は、実行メモ
リ１６上の１２９番ピンＰ１２９に書き込まれることと
なり、実行メモリ１６上の１番ピンＰ１とともに１２９
番ピンＰ１２９ヘもデータが書き込まれる。

【００４８】次に、ステップＳ１０５において、テスト
プロセッサ部１３は、ＤＵＴ３ａおよびＤＵＴ３ｂ共に
必要なピン数分のテストパターンデータが実行メモリ１
６へ書き込まれたかどうかの確認を行う。

【００４９】ステップＳ１０５において、テストプロセ
ッサ部１３が必要なピン数分のテストパターンデータが
実行メモリ１６へ書き込まれたことを確認した場合、処
理はステップＳ１０７へ進められる。

【００５０】一方、ステップＳ１０５において、テスト
プロセッサ部１３が必要なピン数分のテストパターンデ
ータが実行メモリ１６へ書き込まれていないことを確認
した場合、処理はステップＳ１０６へ進められる。

【００５１】次に、ステップＳ１０６において、テスト
プロセッサ部１３は、順次、レジスタ１８およびレジス
タ１９に記憶されているＤＵＴ３ａおよびＤＵＴ３ｂの
ピン番号をインクリメントし、ステップＳ１０３へ処理
を進める。

【００５２】次に、ステップＳ１０７において、テスト
プロセッサ部１３は、テストパターンの実行段階で、こ
のテストパターンの内容はパターンメモリ２からＰＥ１
０に送る。これにより、あらかじめタイミング発生部１
およびデータレベル制御部７に設定された電圧とタイミ
ングとでＤＵＴ３ａおよびＤＵＴ３ｂの対応するピンへ
ドライバ回路４から電気信号が印加される。

【００５３】次に、ステップＳ１０８において、ドライ
バ回路４から印加された電気信号に応じてＤＵＴ３ａお
よびＤＵＴ３ｂは、動作させられ、結果として出力信号
を応答する。そして、コンパレータ回路５は、この出力
信号とデータレベル制御部７で設定された電圧とを比較
し、その結果とパターンメモリ２の内容との比較判定を
行う。すなわち、１２９番ピンＰ１２９は、ＤＵＴ３ｂ
の１番ピンと接続されていることから、ＤＵＴ３ａと同
一な信号が印加される。

【００５４】次に、ステップＳ１０９において、テスト
プロセッサ部１３は、比較判定内容が一致しない場合
に、ＤＵＴ３ａだけでなくＤＵＴ３ｂの出力信号につい
ても比較判定され、フェイルメモリ部１７に書き込まれ
る。そして、テストプロセッサ部１３は、得られたＤＵ
Ｔ３ａおよびＤＵＴ３ｂの不良情報をフェイルメモリ６
に書き込み、処理をステップＳ１１０へ進める。

【００５５】次に、ステップＳ１１０において、テスト
プロセッサ部１３は、一連のテスト動作が完結したかど
うかの確認を行う。ここで、ステップＳ１１０におい
て、テストプロセッサ部１３によりプログラムが終了し
ていないと判断された場合、処理は終了する。一方、ス
テップＳ１１０において、テストプロセッサ部１３がプ
ログラムが終了していないと判断した場合、処理はステ
ップＳ１１１へ進められる。

【００５６】次に、ステップＳ１１１において、テスト
プロセッサ部１３は、新たなテスト条件でテスト動作を
行うべく、テストプログラムの次の命令を解読し、新た
なタイミング、電圧をタイミング発生部１、データレベ
ル制御部７、試料電源部８、ＤＣ測定部９を設定し、テ
ストパターンを実行する。ここで、既に実行メモリ１６
上にテストパターンが複写されている場合、テストプロ
セッサ部１３は、大容量メモリ１５からテストパターン
を複写せずにテストのみを実行する。

【００５７】また、実行メモリ１６上にテストパターン
が存在しない場合に限り、テストプロセッサ部１３は、
大容量メモリ１５からパターンデータを大容量メモリ１
５へ複写する。こうして、テストプロセッサ部１３は、
プログラムが続く限り、上述した一連の動作フローを繰
り返す。

【００５８】以上のことから、ＤＵＴ３ａ、ＤＵＴ３ｂ
それぞれについて同時にテストが可能となる。同様にし
て、４個並列動作の場合には、レジスタ１９のｂ５ビッ
トおよびｂ６ビットをそれぞれ「１」にセットすること
により、大容量メモリ１５の１番ピンＰ１〜６４番ピン
Ｐ６４のテストパターンデータは、実行メモリ１６の１
番ピンＰ１〜６４番ピンＰ６４の領域となる。また、
（ｂ５、ｂ６）＝（１、０）では、６５番ピンＰ６５〜
１２８番ピンＰ１２８、（ｂ５、ｂ６）＝（０、１）で
は１２９番ピンＰ１２９〜１９２番ピンＰ１９２、（ｂ
５、ｂ６）＝（１、１）では１９８番ピンＰ１９８〜２
５６番ピンＰ２５６に書き込まれ、それぞれ各ＤＵＴ３
に接続され、２個並列測定の場合と同様にして測定可能
となる。

【００５９】次に、ピン番号メモリ２３を用いて、ピン
番号を任意設定する場合について説明する。動作のフロ
ーチャートを第３図に示すとともに、ピン番号メモリ２
３には、予め以下の表１に示す、複写元ピン番号と複写
先ピン番号が書かれているものとする。ここで複写元ピ
ン番号は、大容量メモリ１５のピン番号であり、複写先
ピン番号は実行メモリ１６のピン番号である。

【００６０】

【表１】

【００６１】ステップＳ１０１において、テストプロセ
ッサ部１３は、テストプログラムとテストパターンを外
部記憶機器２０から読み込み、それぞれのデータをプロ
グラムメモリ１８ならびに大容量メモリ１５へ書き込
む。

【００６２】そして、テストパターンの実行段階（ステ
ップＳ１０ｂ）では、大容量メモリ１５の内容がテスト
プロセッサ部１３により実行メモリ１６に複写される
（ステップＳ１２ｂ）訳であるが、まずテストプロセッ
サ部１３はピン番号メモリ２３の内容を読み込む（ステ
ップＳ２００）。次に、複写元ピン番号がレジスタ１８
に書き込まれる（ステップＳ２０１）。

【００６３】そして、ピン番号メモリ２３の複写元ピン
番号に対応する複写先ピン番号がテストプロセッサ部１
３へ読み込まれる（ステップＳ２０２）。次に、最初の
複写先のピン番号がテストプロセッサ部１３によりレジ
スタ１９に書き込まれる（ステップＳ２０３）。すなわ
ち、１番ピンＰ１のデータがそれぞれのＤＵＴ３に対応
してレジスタ１９へ書き込まれる。

【００６４】次に、ステップＳ２０４において、レジス
タ１８で指定される大容量メモリ１５の内容を読み込
み、レジスタ１９で指定される実行メモリ１６に複写す
る。そして、ピン番号メモリ２３の複写先ピンリストに
残りのピン番号があることが確認された場合（ステップ
Ｓ２０５）、レジスタ１８の内容はそのままにして、２
番目の複写先ピン番号をレジスタ１９に書き込む（ステ
ップＳ２０３）。そして、テストプロセッサ１３は、レ
ジスタ１８で指定される大容量メモリ１５の内容を読み
込み、レジスタ１９で指定される実行メモリ１６に複写
する（ステップＳ２０４）。

【００６５】次に、ステップＳ２０７において、ピン番
号メモリ２３における複写元ピンのリストに残りが有る
かどうかの確認が行われる。ここで、ピン番号メモリ２
３における複写元ピンのリストに残りが有ると判定され
た場合（ステップＳ２０７）、テストプロセッサ１３
は、処理をステップＳ２０８へ進める。そして、ステッ
プＳ２０８において、テストプロセッサ１３は、新たな
複写元ピン番号をピン番号メモリ２３から読み込み、レ
ジスタ１８に書き込む（ステップＳ２０１）。

【００６６】次に、ステップＳ２０９において、テスト
プロセッサ部１３は、比較判定内容が一致しない場合
に、ＤＵＴ３ａだけでなくＤＵＴ３ｂの出力信号につい
ても比較判定され、フェイルメモリ部６に書き込まれ
る。そして、テストプロセッサ部１３は、得られたＤＵ
Ｔ３ａおよびＤＵＴ３ｂの不良情報をフェイルメモリ６
に書き込み（ステップＳ２１０）、処理をステップＳ２
１１へ進める。

【００６７】次に、ステップＳ２１１において、テスト
プロセッサ部１３は、一連のテスト動作が完結したかど
うかの確認を行う。ここで、ステップＳ２１１におい
て、テストプロセッサ部１３によりプログラムが終了し
ていないと判断された場合、処理は終了する。一方、ス
テップＳ２１１において、テストプロセッサ部１３がプ
ログラムが終了していないと判断した場合、処理はステ
ップＳ２１２へ進められる。

【００６８】次に、ステップＳ２１２において、テスト
プロセッサ部１３は、新たなテスト条件でテスト動作を
行うべく、テストプログラムの次の命令を解読し、新た
なタイミング、電圧をタイミング発生部１、データレベ
ル制御部７、試料電源部８、ＤＣ測定ユニット９を設定
し、テストパターンを実行する。ここで、既に実行メモ
リ１６上にテストパターンが複写されている場合、テス
トプロセッサ部１３は、大容量メモリ１５からテストパ
ターンを複写せずにテストのみを実行する。

【００６９】このようにして、大容量メモリ１５の１番
ピンの内容が実行メモリ１６の１６番ピンに書き込まれ
る。同様にして、一つの複写元ピン番号に対応する複写
先ピン番号の全てに対して、テストパターンを実行メモ
リ１６に書き込む。そうして、大容量メモリ１５の１番
ピンＰ１の内容は、実行メモリ１６の１番ピンＰ１、１
６番ピンＰ１６、１２８番ピンＰ１２８、１４０番ピン
Ｐ１４０それぞれに書き込まれる。

【００７０】そして、テストプロセッサ１３は、処理を
ステップ、複写先ピン番号をレジスタ１９に書き込むこ
とにより、大容量メモリ１５の２番ピンＰ２の内容が実
行メモリ１６の３番ピンＰ３に複写され、１８番ピンＰ
１８、１３０番ピンＰ１３０、１５２番ピンＰ１５３に
ついても順次複写される。同様にして、全ての複写元ピ
ン番号のテストパターンが複写先ピン番号で示される実
行メモリに複写されるまで処理は繰り返される。

【００７１】こうして、必要なピン数分のテストパター
ンデータが大容量メモリ１５から実行メモリ１６に複写
される。この一連の動作は、ソフトウェアで処理され、
実行メモリ１６にデータが複写された以降の動作は上述
の動作と差はない。以上のようにして、ピン番号メモリ
２３を参照しつつ、テストパターンを大容量メモリ１５
から実行メモリ１６へ複写することにより、テストヘッ
ド内の物理的なピン配置に制限受けることなく、容易に
任意なピン番号の並列測定が可能となる。

【００７２】なお、ピン番号メモリ２３は、独立なメモ
リとして設けることも可能であるが、テストプロセッサ
部１３が実行する制御プログラム並びにテストプログラ
ムを格納するプログラムメモリ１４上の一領域に設ける
ことが汎用的である。その場合には、予めテストプログ
ラム、テストパターンとともに対応するピン番号を示す
データを同時に読み込むことが必要であり、表ｌに示す
データをファイルとして作成し、読み込むとともにプロ
グラムメモリ１４上ピン番号メモリ２３として生成す
る。

【００７３】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。次に、図４およ
び図５を参照し、本発明による第２の実施形態について
説明する。図４は、第２の実施形態の構成を示すブロッ
ク図である。

【００７４】ピン番号メモリ２３とピン対応メモリ２４
との違いを除いて図１に示す一実施形態の構成要件と相
違点はない。また、図５は、第２の実施形態の動作を示
すフローチャートである。図４において、第２の実施形
態は、外部記憶機器２０から読み込まれるテストパター
ン（ステップＳ３０１）のピン番号データと大容量メモ
リ１５のピン番号データとの対応を示すピン対応メモリ
２４を設けている。

【００７５】そして、テストパターンを外部記憶機器２
０から読み込む場合にメモリ２４を参照しつつ、大容量
メモリ１５に書き込む（ステップＳ３０２）。表２に一
例を示すが、大容量メモリ１５のピン番号先の複数領域
に書き込むことにより、実行時にはそのまま実行メモリ
１６に複写され実行される（ステップＳ３０３）。

【００７６】すなわち、表２の複写先ピン番号が大容量
メモリ１５のピン番号を指定するレジスタ１８に書かれ
（ステップＳ３０４）、そのピン番号に外部から読み込
まれるテストパターンが書き込まれることになる（ステ
ップＳ３０５）。書き込まれた後の動作は、従来の検査
装置の動作と相違はなく、テストヘッド内の物理的なピ
ン配置に制限受けることなく、容易に任意なピン番号の
並列測定が可能となる（ステップＳ３０６〜ステップＳ
３１２）。

【００７７】また、上述したピン対応メモリ２４は、既
述のピン番号メモリ２３と兼用することも可能であり、
またプログラムメモリ１４上に形成することも、独立し
たメモリ領域に生成し、両者を使い分けることも可能で
ある。

【００７８】

【表２】

【００７９】次に、本発明による第３の実施形態につい
て説明する。テストパターンを格納する手順は、実施形
態１と同様である。ここで、表３はテストプログラムの
例と大容量メモリ１５に格納されるテストパターン（Ｐ
ａｔ１〜Ｐａｔ４）である。実施形態１と同様にして、
大容量メモリ１５から実行メモリ１６へテストパターン
を複写するわけであるが、その際、テストプログラムに
現れるテストパターンの並びに応じて実行メモリ１６に
記憶されるテストパターンの順番を入れ替える。

【００８０】

【表３】

【００８１】このことにより、実行メモリ１６を示すテ
ストプロセッサ部１３内のアドレスカウンタは、書き換
えることなく、インクリメント動作のみにより実行可能
であり、余分な命令動作が不要となる。すなわち、第４
のテストパターン「Ｐａｔ４」より第３のテストパター
ン「Ｐａｔ３」が先に格納されている場合には、いった
んテストパターンのアドレスを読み出し、そのアドレス
の値をアドレスカウンタに格納するという、少なくとも
２ステップ以上の命令動作が必要となる。

【００８２】一方、必要なテストパターンのアドレスの
値が連続している場合には、すでにアドレスカウンタは
インクリメントされており、新たな命令動作を発生させ
る必要が無く、テストの実行時間を短縮することができ
る。

【００８３】

【発明の効果】本発明によれば、ハードウェア上の追加
回路を設けることなく並列測定が可能であり、かつ、テ
ストヘッド内の物理的なピンエレクトロニクスカードの
配置に制限を受けない任意なピン接続が可能となる。従
って、並列測定に於けるテストボード、プローブカード
の作成が容易となり、さらに、ピン接続の自由度が増す
ことから被測定ＬＳＩと最短距離で接続することも可能
な高速テストの分野での測定も可能となる。

【図面の簡単な説明】

【図１】 本発明の一実施形態による半導体集積回路検
査装置の構成を示すブロック図である。

【図２】 本発明の一実施形態による半導体集積回路検
査装置の動作を示すフローチャートである。

【図３】 本発明の一実施形態による半導体集積回路検
査装置の他の動作を示すフローチャートである。

【図４】 本発明の第２の実施形態による半導体集積回
路検査装置の構成を示すブロック図である。

【図５】 本発明の第２の実施形態による半導体集積回
路検査装置の動作を示すフローチャートである。

【図６】 従来の半導体集積回路検査装置の構成を示す
ブロック図である。

【図７】 半導体集積回路検査装置におけるテストパタ
ーンメモリ部の構成を示すブロック図である。

【図８】 従来の半導体集積回路検査装置の並列制御回
路の構成を示すブロック図である。

【図９】 従来の半導体集積回路検査装置の動作を示す
フローチャートである。

【符号の説明】

１ タイミング発生部 ２ テストパターンメモリ部 ３ ＤＵＴ（被試験ＬＳＩ） ４ ドライバ回路 ５ コンパレータ回路 ６ フェイルメモリ部 ７ データレベル選択部 ８ 試料用電源部 ９ ＤＣ測定ユニット １０ ピンエレクトロニクスカード １１ テストベッド １２ 並列制御回路 １３ テストプロセッサ部 １４ プログラムメモリ １５ 大容量メモリ １６ 実行メモリ １７ メモリ制御部 １８、１９ レジスタ ２０ 外部記憶機器 ２３ ピン番号メモリ ２４ ピン対応メモリ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路の動作テストに用いられ
   るテストパターンを記憶する第１のパターンメモリと、
   前記動作テスト時に前記第１のテストパターンメモリか
   ら被測定半導体集積回 路の端子に与えるテストパターンを読みだし、読み出さ
   れた前記テストパターンを所定の領域に記憶する第２の
   パターンメモリと、 この第２のパターンメモリに記憶される被測定半導体集
   積回路の所定の端子に対応するテストパターンに基づ
   き、前記被測定半導体集積回路の動作テストを行うテス
   ト信号を生成し、生成された前記テスト信号を前記被測
   定半導体集積回路の前記所定の端子へ出力するドライバ
   回路と、 前記テスト信号に基づき前記被測定半導体集積回路の端
   子から出力されるテスト結果パターンと前記第２のパタ
   ーンメモリに記憶されている期待値パターンとを比較
   し、比較結果として一致および不一致のいずれかを示す
   判定信号を出力するコンパレータ回路と、 を具備することを特徴とする半導体集積回路検査装置。
2. 【請求項２】 複数の半導体集積回路の試験を同時に行
   う場合、 前記第２のパターンメモリが複数の半導体集積回路に対
   応して前記第１のパターンメモリに記憶されているテス
   トパターンを読みだし、読み出したテストパターンを対
   応する領域へ記憶させることを特徴とする請求項１記載
   の半導体集積回路検査装置。
3. 【請求項３】 前記の第２のパターンメモリの前記領域
   アドレスを指定するレジスタと、 前記半導体集積回路の前記端子の番号のデータを記憶さ
   せる第１のメモリ領域と、 を具備し、 前記第１のパターンメモリの情報を前記第２のパターン
   メモリ複写する時に前記メモリ領域の前記データを参照
   することを特徴とする請求項１または請求項２記載の半
   導体集積回路検査装置。
4. 【請求項４】 複数の半導体集積回路を同時に試験する
   場合、複数の半導体集積回路それぞれに対応する前記第
   １のメモリの領域に半導体集積回路の端子の番号のデー
   タが記憶させられ、前記第１のパターンメモリの情報を
   前記第２のパターンメモリ複写する際に前記第１のメモ
   リ領域の前記データが参照されることを特徴とする請求
   項３記載の半導体集積回路検査装置。
5. 【請求項５】 被測定半導体集積回路の端子番号のデー
   タと前記第１のメモリパターンの複数の端子番号のデー
   タとが記憶される第２のメモリを具備し、 前記第２のメモリに記憶されているそれぞれの端子番号
   のデータを参照し、半導体集積回路検査装置に接続され
   る複数のテストパターンが蓄積されている外部記憶機器
   から所定のテストパターンを前記第１のパターンメモリ
   の対応する領域 に複写し、複数の半導体集積回路を同時に検査すること
   を特徴とする請求項１記載の半導体集積回路検査装置。
6. 【請求項６】 複数のテストパターンに対して、被測定
   半導体集積回路のピン番号とともに前記パターンの複数
   のピン番号を記憶する第３のメモリを具備し、 前記第３のメモリに記憶されているそれぞれの端子番号
   のデータを参照し、半導体集積回路検査装置に接続され
   る複数のテストパターンが蓄積されている外部記憶機器
   から所定のテストパターンを読み出し、テストプログラ
   ムの内容に基づき順番を入れ替えつつ、前記第１のパタ
   ーンメモリの対応する領域にこのテストパターンを複写
   することを特徴とする請求項１記載の半導体集積回路検
   査装置。
7. 【請求項７】 複数のテストパターンに対して、被測定
   半導体集積回路のピン番号とともに前記パターンの複数
   のピン番号を記憶する第３のメモリを具備し、前記第３
   のメモリに記憶されているそれぞれの端子番号のデータ
   を参照し、半導体集積回路検査装置に接続される複数の
   テストパターンが蓄積されている外部記憶機器から複数
   のテストパターンを読み出し、第１のテストパターンで
   使用されるピン番号及び第２のテストパターンで使用さ
   れるピン番号とを比較し、重なるピン番号が無いと判定
   された場合、前記第１のパターンメモリの対応する領域
   にこの第１のテストパターンを複写し、かつ、この第１
   のパターンメモリの対応する同一領域に前記第２のテス
   トパターンを複写し、また重なるピン番号があると判定
   された場合、第３のテストパターンで使用されるピン番
   号と前記第１のテストパターンで使用されるピン番号と
   の比較を行うことを特徴とする請求項１記載の半導体集
   積回路検査装置。