JPH0829491A - Ｌｓｉテスト装置 - Google Patents

Abstract

(57)【要約】 【目的】ピン数が増大した場合でも一回のピングループ
指定で該当のピンレジスタ群へのデータ書込みを行える
ようにし、高速テストを可能とする。 【構成】あらかじめ想定されるピングループのセレクト
情報を異なるアドレスに複数個格納し、ここから前記ピ
ンレジスタをイネーブルにさせるための信号が読み出さ
れるようにしたピンセレクトメモリと、転送されたデー
タに基づきアドレス信号をピンセレクトメモリに出力す
るアドレス信号発生手段とを備え、ピンセレクトメモリ
からのイネーブル信号に従い指定されたピンレジスタ群
に同時にデータを設定できるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩ（大規模集積回
路，ＩＣ，メモリ用ＩＣ）等の半導体装置をテストする
ためのＬＳＩテスト装置に関し、更に詳しくは、テスト
装置を制御するコントローラ（コンピュータ）と被検査
ＬＳＩ（ＤＵＴ）を含む被制御回路との間に設けられる
インターフェース回路に関する。

【０００２】

【従来の技術】ＬＳＩ等の半導体ディバイスは、今日飛
躍的な進歩をしており各種の機能や構成が複雑化してい
る。この様な半導体ディバイスの試験（テスト）を行う
にあたっては、ＬＳＩテスト装置が用いられる。ＬＳＩ
テスト装置は、被検査の対象となるＤＵＴを含む被制御
回路の所望のピンに、テスト用の信号をドライバを介し
て印加し、ＤＵＴから出力されるデータと、印加したテ
スト信号に応じてあらかじめ用意した期待値パターンと
をコンパレータで比較することにより、ＤＵＴの良否を
判定するように構成されている。

【０００３】この様な構成のＬＳＩテスト装置として
は、例えば、特開昭６０−１３０８３９号公報，特開昭
６１−６６９７３号公報等に開示されている。また、こ
の様なＬＳＩテスト装置において、テスト装置を制御す
るコントローラとＤＵＴの個別のピンとの間に設けられ
る典型的なインターフェース回路は、ＤＵＴあるいは被
制御回路の各々のピンに関連付けて設けられ、制御され
るべき属性に関する情報を保持するピンレジスタや、Ｄ
ＵＴに対してテスト信号を出力するドライバ等を含んで
構成されている。

【０００４】ピンレジスタが保持する制御されるべき属
性に関する情報としては、例えば、各ピンに接続されて
いるリレーの状態を制御する情報、基準レベルを示す情
報、ピン動作モードを示す情報、精密アナログ測定の場
合の測定ユニットの接続等である。従来、これらのピン
レジスタへデータを供給する場合、各ピンに接続されて
いる各レジスタは、逐次的にアドレスされ、且つ、所望
のデータが供給されるようにしていた。しかしながら、
ピンレジスタの多くは、同一のデータを受け取るもので
あり、このようなデータを各レジスタ内にロードするに
は、多数の繰り返し命令が必要で、長いセットアップ時
間が必要であるという問題点があった。

【０００５】このような問題点を解決するために、イン
ターフェース回路内に参加レジスタを設けるようにした
ものが提案されている（特開昭５９−２３０１７７号公
報）。図５は、ここに示されているインターフェース回
路の構成ブロック図である。この回路は、データを転送
するためのデータバス１３０と、アドレスを転送するた
めのアドレスバス１２０と、各々が個別的なアドレスを
有すると共に、各々が前記データバスに接続されている
１組のピンレジスタ１００と、入力端子を前記データバ
スに接続させており且つ少なくとも１個の出力端子を前
記ピンレジスタ１００の各々へ接続されており、前記デ
ータバス１３０から並列的にデータを受け取るために複
数個の前記ピンレジスタをイネーブルさせる参加レジス
タ１５０と、前記アドレスバス１２０と前記ピンレジス
タ１２０の各々と前記参加レジスタ１５０とに接続され
ており、前記データバス１３０からデータを受け取るた
めに前記ピンレジスタ１００の１つ又は前記参加レジス
タをイネーブルさせるアドレスデコーダ手段１１０とを
備えて構成されている。

【０００６】ここで、参加レジスタへのデータは、デー
タバス１３０から並列的にデータを受け取るべき複数個
のピンレジスタの各々のアドレスを有している。

【０００７】

【発明が解決しようとする課題】このような構成の装置
は、個別的なレジスタへの逐次的なアドレス動作を取り
除くことができ、共通なデータに対して１群のレジスタ
を並列的にロードさせることで、セットアップ時間を減
少できるという特長を有している。しかしながら、この
装置においても、テストの度に参加レジスタ１５０に
は、どのピンレジスタがテストに参加するかのピングル
ープを設定する必要がある。このピングループの設定
は、各ピン毎にデータ設定を行うよりはよいものの、Ｄ
ＵＴのピン数が例えば、５１２ピンであって、データバ
ス１３０が、例えば、１６ビット幅であると仮定すれ
ば、参加レジスタ１５０に対して、１つのピングループ
の指定毎に、３２回の設定が必要となる。

【０００８】従って、改良されたこの従来技術によって
もなお、セツトアップ時間を少なくするうえで問題があ
った。ここにおいて、本発明は、ピングループの設定に
伴う時間を、限りなく短くし、例えば１ピンの場合も５
１２ピンの場合も変わらないセツトアップ時間にできる
高速化が可能なＬＳＩテスト装置を提供することを目的
とする。

【０００９】

【課題を解決するための手段】この様な目的を達成する
本発明は、被試験ＬＳＩの各ピンに関連付けて設けら
れ、制御されるべき属性に関するデータを保持するピン
レジスタを備えたＬＳＩテスト装置において、あらかじ
め想定されるピングループのセレクト情報を異なるアド
レスに複数個格納し、ここから前記ピンレジスタをイネ
ーブルにさせるための信号が読み出されるようにしたピ
ンセレクトメモリと、転送されたデータに基づきアドレ
ス信号をピンセレクトメモリに出力するアドレス信号発
生手段とを備え、前記ピンセレクトメモリからのイネー
ブル信号に従い指定されたピンレジスタ群に同時にデー
タを設定できるようにしたことを特徴とするＬＳＩテス
ト装置である。

【００１０】

【作用】ピンレジスタは、データバスが接続されてお
り、ピンセレクトメモリから出力されるイネーブル信号
により指定されたピンレジスタ群に、データバスを介し
て送られた制御されるべき属性に関するデータが設定さ
れる。アドレス信号発生手段は、データバスに接続され
ており、送られたデータに基づきピンセレクトメモリの
アドレスを指定するためのアドレス信号を出力する。

【００１１】ピンセレクトメモリには、あらかじめ、テ
ストする内容に応じて選択されるピン群を指定するため
のピングループセレクト情報が各アドレスにそれぞれ格
納されており、アドレス信号発生手段から指定されるア
ドレスに格納されているピンセレクト情報が読みださ
れ、選択されたピンレジスタ群はこれらの信号により一
斉にイネーブルとなる。

【００１２】

【実施例】以下、図面を用いて本発明の一実施例を詳細
に説明する。図１は、本発明に係わるＬＳＩテスト装置
の基本的な構成概念図である。図において、１はピンレ
ジスタで、被試験ＬＳＩ（ＤＵＴ）の各ピンに関連付け
て設けられ、制御されるべき属性に関するデータ（テス
ト毎のパラメータ等）を保持する。

【００１３】２はピンセレクトメモリで、例えば、ＲＡ
Ｍで構成されており、ピンレジスタに対応するデータ幅
が設けられていて、ここには、あらかじめ各テスト毎に
使用されるピングループのセレクト情報が各アドレスに
書き込まれている。そして、アドレスが指定されると、
そのアドレスに書き込まれているセレクト情報が読みだ
され、ピンレジスタ群１は、このセレクト情報に基づき
イネーブルとなる。

【００１４】３はアドレス信号発生手段で、転送された
データを入力しそのデータに基づきアドレス信号をピン
セレクトメモリ２に出力するラッチ機能を持っている。
ＤＢはデータバスで、ピンレジスタ１、ピンセレクトメ
モリ２、アドレス信号発生手段３に繋がっている。ＡＢ
はアドレスバスで、ピンセレクトメモリ２へピンセレク
ト情報を書き込む際にアドレス信号が転送されるように
してある。なお、これらのデータバスＤＢ、アドレスバ
スＡＢは、図示していないコントローラに接続されてい
る。

【００１５】このように構成した装置の動作を次に説明
する。はじめに、ＤＵＴをテストする前の段階におい
て、ピンセレクトメモリ２に、各種のテストを行う上で
選択されるピンセレクト情報を書き込む。セレクト情報
の書き込みは、アドレスバスＡＢを介してピンセレクト
メモリ２のアドレスを順次指定し、各アドレスにあらか
じめ想定される各種のテストにおいてセレクトされるピ
ングループのセレクト情報を、データバスＤＢを介して
転送して書き込むことで行われる。例えば、ピンセレク
トメモリ２のアドレス０には、ＤＵＴのアドレスピン群
を選択するセレクト情報を、アドレス１には、ＤＵＴの
データピン群を選択するレセクト情報を、アドレス２に
は、コントロールピン群を選択するセレクト情報という
ように、各テストにおいて、使用されるピン群を指定す
るためのセレクト情報を書き込む。

【００１６】次に、ＤＵＴのテストを行う場合におい
て、そのテストに対応するピングループの情報が書き込
まれているアドレスを指定するデータを、データバスＤ
Ｂを介して転送する。アドレス信号発生手段３は、転送
されたデータに基づきアドレス信号をピンセレクトメモ
リ２に出力する。ここで、同じピングループが引続き選
択されるような場合（テストが繰り返されるような場
合）には、アドレス信号発生手段３からはそこにラッチ
されている同じアドレス信号が継続的に出力されること
となる。

【００１７】ピンセレクトメモリ２は、アドレスが指定
されるとそのアドレスにあらかじめ書き込まれているピ
ンセレクト情報を読み出し、ピンレジスタ群１の選択さ
れたピングループに対してにイネーブル信号を出力す
る。ピンレジスタ群１において、データバスＤＢを介し
てデータを転送すると、ピンセレクトメモリ２からの信
号によりイネーブルとなっているピンレジスタ群にの
み、一斉にそのデータが設定される。これにより、多数
のピンレジスタへのデータ設定に伴う時間を、短くする
ことができ、高速化が可能となる。

【００１８】図２は、本発明の他の実施例を示す構成ブ
ロック図である。この実施例では、ピンセレクトメモリ
２を例えば、８ピン毎に分割して設けるようにした場合
を示している。なお、ここでは、２回路分（回路１，回
路２）のみを示しているが、実際には、５１２ピンであ
れば、６４回路分が用意されることとなる。

【００１９】この図において、５は第１のデコーダ、６
は第２のデコーダで、いずれもアドレスバスＡＢに接続
されており、第１のデコーダ５はアドレス信号の下位ア
ドレスが印加され、第２のデコーダ６には上位アドレス
が印加されている。５１，５２，…は第１のデコーダ５
からの信号とピンセレクトメモリ２からの信号とを入力
し、ピンレジスタ１の選択を行う信号を出力するアンド
ゲート回路である。第２のデコーダ６からの信号は、第
１のデコーダ５のイネーブル端子に印加されると共に、
対応するピンセレクトメモリ２やアドレス信号発生手段
３にそれらを有効にするための信号として印加されてい
る。

【００２０】７は全体の回路に唯一に設けられた第３の
デコーダで、アドレスバスＡＢを介して転送されるアド
レス信号を入力し、該当する回路（回路１〜回路６４）
を選択するための信号を第２のデコーダ６のイネーブル
端子に出力する。８は全体回路を制御するコントローラ
で、アドレスバスＡＢ、データバスＤＢがそれぞれつな
がっている。

【００２１】図３は、各回路において、それぞれのピン
セレクトメモリ２に書き込まれているピングループのセ
レクト情報を示す概念図である。ここでは、各ピンセレ
クトメモリ２のアドレス０には、アドレスピン群を選択
するためのセレクト情報が書き込まれている。また、ア
ドレス１には、データピン群を選択するためのセレクト
情報が、アドレス２には、コントロールピン群を選択す
るためのセレクト情報がそれぞれ書き込まれている。

【００２２】図４は、このように構成される装置におけ
るテスト前とテスト時のテストフローを示す図である。
ステップ１は、テスト前の処理であって、各ピンセレク
トメモリ２へピングループのセレクト情報を書き込む処
理を示している。ステップ２以降の処理は、テストを行
う場合の処理であり、テスト時にはステップ２以降の処
理が繰り返されることとなる。

【００２３】ステップ２は、アドレスピン群を選択する
場合を想定した手順であり、アドレス信号発生手段３か
らピンセレクトメモリ２にアドレス「０」を設定するア
ドレス信号を出力する。このような手順は、コントロー
ラ８から、データバスＤＢを介して、ピンセレクトメモ
リ２のアドレス０を指定するためのデータを転送すると
共に、アドレスバスＡＢを介して、どの回路を選択する
か（回路１，回路２…の選択）のアドレス信号を送るこ
とで行われる。選択された回路のアドレス発生手段３
は、コントローラ８側から転送されたデータおよびアド
レス信号に基づきピンセレクトメモリ２にアドレス０を
示すアドレス信号を出力することとなる。なお、回路の
選択は、複数あるいは全ての回路を同時に選択すること
もできるものとする。

【００２４】これによりピンセレクトメモリ２からは、
アドレス０にあらかじめ書き込まれているピングループ
のセレクト情報（この場合アドレスピン群を指定する情
報）が一斉に読みだされる。ここで、「１」が読みださ
れれている対応のピンレジスタは、一斉にイネーブルと
なる。続いて、コントローラ８は、アドレスピンに出力
するデータをデータバスＤＢを介して転送し、イネーブ
ルとなっている各ピンレジスタ（この場合アドレスピン
に相当するレジスタ）にデータを一斉に書き込む（ステ
ップ３）。

【００２５】このような手順により、アドレスピンを対
象とし、それらのピンにデータを出力して行うような各
種のテストが行えることとなる。続いて、例えば、デー
タピン群を対象とするテストを行う場合であれば、ピン
セレクトメモリ２にアドレス「１」を設定するアドレス
信号を出力する（ステップ４）。これによりピンセレク
トメモリ２からは、アドレス１にあらかじめ書き込まれ
ているピングループのセレクト情報（この場合データピ
ン群を指定する情報）が一斉に読みだされる。ここで、
「１」が読みだされている対応のピンレジスタは、一斉
にイネーブルとなる。

【００２６】続いて、コントローラ８は、データピンに
出力するデータをデータバスＤＢを介して転送し、イネ
ーブルとなっている各ピンレジスタ（この場合データピ
ンに相当するレジスタ）にデータを一斉に書き込む（ス
テップ５）。このようなステップ４，５の手順により、
データピンを対象とする各種のテストが行える。続い
て、例えば、アドレスピン群とコントロールピン群を対
象とするようなテストを行う場合、はじめに、ピンセレ
クトメモリ２にアドレス「０」を設定するアドレス信号
を出力する（ステップ６）。次に、アドレスピンに出力
するデータをデータバスＤＢを介して転送し、イネーブ
ルとなっている各ピンレジスタにデータを一斉に書き込
む（ステップ７）。続いて、ピンセレクトメモリ２にア
ドレス「２」を設定するアドレス信号を出力する（ステ
ップ８）。次に、アドレスピンに出力するデータをデー
タバスＤＢを介して転送し、イネーブルとなっている各
ピンレジスタにデータを一斉に書き込む（ステップ
９）。このようなステップ６〜９の手順により、アドレ
スピン群とコントロールピン群を対象とするようなテス
トを行える。

【００２７】なお、上記の実施例において、ピンセレク
トメモリ２にあらかじめ、例えば、アドレスピン群とコ
ントロールピン群とを同時に選択するようなセレクト情
報を書き込んでおけば、図４において、ステップ６〜ス
テップ９は、ステップ２，３のような２ステップにする
ことができる。

【００２８】

【発明の効果】以上詳細に説明したように、本発明は、
ピンセレクトメモリを用意し、そこにあらかじめ各種の
テストに応じて対象となるピンセレクト情報を書き込ん
でおき、テスト時にこのピンセレクトメモリ２からセレ
クト情報を読みだして該当のピンレジスタをイネーブル
とし、データをそこに一斉に書き込むようにしたもので
ある。従って、ピン数が増大した場合でも一回のピング
ループ指定で該当のピンレジスタ群へのデータ書込みが
行えるようになり、高速テストが可能のＬＳＩテスト装
置が実現できる。

【図面の簡単な説明】

【図１】本発明に係わるＬＳＩテスト装置の基本的な構
成概念図である。

【図２】本発明の他の実施例を示す構成ブロック図だあ
る。

【図３】各回路においてそれぞれのピンセレクトメモリ
２に書き込まれているピングループのセレクト情報を示
す概念図である。

【図４】テスト前とテスト時のテストフローを示す図で
ある。

【図５】従来装置の一例を示す構成ブロック図である。

【符号の説明】

１ ピンレジスタ ２ ピンセレクトメモリ ３ アドレス信号発生手段 ５１，５２，５３… アンドゲート回路 ５，６，７ デコーダ ８ コントローラ ＤＢ データバス ＡＢ アドレスバス

Claims (2)

【特許請求の範囲】
1. 【請求項１】被試験ＬＳＩの各ピンに関連付けて設けら
   れ、制御されるべき属性に関するデータを保持するピン
   レジスタを備えたＬＳＩテスト装置において、 あらかじめ想定されるピングループのセレクト情報を異
   なるアドレスに複数個格納し、ここから前記ピンレジス
   タをイネーブルにさせるための信号が読み出されるよう
   にしたピンセレクトメモリと、 転送されたデータに基づきアドレス信号をピンセレクト
   メモリに出力するアドレス信号発生手段とを備え、 前記ピンセレクトメモリからのイネーブル信号に従い指
   定されたピンレジスタ群に同時にデータを設定できるよ
   うにしたことを特徴とするＬＳＩテスト装置。
2. 【請求項２】被試験ＬＳＩの各ピンに関連付けて設けら
   れ、制御されるべき属性に関するデータを保持するピン
   レジスタを備えたＬＳＩテスト装置において、 あらかじめ想定されるピングループのセレクト情報を異
   なるアドレスに複数個格納し、ここから前記ピンレジス
   タをイネーブルにさせるための信号が読みだされるよう
   にした複数個のピンセレクトメモリ（２）と、 転送されたデータに基づきアドレス信号を対応するピン
   セレクトメモリに出力する複数個のアドレス信号発生手
   段（３）と、 前記ピンセレクトメモリから読みだされるイネーブル信
   号を一つの入力とし出力信号を対応するピンレジスタへ
   それぞれ与えるアンドゲート回路（５１，５２，５３
   …）と、 転送されたアドレス信号に基づき前記複数個のピンセレ
   クトメモリを選択すると共に、前記アンドゲートを選択
   するデコーダ（５，６，７）とを備え、 前記ピンセレクトメモリからのイネーブル信号とアンド
   ゲートの選択に従い指定されたピンレジスタ群に同時に
   データを設定できるようにしたことを特徴とするＬＳＩ
   テスト装置。